JPH0237778A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0237778A JPH0237778A JP63188714A JP18871488A JPH0237778A JP H0237778 A JPH0237778 A JP H0237778A JP 63188714 A JP63188714 A JP 63188714A JP 18871488 A JP18871488 A JP 18871488A JP H0237778 A JPH0237778 A JP H0237778A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の製造方法に関し、特に不揮
発性記憶素子を有する半導体記憶装置に関する。
発性記憶素子を有する半導体記憶装置に関する。
従来の不揮発性半導体記憶装置の製造方法は、まず、第
３図（ａ）に示すように、Ｐ型シリコン基板１の主表面
に選択的にＰ型不純物を拡散させて設けたチャネルスト
ッパ１３と、チャネルストツバ１３に重ねて設けたフィ
ールド絶縁膜により素子形成領域を区画し、前記素子形
成領域の表面に酸化シリコン膜４を形成する０次に、酸
化シリコン膜４を含む表面にホトレジストＷＡ １６
ａを設けてパターニングする９次に、ホトレジスト膜１
６ａをマスクにして燐又はヒ素をイオン注入し、前記素
子形成領域内にＮ型の拡散層３ａ。
３図（ａ）に示すように、Ｐ型シリコン基板１の主表面
に選択的にＰ型不純物を拡散させて設けたチャネルスト
ッパ１３と、チャネルストツバ１３に重ねて設けたフィ
ールド絶縁膜により素子形成領域を区画し、前記素子形
成領域の表面に酸化シリコン膜４を形成する０次に、酸
化シリコン膜４を含む表面にホトレジストＷＡ １６
ａを設けてパターニングする９次に、ホトレジスト膜１
６ａをマスクにして燐又はヒ素をイオン注入し、前記素
子形成領域内にＮ型の拡散層３ａ。
３ｂ、３ｃをそれぞれ設ける。
次に、第３図（ｂ）に示すように、ホトレジスト膜１６
ａを除去し、酸化シリコンＭ４を含む表面にホトレジス
ト膜１６ｂを設けてパターニングし、ホトレジスト膜１
６ｂをマスクにして酸化シリコン膜４をエツチング除去
し、拡散Ｍ ３ ａの表面にトンネル注入領域を開孔す
る。
ａを除去し、酸化シリコンＭ４を含む表面にホトレジス
ト膜１６ｂを設けてパターニングし、ホトレジスト膜１
６ｂをマスクにして酸化シリコン膜４をエツチング除去
し、拡散Ｍ ３ ａの表面にトンネル注入領域を開孔す
る。
次に、第３図（ｃ）に示すように、ホトレジスＨＢ！１
６ｂを除去し、熱酸化法により酸化シリコンＭ４よりも
薄い酸化シリコン膜５を設ける０次に、酸化シリコンＭ
５を含む表面に多結晶シリコン層を堆積し、これを選択
的にエツチングして酸化シリコンＷＡ５及び拡散層３ａ
−３ｂ間の酸化シリコン１ｌｉ４を含む領域上に浮遊ゲ
ート電極６を設け、熱酸化法により浮遊ゲート電極６の
表面に酸化シリコン膜１２を設ける。
６ｂを除去し、熱酸化法により酸化シリコンＭ４よりも
薄い酸化シリコン膜５を設ける０次に、酸化シリコンＭ
５を含む表面に多結晶シリコン層を堆積し、これを選択
的にエツチングして酸化シリコンＷＡ５及び拡散層３ａ
−３ｂ間の酸化シリコン１ｌｉ４を含む領域上に浮遊ゲ
ート電極６を設け、熱酸化法により浮遊ゲート電極６の
表面に酸化シリコン膜１２を設ける。
次に、第３図（ｄ）に示すように、酸化シリコン膜１２
を含む表面に多結晶シリコン層を堆積し、これを選択的
にエツチングして拡散層３ｃｍ３ａの間の酸化シリコン
膜４の上に選択ゲート電極８及び酸化シリコン膜１２を
被覆する領域に制御ゲート電極９をそれぞれ形成する。
を含む表面に多結晶シリコン層を堆積し、これを選択的
にエツチングして拡散層３ｃｍ３ａの間の酸化シリコン
膜４の上に選択ゲート電極８及び酸化シリコン膜１２を
被覆する領域に制御ゲート電極９をそれぞれ形成する。
次に、第３図（ｅ）に示すように、全面に眉間絶縁Ｍ１
０を設け、拡散層３ｃ、３ｂのコンタクト用開孔部をそ
れぞれ設け、前記コンタクト用開孔部の拡散Ｎｌ３ｃ、
３ｂのそれぞれと接続するアルミニウム電極１１を選択
的に設ける。
０を設け、拡散層３ｃ、３ｂのコンタクト用開孔部をそ
れぞれ設け、前記コンタクト用開孔部の拡散Ｎｌ３ｃ、
３ｂのそれぞれと接続するアルミニウム電極１１を選択
的に設ける。
上述した従来の不揮発性半導体記憶装置は、トンネル注
入領域を自己整合的に形成出来ない為、トンネル注入領
域の位置合わせずれとして寸法りを大きくしなければな
らず、寸法りを大きくすると、浮遊ゲート電極６と拡散
層３ａとの対向面積が大きくなり、容量が増大してしま
うと云う欠点がある。即ち、浮遊ゲート電極を有する不
揮発性半導体記憶装置に於いては、浮遊ゲート電極と制
御ゲート電極との間の容量と、浮遊ゲート電極と拡散層
３ａとの間の容量との比で性能が決定されるわけである
が、従来例では、装置として性能が劣化する浮遊ゲート
電極と拡散層３ａとの間の容量増大と云う状態になって
いる。
入領域を自己整合的に形成出来ない為、トンネル注入領
域の位置合わせずれとして寸法りを大きくしなければな
らず、寸法りを大きくすると、浮遊ゲート電極６と拡散
層３ａとの対向面積が大きくなり、容量が増大してしま
うと云う欠点がある。即ち、浮遊ゲート電極を有する不
揮発性半導体記憶装置に於いては、浮遊ゲート電極と制
御ゲート電極との間の容量と、浮遊ゲート電極と拡散層
３ａとの間の容量との比で性能が決定されるわけである
が、従来例では、装置として性能が劣化する浮遊ゲート
電極と拡散層３ａとの間の容量増大と云う状態になって
いる。
本発明の半導体記憶装置の製造方法は、−導電型半導体
基板の主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜を含む表面に耐酸
化性絶縁膜を設けてパターニングする工程と、前記耐酸
化性絶縁膜に整合して前記素子形成領域に逆導電型のド
レイン拡散層及びソース拡散層を形成する工程と、前記
耐酸化性絶縁膜をマスクとして熱酸化法により厚い第２
の絶縁膜を形成すると共に前記ドレイン拡ｆｌｌｉ’ｆ
及びソース拡散層を深く押込む工程と、前記耐酸化性絶
縁膜及び前記第１の絶縁膜を順次除去し前記素子形成領
域の表面に第３の絶縁膜を形成する工程と、前記ドレイ
ン拡散層上の前記第２の絶縁膜で囲まれた領域の前記第
３の絶縁膜を除去してトンネル注入領域を設け、前記ト
ンネル注入領域に前記第３の絶縁膜よりも薄い第４の絶
縁膜を形成する工程と、前記第４の絶縁膜及び前記ドレ
イン拡散層とソース拡散層との間の前記第３の絶縁膜を
含む領域に選択的に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の表面を被覆する第５の絶縁膜を設
ける工程と、前記第５の絶縁膜を被覆する制御ゲート電
極を選択的に設ける工程とを含んで構成される。
基板の主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜を含む表面に耐酸
化性絶縁膜を設けてパターニングする工程と、前記耐酸
化性絶縁膜に整合して前記素子形成領域に逆導電型のド
レイン拡散層及びソース拡散層を形成する工程と、前記
耐酸化性絶縁膜をマスクとして熱酸化法により厚い第２
の絶縁膜を形成すると共に前記ドレイン拡ｆｌｌｉ’ｆ
及びソース拡散層を深く押込む工程と、前記耐酸化性絶
縁膜及び前記第１の絶縁膜を順次除去し前記素子形成領
域の表面に第３の絶縁膜を形成する工程と、前記ドレイ
ン拡散層上の前記第２の絶縁膜で囲まれた領域の前記第
３の絶縁膜を除去してトンネル注入領域を設け、前記ト
ンネル注入領域に前記第３の絶縁膜よりも薄い第４の絶
縁膜を形成する工程と、前記第４の絶縁膜及び前記ドレ
イン拡散層とソース拡散層との間の前記第３の絶縁膜を
含む領域に選択的に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の表面を被覆する第５の絶縁膜を設
ける工程と、前記第５の絶縁膜を被覆する制御ゲート電
極を選択的に設ける工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す半
導体チップの平面図及びＡ−Ａ’線断面図、第１図（Ｃ
）〜（ｈ）は本発明の第１の実施例を説明するための工
程順に示した半導体チップの断面図である。
導体チップの平面図及びＡ−Ａ’線断面図、第１図（Ｃ
）〜（ｈ）は本発明の第１の実施例を説明するための工
程順に示した半導体チップの断面図である。
まず、第１図（ｃ）に示すように、Ｐ型シリコン基板１
の主表面に選択的にＰ型不純物を拡散させてチャネルス
トッパ１３を設け、チャネルストッパ１３に重ねてフィ
ールド絶縁膜２を設けて素子形成領域を区画する０次に
、前記素子形成領域の表面に絶縁膜１４を設け、絶縁ｐ
Ａ１４を含む表面に窒化シリコンＭ１５をＣＶＤ法によ
り０．０５〜０．５μｍの厚さに堆積する０次に、窒化
シリコン膜１５の上にホトレジスト膜１６ａを設けてパ
ターニングし、ホトレジスト膜１６ａをマスクにして窒
化シリコンＪＩｉ１５をプラズマエツチング法によりエ
ツチング除去する０次に、ホトレジストｆｉ１６ａ及び
窒化シリコン膜１５をマスクにして燐又はヒ素をイオン
注入して前記素子形成領域内にＮ型の拡散層１７ａ、１
７ｂ。
の主表面に選択的にＰ型不純物を拡散させてチャネルス
トッパ１３を設け、チャネルストッパ１３に重ねてフィ
ールド絶縁膜２を設けて素子形成領域を区画する０次に
、前記素子形成領域の表面に絶縁膜１４を設け、絶縁ｐ
Ａ１４を含む表面に窒化シリコンＭ１５をＣＶＤ法によ
り０．０５〜０．５μｍの厚さに堆積する０次に、窒化
シリコン膜１５の上にホトレジスト膜１６ａを設けてパ
ターニングし、ホトレジスト膜１６ａをマスクにして窒
化シリコンＪＩｉ１５をプラズマエツチング法によりエ
ツチング除去する０次に、ホトレジストｆｉ１６ａ及び
窒化シリコン膜１５をマスクにして燐又はヒ素をイオン
注入して前記素子形成領域内にＮ型の拡散層１７ａ、１
７ｂ。
１７ｃを形成する。
次に、第１図（ｄ）に示すように、ホトレジス）ｐＡ１
６ａを除去し、窒化シリコン膜１５をマスクにして熱酸
化法により０．１〜０．８μｍの厚さに酸化シリコン膜
７を形成すると共に拡散層１７ａ、１７ｂの押込みによ
る拡散層３ａと、拡散層１７ａの押込みによる拡散層３
ｂを形成する。
６ａを除去し、窒化シリコン膜１５をマスクにして熱酸
化法により０．１〜０．８μｍの厚さに酸化シリコン膜
７を形成すると共に拡散層１７ａ、１７ｂの押込みによ
る拡散層３ａと、拡散層１７ａの押込みによる拡散層３
ｂを形成する。
次に、第１図（ｅ）に示すように、窒化シリコン膜１５
及び酸化シリコン膜１４を順次エツチングして除去した
後、熱酸化法により２０〜８０ｎｍの酸化シリコン膜４
を形成する０次に、酸化シリコンＭ４，７を含む表面に
ホトレジスト膜１６ｂを設けてパターニングし、ホトレ
ジスト膜１６ｂをマスクとして拡散層３ａの上の酸化シ
リコンＪｌｉ７で囲まれた領域の酸化シリコン膜４をエ
ツチングして除去し、トンネル注入領域を設ける。
及び酸化シリコン膜１４を順次エツチングして除去した
後、熱酸化法により２０〜８０ｎｍの酸化シリコン膜４
を形成する０次に、酸化シリコンＭ４，７を含む表面に
ホトレジスト膜１６ｂを設けてパターニングし、ホトレ
ジスト膜１６ｂをマスクとして拡散層３ａの上の酸化シ
リコンＪｌｉ７で囲まれた領域の酸化シリコン膜４をエ
ツチングして除去し、トンネル注入領域を設ける。
次に、第１図（ｆ）に示すように、ホトレジスト膜１６
ｂを除去した後に、熱酸化法により前記トンネル注入領
域に酸化シリコン膜５を形成する０次に、全面に多結晶
シリコン層を堆積しこれを選択的にエツチングして酸化
シリコン膜５及び拡散１３ａ−３ｂ間の酸化シリコンＪ
Ｉ４を含む領域上に浮遊ゲート環８ｉ！６を設ける。
ｂを除去した後に、熱酸化法により前記トンネル注入領
域に酸化シリコン膜５を形成する０次に、全面に多結晶
シリコン層を堆積しこれを選択的にエツチングして酸化
シリコン膜５及び拡散１３ａ−３ｂ間の酸化シリコンＪ
Ｉ４を含む領域上に浮遊ゲート環８ｉ！６を設ける。
次に、第１図（ｇ）に示すように、熱酸化法により浮遊
ゲート電極６の表面に酸化シリコン膜１２を設け、酸化
シリコンＪｌｉ１２を含む表面に多結晶シリコン層を堆
積し、これを選択的にエツチングして拡散層３ａの近傍
の酸化シリコン［４の上の選択ゲート電極８及び酸化シ
リコンＪＩｉ１２を被覆する領域に制御ゲート電極９を
それぞれ形成する。
ゲート電極６の表面に酸化シリコン膜１２を設け、酸化
シリコンＪｌｉ１２を含む表面に多結晶シリコン層を堆
積し、これを選択的にエツチングして拡散層３ａの近傍
の酸化シリコン［４の上の選択ゲート電極８及び酸化シ
リコンＪＩｉ１２を被覆する領域に制御ゲート電極９を
それぞれ形成する。
次に、第１図（ｈ）に示すように、選択ゲート電極８、
制御ゲート電極及びフィールド絶縁ＷＡ２をマスクにし
て燐又はヒ素をイオン注入し、前記素子形成領域内にＮ
型の拡散Ｒ３ｃ 、拡散ＪＩ３ ａと接続する拡散層３
ｄ及び拡散層３ｂと接続する拡散層３ｅをそれぞれ設け
る。
制御ゲート電極及びフィールド絶縁ＷＡ２をマスクにし
て燐又はヒ素をイオン注入し、前記素子形成領域内にＮ
型の拡散Ｒ３ｃ 、拡散ＪＩ３ ａと接続する拡散層３
ｄ及び拡散層３ｂと接続する拡散層３ｅをそれぞれ設け
る。
次に、第１図（ａ）、（ｂ）に示すように、全面に眉間
絶縁膜１０を設け、拡散層３ｃ、３ｅのコンタクト用開
孔部をそれぞれ設け、前記コンタクト用開孔部の拡散Ｎ
３ｃ、３ｅのそれぞれと接続するアルミニウム電極１１
を選択的に設けて不揮発性半導体記憶装置を構成する。
絶縁膜１０を設け、拡散層３ｃ、３ｅのコンタクト用開
孔部をそれぞれ設け、前記コンタクト用開孔部の拡散Ｎ
３ｃ、３ｅのそれぞれと接続するアルミニウム電極１１
を選択的に設けて不揮発性半導体記憶装置を構成する。
第２図（ａ）、（ｂ）は本発明の第２の実施例を示す半
導体チップの平面図及びＢ−Ｂ’線断面図である。
導体チップの平面図及びＢ−Ｂ’線断面図である。
第２図（ａ＞、（ｂ）に示すように、酸化シリコン膜５
を有するトンネル領域をフィールド絶縁膜２と酸化シリ
コン膜７により区画している以外は第１の実施例と同じ
構成を有しており、トンネル領域の前記素子形成領域に
対する位置合わせ余裕が不要になり、占有面積の縮小及
び浮遊ゲート電極とドレイン拡散層との間の容量を減少
させるという利点がある。
を有するトンネル領域をフィールド絶縁膜２と酸化シリ
コン膜７により区画している以外は第１の実施例と同じ
構成を有しており、トンネル領域の前記素子形成領域に
対する位置合わせ余裕が不要になり、占有面積の縮小及
び浮遊ゲート電極とドレイン拡散層との間の容量を減少
させるという利点がある。
以上説明したように本発明は、拡散層に対してトンネル
注入領域が自己整合的に形成出来る為、拡散層に位置合
わせ余裕を取る必要がなく浮遊ゲート電極と拡散層の対
向面積が小さくなり、容量が減少する。また、トンネル
注入領域以外の拡散層上には厚い絶縁膜が形成されてい
る為に、従来より更に浮遊ゲート電極と拡散層間の容量
が減少するという効果がある。この為、記憶トランジス
タは小さくなり、更に性能が向上する。即ち、本発明を
用いることにより装置の小型化が可能となり、更に性能
の向上も期待出来る。
注入領域が自己整合的に形成出来る為、拡散層に位置合
わせ余裕を取る必要がなく浮遊ゲート電極と拡散層の対
向面積が小さくなり、容量が減少する。また、トンネル
注入領域以外の拡散層上には厚い絶縁膜が形成されてい
る為に、従来より更に浮遊ゲート電極と拡散層間の容量
が減少するという効果がある。この為、記憶トランジス
タは小さくなり、更に性能が向上する。即ち、本発明を
用いることにより装置の小型化が可能となり、更に性能
の向上も期待出来る。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す半
導体チップの平面図及びＡ−Ａ’線断面図、第１図（Ｃ
）〜（ｈ）は本発明の第１の実施例を説明するための工
程順に示した半導体チップの断面図、第２図（ａ）、（
ｂ）は本発明の第２の実施例を示す半導体チップの平面
図及びＢ−Ｂ’線断面図、第３図（ａ）〜（ｅ）は従来
。 の半導体記憶装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
”、３ａ、３ｂ、３ｃ、３ｄ、３ｅ−・・拡散層、４・
・・酸化シリコン膜、５・・・酸化シリコン膜、６・・
・浮遊ゲート電極、７・・・酸化シリコン膜、８・・・
選択ゲート電極、９・・・制御ゲート電極、１０・・・
層間絶縁膜、１１・・・アルミニウム電極、１２・・・
酸化シリコン膜、１３・・・チャネルストッパ、１４・
・・酸化シリコン膜、１５・・・窒化シリコン膜、１６
ａ、１６ｂ・・・ホトレジスト膜、１７ａ、１７ｂ、１
７ｃ・・・拡ｒｆ！ｌｌ。 メ１区 メ［図 ７３因 ）３図
導体チップの平面図及びＡ−Ａ’線断面図、第１図（Ｃ
）〜（ｈ）は本発明の第１の実施例を説明するための工
程順に示した半導体チップの断面図、第２図（ａ）、（
ｂ）は本発明の第２の実施例を示す半導体チップの平面
図及びＢ−Ｂ’線断面図、第３図（ａ）〜（ｅ）は従来
。 の半導体記憶装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
”、３ａ、３ｂ、３ｃ、３ｄ、３ｅ−・・拡散層、４・
・・酸化シリコン膜、５・・・酸化シリコン膜、６・・
・浮遊ゲート電極、７・・・酸化シリコン膜、８・・・
選択ゲート電極、９・・・制御ゲート電極、１０・・・
層間絶縁膜、１１・・・アルミニウム電極、１２・・・
酸化シリコン膜、１３・・・チャネルストッパ、１４・
・・酸化シリコン膜、１５・・・窒化シリコン膜、１６
ａ、１６ｂ・・・ホトレジスト膜、１７ａ、１７ｂ、１
７ｃ・・・拡ｒｆ！ｌｌ。 メ１区 メ［図 ７３因 ）３図
Claims (1)
- 一導電型半導体基板の主面に選択的にフィールド絶縁膜
を設けて素子形成領域を区画し前記素子形成領域の表面
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を
含む表面に耐酸化性絶縁膜を設けてパターニングする工
程と、前記耐酸化性絶縁膜に整合して前記素子形成領域
に逆導電型のドレイン拡散層及びソース拡散層を形成す
る工程と、前記耐酸化性絶縁膜をマスクとして熱酸化法
により厚い第２の絶縁膜を形成すると共に前記ドレイン
拡散層及びソース拡散層を深く押込む工程と、前記耐酸
化性絶縁膜及び前記第１の絶縁膜を順次除去し前記素子
形成領域の表面に第３の絶縁膜を形成する工程と、前記
ドレイン拡散層上の前記第２の絶縁膜で囲まれた領域の
前記第３の絶縁膜を除去してトンネル注入領域を設け、
前記トンネル注入領域に前記第３の絶縁膜よりも薄い第
４の絶縁膜を形成する工程と、前記第４の絶縁膜及び前
記ドレイン拡散層とソース拡散層との間の前記第３の絶
縁膜を含む領域に選択的に浮遊ゲート電極を形成する工
程と、前記浮遊ゲート電極の表面を被覆する第５の絶縁
膜を設ける工程と、前記第５の絶縁膜を被覆する制御ゲ
ート電極を選択的に設ける工程とを含むことを特徴とす
る不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188714A JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188714A JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237778A true JPH0237778A (ja) | 1990-02-07 |
Family
ID=16228504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188714A Pending JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237778A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077907A (en) * | 1991-06-07 | 1992-01-07 | Furr Bob G | Pipe measuring apparatus |
| US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2014239205A (ja) * | 2013-06-07 | 2014-12-18 | 力旺電子股▲ふん▼有限公司 | 不揮発性メモリ構造 |
-
1988
- 1988-07-27 JP JP63188714A patent/JPH0237778A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077907A (en) * | 1991-06-07 | 1992-01-07 | Furr Bob G | Pipe measuring apparatus |
| US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2014239205A (ja) * | 2013-06-07 | 2014-12-18 | 力旺電子股▲ふん▼有限公司 | 不揮発性メモリ構造 |
| US9041089B2 (en) | 2013-06-07 | 2015-05-26 | Ememory Technology Inc. | Nonvolatile memory structure |
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