JPH0237778A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0237778A JPH0237778A JP63188714A JP18871488A JPH0237778A JP H0237778 A JPH0237778 A JP H0237778A JP 63188714 A JP63188714 A JP 63188714A JP 18871488 A JP18871488 A JP 18871488A JP H0237778 A JPH0237778 A JP H0237778A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の製造方法に関し、特に不揮
発性記憶素子を有する半導体記憶装置に関する。
発性記憶素子を有する半導体記憶装置に関する。
従来の不揮発性半導体記憶装置の製造方法は、まず、第
3図(a)に示すように、P型シリコン基板1の主表面
に選択的にP型不純物を拡散させて設けたチャネルスト
ッパ13と、チャネルストツバ13に重ねて設けたフィ
ールド絶縁膜により素子形成領域を区画し、前記素子形
成領域の表面に酸化シリコン膜4を形成する0次に、酸
化シリコン膜4を含む表面にホトレジストWA 16
aを設けてパターニングする9次に、ホトレジスト膜1
6aをマスクにして燐又はヒ素をイオン注入し、前記素
子形成領域内にN型の拡散層3a。
3図(a)に示すように、P型シリコン基板1の主表面
に選択的にP型不純物を拡散させて設けたチャネルスト
ッパ13と、チャネルストツバ13に重ねて設けたフィ
ールド絶縁膜により素子形成領域を区画し、前記素子形
成領域の表面に酸化シリコン膜4を形成する0次に、酸
化シリコン膜4を含む表面にホトレジストWA 16
aを設けてパターニングする9次に、ホトレジスト膜1
6aをマスクにして燐又はヒ素をイオン注入し、前記素
子形成領域内にN型の拡散層3a。
3b、3cをそれぞれ設ける。
次に、第3図(b)に示すように、ホトレジスト膜16
aを除去し、酸化シリコンM4を含む表面にホトレジス
ト膜16bを設けてパターニングし、ホトレジスト膜1
6bをマスクにして酸化シリコン膜4をエツチング除去
し、拡散M 3 aの表面にトンネル注入領域を開孔す
る。
aを除去し、酸化シリコンM4を含む表面にホトレジス
ト膜16bを設けてパターニングし、ホトレジスト膜1
6bをマスクにして酸化シリコン膜4をエツチング除去
し、拡散M 3 aの表面にトンネル注入領域を開孔す
る。
次に、第3図(c)に示すように、ホトレジスHB!1
6bを除去し、熱酸化法により酸化シリコンM4よりも
薄い酸化シリコン膜5を設ける0次に、酸化シリコンM
5を含む表面に多結晶シリコン層を堆積し、これを選択
的にエツチングして酸化シリコンWA5及び拡散層3a
−3b間の酸化シリコン1li4を含む領域上に浮遊ゲ
ート電極6を設け、熱酸化法により浮遊ゲート電極6の
表面に酸化シリコン膜12を設ける。
6bを除去し、熱酸化法により酸化シリコンM4よりも
薄い酸化シリコン膜5を設ける0次に、酸化シリコンM
5を含む表面に多結晶シリコン層を堆積し、これを選択
的にエツチングして酸化シリコンWA5及び拡散層3a
−3b間の酸化シリコン1li4を含む領域上に浮遊ゲ
ート電極6を設け、熱酸化法により浮遊ゲート電極6の
表面に酸化シリコン膜12を設ける。
次に、第3図(d)に示すように、酸化シリコン膜12
を含む表面に多結晶シリコン層を堆積し、これを選択的
にエツチングして拡散層3cm3aの間の酸化シリコン
膜4の上に選択ゲート電極8及び酸化シリコン膜12を
被覆する領域に制御ゲート電極9をそれぞれ形成する。
を含む表面に多結晶シリコン層を堆積し、これを選択的
にエツチングして拡散層3cm3aの間の酸化シリコン
膜4の上に選択ゲート電極8及び酸化シリコン膜12を
被覆する領域に制御ゲート電極9をそれぞれ形成する。
次に、第3図(e)に示すように、全面に眉間絶縁M1
0を設け、拡散層3c、3bのコンタクト用開孔部をそ
れぞれ設け、前記コンタクト用開孔部の拡散Nl3c、
3bのそれぞれと接続するアルミニウム電極11を選択
的に設ける。
0を設け、拡散層3c、3bのコンタクト用開孔部をそ
れぞれ設け、前記コンタクト用開孔部の拡散Nl3c、
3bのそれぞれと接続するアルミニウム電極11を選択
的に設ける。
上述した従来の不揮発性半導体記憶装置は、トンネル注
入領域を自己整合的に形成出来ない為、トンネル注入領
域の位置合わせずれとして寸法りを大きくしなければな
らず、寸法りを大きくすると、浮遊ゲート電極6と拡散
層3aとの対向面積が大きくなり、容量が増大してしま
うと云う欠点がある。即ち、浮遊ゲート電極を有する不
揮発性半導体記憶装置に於いては、浮遊ゲート電極と制
御ゲート電極との間の容量と、浮遊ゲート電極と拡散層
3aとの間の容量との比で性能が決定されるわけである
が、従来例では、装置として性能が劣化する浮遊ゲート
電極と拡散層3aとの間の容量増大と云う状態になって
いる。
入領域を自己整合的に形成出来ない為、トンネル注入領
域の位置合わせずれとして寸法りを大きくしなければな
らず、寸法りを大きくすると、浮遊ゲート電極6と拡散
層3aとの対向面積が大きくなり、容量が増大してしま
うと云う欠点がある。即ち、浮遊ゲート電極を有する不
揮発性半導体記憶装置に於いては、浮遊ゲート電極と制
御ゲート電極との間の容量と、浮遊ゲート電極と拡散層
3aとの間の容量との比で性能が決定されるわけである
が、従来例では、装置として性能が劣化する浮遊ゲート
電極と拡散層3aとの間の容量増大と云う状態になって
いる。
本発明の半導体記憶装置の製造方法は、−導電型半導体
基板の主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面に第1の絶縁膜
を形成する工程と、前記第1の絶縁膜を含む表面に耐酸
化性絶縁膜を設けてパターニングする工程と、前記耐酸
化性絶縁膜に整合して前記素子形成領域に逆導電型のド
レイン拡散層及びソース拡散層を形成する工程と、前記
耐酸化性絶縁膜をマスクとして熱酸化法により厚い第2
の絶縁膜を形成すると共に前記ドレイン拡flli’f
及びソース拡散層を深く押込む工程と、前記耐酸化性絶
縁膜及び前記第1の絶縁膜を順次除去し前記素子形成領
域の表面に第3の絶縁膜を形成する工程と、前記ドレイ
ン拡散層上の前記第2の絶縁膜で囲まれた領域の前記第
3の絶縁膜を除去してトンネル注入領域を設け、前記ト
ンネル注入領域に前記第3の絶縁膜よりも薄い第4の絶
縁膜を形成する工程と、前記第4の絶縁膜及び前記ドレ
イン拡散層とソース拡散層との間の前記第3の絶縁膜を
含む領域に選択的に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の表面を被覆する第5の絶縁膜を設
ける工程と、前記第5の絶縁膜を被覆する制御ゲート電
極を選択的に設ける工程とを含んで構成される。
基板の主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面に第1の絶縁膜
を形成する工程と、前記第1の絶縁膜を含む表面に耐酸
化性絶縁膜を設けてパターニングする工程と、前記耐酸
化性絶縁膜に整合して前記素子形成領域に逆導電型のド
レイン拡散層及びソース拡散層を形成する工程と、前記
耐酸化性絶縁膜をマスクとして熱酸化法により厚い第2
の絶縁膜を形成すると共に前記ドレイン拡flli’f
及びソース拡散層を深く押込む工程と、前記耐酸化性絶
縁膜及び前記第1の絶縁膜を順次除去し前記素子形成領
域の表面に第3の絶縁膜を形成する工程と、前記ドレイ
ン拡散層上の前記第2の絶縁膜で囲まれた領域の前記第
3の絶縁膜を除去してトンネル注入領域を設け、前記ト
ンネル注入領域に前記第3の絶縁膜よりも薄い第4の絶
縁膜を形成する工程と、前記第4の絶縁膜及び前記ドレ
イン拡散層とソース拡散層との間の前記第3の絶縁膜を
含む領域に選択的に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の表面を被覆する第5の絶縁膜を設
ける工程と、前記第5の絶縁膜を被覆する制御ゲート電
極を選択的に設ける工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は本発明の第1の実施例を示す半
導体チップの平面図及びA−A’線断面図、第1図(C
)〜(h)は本発明の第1の実施例を説明するための工
程順に示した半導体チップの断面図である。
導体チップの平面図及びA−A’線断面図、第1図(C
)〜(h)は本発明の第1の実施例を説明するための工
程順に示した半導体チップの断面図である。
まず、第1図(c)に示すように、P型シリコン基板1
の主表面に選択的にP型不純物を拡散させてチャネルス
トッパ13を設け、チャネルストッパ13に重ねてフィ
ールド絶縁膜2を設けて素子形成領域を区画する0次に
、前記素子形成領域の表面に絶縁膜14を設け、絶縁p
A14を含む表面に窒化シリコンM15をCVD法によ
り0.05〜0.5μmの厚さに堆積する0次に、窒化
シリコン膜15の上にホトレジスト膜16aを設けてパ
ターニングし、ホトレジスト膜16aをマスクにして窒
化シリコンJIi15をプラズマエツチング法によりエ
ツチング除去する0次に、ホトレジストfi16a及び
窒化シリコン膜15をマスクにして燐又はヒ素をイオン
注入して前記素子形成領域内にN型の拡散層17a、1
7b。
の主表面に選択的にP型不純物を拡散させてチャネルス
トッパ13を設け、チャネルストッパ13に重ねてフィ
ールド絶縁膜2を設けて素子形成領域を区画する0次に
、前記素子形成領域の表面に絶縁膜14を設け、絶縁p
A14を含む表面に窒化シリコンM15をCVD法によ
り0.05〜0.5μmの厚さに堆積する0次に、窒化
シリコン膜15の上にホトレジスト膜16aを設けてパ
ターニングし、ホトレジスト膜16aをマスクにして窒
化シリコンJIi15をプラズマエツチング法によりエ
ツチング除去する0次に、ホトレジストfi16a及び
窒化シリコン膜15をマスクにして燐又はヒ素をイオン
注入して前記素子形成領域内にN型の拡散層17a、1
7b。
17cを形成する。
次に、第1図(d)に示すように、ホトレジス)pA1
6aを除去し、窒化シリコン膜15をマスクにして熱酸
化法により0.1〜0.8μmの厚さに酸化シリコン膜
7を形成すると共に拡散層17a、17bの押込みによ
る拡散層3aと、拡散層17aの押込みによる拡散層3
bを形成する。
6aを除去し、窒化シリコン膜15をマスクにして熱酸
化法により0.1〜0.8μmの厚さに酸化シリコン膜
7を形成すると共に拡散層17a、17bの押込みによ
る拡散層3aと、拡散層17aの押込みによる拡散層3
bを形成する。
次に、第1図(e)に示すように、窒化シリコン膜15
及び酸化シリコン膜14を順次エツチングして除去した
後、熱酸化法により20〜80nmの酸化シリコン膜4
を形成する0次に、酸化シリコンM4,7を含む表面に
ホトレジスト膜16bを設けてパターニングし、ホトレ
ジスト膜16bをマスクとして拡散層3aの上の酸化シ
リコンJli7で囲まれた領域の酸化シリコン膜4をエ
ツチングして除去し、トンネル注入領域を設ける。
及び酸化シリコン膜14を順次エツチングして除去した
後、熱酸化法により20〜80nmの酸化シリコン膜4
を形成する0次に、酸化シリコンM4,7を含む表面に
ホトレジスト膜16bを設けてパターニングし、ホトレ
ジスト膜16bをマスクとして拡散層3aの上の酸化シ
リコンJli7で囲まれた領域の酸化シリコン膜4をエ
ツチングして除去し、トンネル注入領域を設ける。
次に、第1図(f)に示すように、ホトレジスト膜16
bを除去した後に、熱酸化法により前記トンネル注入領
域に酸化シリコン膜5を形成する0次に、全面に多結晶
シリコン層を堆積しこれを選択的にエツチングして酸化
シリコン膜5及び拡散13a−3b間の酸化シリコンJ
I4を含む領域上に浮遊ゲート環8i!6を設ける。
bを除去した後に、熱酸化法により前記トンネル注入領
域に酸化シリコン膜5を形成する0次に、全面に多結晶
シリコン層を堆積しこれを選択的にエツチングして酸化
シリコン膜5及び拡散13a−3b間の酸化シリコンJ
I4を含む領域上に浮遊ゲート環8i!6を設ける。
次に、第1図(g)に示すように、熱酸化法により浮遊
ゲート電極6の表面に酸化シリコン膜12を設け、酸化
シリコンJli12を含む表面に多結晶シリコン層を堆
積し、これを選択的にエツチングして拡散層3aの近傍
の酸化シリコン[4の上の選択ゲート電極8及び酸化シ
リコンJIi12を被覆する領域に制御ゲート電極9を
それぞれ形成する。
ゲート電極6の表面に酸化シリコン膜12を設け、酸化
シリコンJli12を含む表面に多結晶シリコン層を堆
積し、これを選択的にエツチングして拡散層3aの近傍
の酸化シリコン[4の上の選択ゲート電極8及び酸化シ
リコンJIi12を被覆する領域に制御ゲート電極9を
それぞれ形成する。
次に、第1図(h)に示すように、選択ゲート電極8、
制御ゲート電極及びフィールド絶縁WA2をマスクにし
て燐又はヒ素をイオン注入し、前記素子形成領域内にN
型の拡散R3c 、拡散JI3 aと接続する拡散層3
d及び拡散層3bと接続する拡散層3eをそれぞれ設け
る。
制御ゲート電極及びフィールド絶縁WA2をマスクにし
て燐又はヒ素をイオン注入し、前記素子形成領域内にN
型の拡散R3c 、拡散JI3 aと接続する拡散層3
d及び拡散層3bと接続する拡散層3eをそれぞれ設け
る。
次に、第1図(a)、(b)に示すように、全面に眉間
絶縁膜10を設け、拡散層3c、3eのコンタクト用開
孔部をそれぞれ設け、前記コンタクト用開孔部の拡散N
3c、3eのそれぞれと接続するアルミニウム電極11
を選択的に設けて不揮発性半導体記憶装置を構成する。
絶縁膜10を設け、拡散層3c、3eのコンタクト用開
孔部をそれぞれ設け、前記コンタクト用開孔部の拡散N
3c、3eのそれぞれと接続するアルミニウム電極11
を選択的に設けて不揮発性半導体記憶装置を構成する。
第2図(a)、(b)は本発明の第2の実施例を示す半
導体チップの平面図及びB−B’線断面図である。
導体チップの平面図及びB−B’線断面図である。
第2図(a>、(b)に示すように、酸化シリコン膜5
を有するトンネル領域をフィールド絶縁膜2と酸化シリ
コン膜7により区画している以外は第1の実施例と同じ
構成を有しており、トンネル領域の前記素子形成領域に
対する位置合わせ余裕が不要になり、占有面積の縮小及
び浮遊ゲート電極とドレイン拡散層との間の容量を減少
させるという利点がある。
を有するトンネル領域をフィールド絶縁膜2と酸化シリ
コン膜7により区画している以外は第1の実施例と同じ
構成を有しており、トンネル領域の前記素子形成領域に
対する位置合わせ余裕が不要になり、占有面積の縮小及
び浮遊ゲート電極とドレイン拡散層との間の容量を減少
させるという利点がある。
以上説明したように本発明は、拡散層に対してトンネル
注入領域が自己整合的に形成出来る為、拡散層に位置合
わせ余裕を取る必要がなく浮遊ゲート電極と拡散層の対
向面積が小さくなり、容量が減少する。また、トンネル
注入領域以外の拡散層上には厚い絶縁膜が形成されてい
る為に、従来より更に浮遊ゲート電極と拡散層間の容量
が減少するという効果がある。この為、記憶トランジス
タは小さくなり、更に性能が向上する。即ち、本発明を
用いることにより装置の小型化が可能となり、更に性能
の向上も期待出来る。
注入領域が自己整合的に形成出来る為、拡散層に位置合
わせ余裕を取る必要がなく浮遊ゲート電極と拡散層の対
向面積が小さくなり、容量が減少する。また、トンネル
注入領域以外の拡散層上には厚い絶縁膜が形成されてい
る為に、従来より更に浮遊ゲート電極と拡散層間の容量
が減少するという効果がある。この為、記憶トランジス
タは小さくなり、更に性能が向上する。即ち、本発明を
用いることにより装置の小型化が可能となり、更に性能
の向上も期待出来る。
第1図(a)、(b)は本発明の第1の実施例を示す半
導体チップの平面図及びA−A’線断面図、第1図(C
)〜(h)は本発明の第1の実施例を説明するための工
程順に示した半導体チップの断面図、第2図(a)、(
b)は本発明の第2の実施例を示す半導体チップの平面
図及びB−B’線断面図、第3図(a)〜(e)は従来
。 の半導体記憶装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 1・・・P型シリコン基板、2・・・フィールド絶縁膜
”、3a、3b、3c、3d、3e−・・拡散層、4・
・・酸化シリコン膜、5・・・酸化シリコン膜、6・・
・浮遊ゲート電極、7・・・酸化シリコン膜、8・・・
選択ゲート電極、9・・・制御ゲート電極、10・・・
層間絶縁膜、11・・・アルミニウム電極、12・・・
酸化シリコン膜、13・・・チャネルストッパ、14・
・・酸化シリコン膜、15・・・窒化シリコン膜、16
a、16b・・・ホトレジスト膜、17a、17b、1
7c・・・拡rf!ll。 メ1区 メ[図 73因 )3図
導体チップの平面図及びA−A’線断面図、第1図(C
)〜(h)は本発明の第1の実施例を説明するための工
程順に示した半導体チップの断面図、第2図(a)、(
b)は本発明の第2の実施例を示す半導体チップの平面
図及びB−B’線断面図、第3図(a)〜(e)は従来
。 の半導体記憶装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 1・・・P型シリコン基板、2・・・フィールド絶縁膜
”、3a、3b、3c、3d、3e−・・拡散層、4・
・・酸化シリコン膜、5・・・酸化シリコン膜、6・・
・浮遊ゲート電極、7・・・酸化シリコン膜、8・・・
選択ゲート電極、9・・・制御ゲート電極、10・・・
層間絶縁膜、11・・・アルミニウム電極、12・・・
酸化シリコン膜、13・・・チャネルストッパ、14・
・・酸化シリコン膜、15・・・窒化シリコン膜、16
a、16b・・・ホトレジスト膜、17a、17b、1
7c・・・拡rf!ll。 メ1区 メ[図 73因 )3図
Claims (1)
- 一導電型半導体基板の主面に選択的にフィールド絶縁膜
を設けて素子形成領域を区画し前記素子形成領域の表面
に第1の絶縁膜を形成する工程と、前記第1の絶縁膜を
含む表面に耐酸化性絶縁膜を設けてパターニングする工
程と、前記耐酸化性絶縁膜に整合して前記素子形成領域
に逆導電型のドレイン拡散層及びソース拡散層を形成す
る工程と、前記耐酸化性絶縁膜をマスクとして熱酸化法
により厚い第2の絶縁膜を形成すると共に前記ドレイン
拡散層及びソース拡散層を深く押込む工程と、前記耐酸
化性絶縁膜及び前記第1の絶縁膜を順次除去し前記素子
形成領域の表面に第3の絶縁膜を形成する工程と、前記
ドレイン拡散層上の前記第2の絶縁膜で囲まれた領域の
前記第3の絶縁膜を除去してトンネル注入領域を設け、
前記トンネル注入領域に前記第3の絶縁膜よりも薄い第
4の絶縁膜を形成する工程と、前記第4の絶縁膜及び前
記ドレイン拡散層とソース拡散層との間の前記第3の絶
縁膜を含む領域に選択的に浮遊ゲート電極を形成する工
程と、前記浮遊ゲート電極の表面を被覆する第5の絶縁
膜を設ける工程と、前記第5の絶縁膜を被覆する制御ゲ
ート電極を選択的に設ける工程とを含むことを特徴とす
る不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63188714A JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63188714A JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0237778A true JPH0237778A (ja) | 1990-02-07 |
Family
ID=16228504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63188714A Pending JPH0237778A (ja) | 1988-07-27 | 1988-07-27 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0237778A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077907A (en) * | 1991-06-07 | 1992-01-07 | Furr Bob G | Pipe measuring apparatus |
US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
JP2014239205A (ja) * | 2013-06-07 | 2014-12-18 | 力旺電子股▲ふん▼有限公司 | 不揮発性メモリ構造 |
-
1988
- 1988-07-27 JP JP63188714A patent/JPH0237778A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077907A (en) * | 1991-06-07 | 1992-01-07 | Furr Bob G | Pipe measuring apparatus |
US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
JP2014239205A (ja) * | 2013-06-07 | 2014-12-18 | 力旺電子股▲ふん▼有限公司 | 不揮発性メモリ構造 |
US9041089B2 (en) | 2013-06-07 | 2015-05-26 | Ememory Technology Inc. | Nonvolatile memory structure |
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