JPH06282988A - 改良されたデータ伝送回路を有する半導体メモリー装置 - Google Patents
改良されたデータ伝送回路を有する半導体メモリー装置Info
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- JPH06282988A JPH06282988A JP5338122A JP33812293A JPH06282988A JP H06282988 A JPH06282988 A JP H06282988A JP 5338122 A JP5338122 A JP 5338122A JP 33812293 A JP33812293 A JP 33812293A JP H06282988 A JPH06282988 A JP H06282988A
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 メモリーセルから出力バッファー側に伝送さ
れるデータの読み取り速度を向上させる。 【構成】 メモリセルアレイ４６に含まれる多数のメモ
リーセルから読み取られた真偽及び補数データを出力側
に伝送する真偽及び補数データ伝送ライン４１，４３
と、真偽及び補数データ伝送ライン４１，４３に第１電
圧レベルを供給する第１電源７０と、真偽データ伝送ラ
イン４１及び第２電源６８の間に接続され、メモリーセ
ルからの真偽データにより真偽データ伝送ライン４１の
第１電源レベルを第３の電圧レベルに移動させる第１負
荷抵抗７２および電流制御部５８から成る第１レベル移
動手段と、補数データ伝送ライン４３及び第２電圧源６
８の間に接続され、メモリーセルからの補数データによ
り補数データ伝送ライン４３の第１電源レベルを第３の
電圧レベルに移動させる第２負荷抵抗７４および電流制
御部６０から成る第２レベル移動手段とを備える。
れるデータの読み取り速度を向上させる。 【構成】 メモリセルアレイ４６に含まれる多数のメモ
リーセルから読み取られた真偽及び補数データを出力側
に伝送する真偽及び補数データ伝送ライン４１，４３
と、真偽及び補数データ伝送ライン４１，４３に第１電
圧レベルを供給する第１電源７０と、真偽データ伝送ラ
イン４１及び第２電源６８の間に接続され、メモリーセ
ルからの真偽データにより真偽データ伝送ライン４１の
第１電源レベルを第３の電圧レベルに移動させる第１負
荷抵抗７２および電流制御部５８から成る第１レベル移
動手段と、補数データ伝送ライン４３及び第２電圧源６
８の間に接続され、メモリーセルからの補数データによ
り補数データ伝送ライン４３の第１電源レベルを第３の
電圧レベルに移動させる第２負荷抵抗７４および電流制
御部６０から成る第２レベル移動手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、メモリーセルから読み
取られたデータをデータ伝送ラインを経て出力バッファ
ー側に伝送するためのデータ伝送回路を有する半導体メ
モリー装置に関し、特にデータ読み取り時間を向上させ
得るよう改良されたデータ伝送回路を有する半導体メモ
リー装置に関するものである。
取られたデータをデータ伝送ラインを経て出力バッファ
ー側に伝送するためのデータ伝送回路を有する半導体メ
モリー装置に関し、特にデータ読み取り時間を向上させ
得るよう改良されたデータ伝送回路を有する半導体メモ
リー装置に関するものである。
【０００２】
【従来の技術】DRAM(Direct Random Access Memory) 、
EPROM(Erasable Programable Read Only Memory)、SRAM
(Static Random Access Memory) 等のような、通常の半
導体メモリー装置は多数のメモリーセルから読み取られ
たデータを出力バッファー側に伝送するためのデータ伝
送ラインを備える。前記データ伝送ラインは前記多数の
メモリーセル等からのデータの流入のため長い長さを有
するように形成されるため、容量性インピーダンス及び
抵抗性インピーダンスを有する。前記データ伝送ライン
の抵抗性インピーダンスは出力バッファー側に伝送され
るデータ信号の電圧を増加させる。前記データ伝送ライ
ンの容量性インピーダンスは前記出力バッファー側に伝
送されるデータ信号を遅延させる。
EPROM(Erasable Programable Read Only Memory)、SRAM
(Static Random Access Memory) 等のような、通常の半
導体メモリー装置は多数のメモリーセルから読み取られ
たデータを出力バッファー側に伝送するためのデータ伝
送ラインを備える。前記データ伝送ラインは前記多数の
メモリーセル等からのデータの流入のため長い長さを有
するように形成されるため、容量性インピーダンス及び
抵抗性インピーダンスを有する。前記データ伝送ライン
の抵抗性インピーダンスは出力バッファー側に伝送され
るデータ信号の電圧を増加させる。前記データ伝送ライ
ンの容量性インピーダンスは前記出力バッファー側に伝
送されるデータ信号を遅延させる。
【０００３】前記データ信号の高電圧及び前記データ信
号の遅延は前記データ伝送ライン及び前記メモリーセル
の間に接続される駆動回路が大きいチャンネル幅のトラ
ンジスターを備えるようにし、さらに半導体メモリー装
置のメモリーセル等が幾つかのブロックで区分されるよ
うにする。前記メモリーセル等のブロック化は半導体メ
モリー装置の電力消耗を低減させ、前記大きいチャンネ
ル幅のトランジスターは半導体メモリー装置の読み取り
速度を向上させることができる。
号の遅延は前記データ伝送ライン及び前記メモリーセル
の間に接続される駆動回路が大きいチャンネル幅のトラ
ンジスターを備えるようにし、さらに半導体メモリー装
置のメモリーセル等が幾つかのブロックで区分されるよ
うにする。前記メモリーセル等のブロック化は半導体メ
モリー装置の電力消耗を低減させ、前記大きいチャンネ
ル幅のトランジスターは半導体メモリー装置の読み取り
速度を向上させることができる。
【０００４】前述した従来の半導体メモリー装置を図５
及び図６を参照して説明する。
及び図６を参照して説明する。
【０００５】図５を参照すれば、真偽のデータ伝送ライ
ン（１１）及び補数のデータ伝送ライン（１３）に共通
的に接続された第１〜ｎのメモリーブロック（１０〜１
４）を備えた従来の半導体メモリー装置が説明されてい
る。前記第１〜ｎメモリーブロック（１０〜１４）はデ
ータを貯蔵するためのｉ個のメモリーセルで成るｊ個の
メモリーセルアレイと、前記ｊ個のメモリーセルアレイ
のメモリーセルからのデータを前記真偽及び補数のデー
タ伝送ライン側に伝送するためのｉ個のデータ伝送部
と、前記ｊ個のメモリーセルの各メモリーセル等から読
み取られた真偽のデータを前記ｉ個のデータ伝送部側に
各々伝送するためのｉ個の真偽のブロックデータライン
及び、前記ｊ個のメモリーセルアレイの各メモリーセル
等から読み取られた補数のデータを前記ｉ個のデータ伝
送部側に各々伝送するためのｉ個の補数のブロックデー
タラインを各々備える。
ン（１１）及び補数のデータ伝送ライン（１３）に共通
的に接続された第１〜ｎのメモリーブロック（１０〜１
４）を備えた従来の半導体メモリー装置が説明されてい
る。前記第１〜ｎメモリーブロック（１０〜１４）はデ
ータを貯蔵するためのｉ個のメモリーセルで成るｊ個の
メモリーセルアレイと、前記ｊ個のメモリーセルアレイ
のメモリーセルからのデータを前記真偽及び補数のデー
タ伝送ライン側に伝送するためのｉ個のデータ伝送部
と、前記ｊ個のメモリーセルの各メモリーセル等から読
み取られた真偽のデータを前記ｉ個のデータ伝送部側に
各々伝送するためのｉ個の真偽のブロックデータライン
及び、前記ｊ個のメモリーセルアレイの各メモリーセル
等から読み取られた補数のデータを前記ｉ個のデータ伝
送部側に各々伝送するためのｉ個の補数のブロックデー
タラインを各々備える。
【０００６】さらに、前記第１〜ｎメモリーブロック
（１０〜１４）は前記ｉ×ｊ個のメモリーセルに各々接
続され前記メモリーセルから読み取られた真偽及び補数
データを感知及び増幅するためのｉ×ｊ個の感知増幅器
と、前記ｉ×ｊ個の感知増幅器等から増幅された真偽デ
ータを前記ｉ個の真偽のブロックデータライン側に伝送
するためのｉ×ｊ個のデータ切換用NMOSトランジスター
と、前記ｉ×ｊ個の感知増幅器等から増幅された補数デ
ータを前記ｉ個の補数のブロックデータライン側に伝送
するためのｉ×ｊ個のデータ切換用NMOSトランジスター
を備える。
（１０〜１４）は前記ｉ×ｊ個のメモリーセルに各々接
続され前記メモリーセルから読み取られた真偽及び補数
データを感知及び増幅するためのｉ×ｊ個の感知増幅器
と、前記ｉ×ｊ個の感知増幅器等から増幅された真偽デ
ータを前記ｉ個の真偽のブロックデータライン側に伝送
するためのｉ×ｊ個のデータ切換用NMOSトランジスター
と、前記ｉ×ｊ個の感知増幅器等から増幅された補数デ
ータを前記ｉ個の補数のブロックデータライン側に伝送
するためのｉ×ｊ個のデータ切換用NMOSトランジスター
を備える。
【０００７】しかし、説明の便宜を図るため、ｋ番目メ
モリーブロック（１２）が、ｊ番目のメモリーセルアレ
イ（１６）と、前記ｊ番目のメモリーセルアレイ（１
６）のｉ個のメモリーセル等に各々接続されたｉ個の感
知増幅器（２２，２４）と、前記ｉ個の感知増幅器（２
２，２４）等からの増幅された真偽データを前記ｉ個の
真偽のブロックデータライン（１５，１７）側に各々伝
送するためのｉ個のデータ切換用NMOSトランジスター
（Ｑ１，Ｑ３）と、前記感知増幅器（２２，２４）等か
ら増幅された補数データを前記補数のブロックデータラ
イン（１９，２１）側に各々伝送するためのｉ個のデー
タ切換用NMOSトランジスター（Ｑ２，Ｑ４）と、さらに
前記ｉ個の真偽及び補数のブロックデータライン（１５
〜２１）からの真偽及び補数データを前記真偽及び補数
のデータ伝送ライン（１１，１３）側に各々伝送するた
めのｉ個のデータ伝送部（１８，２０）を備えたことと
仮定する。
モリーブロック（１２）が、ｊ番目のメモリーセルアレ
イ（１６）と、前記ｊ番目のメモリーセルアレイ（１
６）のｉ個のメモリーセル等に各々接続されたｉ個の感
知増幅器（２２，２４）と、前記ｉ個の感知増幅器（２
２，２４）等からの増幅された真偽データを前記ｉ個の
真偽のブロックデータライン（１５，１７）側に各々伝
送するためのｉ個のデータ切換用NMOSトランジスター
（Ｑ１，Ｑ３）と、前記感知増幅器（２２，２４）等か
ら増幅された補数データを前記補数のブロックデータラ
イン（１９，２１）側に各々伝送するためのｉ個のデー
タ切換用NMOSトランジスター（Ｑ２，Ｑ４）と、さらに
前記ｉ個の真偽及び補数のブロックデータライン（１５
〜２１）からの真偽及び補数データを前記真偽及び補数
のデータ伝送ライン（１１，１３）側に各々伝送するた
めのｉ個のデータ伝送部（１８，２０）を備えたことと
仮定する。
【０００８】前記第ｋ番目メモリーブロック（１２）に
含まれた前記第１データ伝送部（１８）は、第１制御ラ
イン（２３）を経て印加される第１フリーチャージイネ
ーブル信号(PRC) により駆動される二つのPMOSトランジ
スター（Ｑ５，Ｑ６）を備える。前記二つのPMOSトラン
ジスター（Ｑ５，Ｑ６）は、前記フリーチャージイネー
ブル信号(PRC) がロー論理を有する場合（即ち、ｋ番目
メモリーブロック（１２）が選択される時）、ターン−
オン(Turn-On) され、第１電源(Vcc) からの第１電源電
圧(Vcc) を第１の真偽及び補数のブロックデータライン
（１５，１９）に供給する。前記第１の真偽及び補数の
ブロックデータライン（１５，１９）は、前記第２制御
ライン（２５）に供給されるカラムイネーブル信号(CE
i) が図６（ａ）に示されたようにロー論理からハイ論
理に変化するまで、第１電源電圧(Vcc）と同一な電圧レ
ベルでフリーチャージされる。
含まれた前記第１データ伝送部（１８）は、第１制御ラ
イン（２３）を経て印加される第１フリーチャージイネ
ーブル信号(PRC) により駆動される二つのPMOSトランジ
スター（Ｑ５，Ｑ６）を備える。前記二つのPMOSトラン
ジスター（Ｑ５，Ｑ６）は、前記フリーチャージイネー
ブル信号(PRC) がロー論理を有する場合（即ち、ｋ番目
メモリーブロック（１２）が選択される時）、ターン−
オン(Turn-On) され、第１電源(Vcc) からの第１電源電
圧(Vcc) を第１の真偽及び補数のブロックデータライン
（１５，１９）に供給する。前記第１の真偽及び補数の
ブロックデータライン（１５，１９）は、前記第２制御
ライン（２５）に供給されるカラムイネーブル信号(CE
i) が図６（ａ）に示されたようにロー論理からハイ論
理に変化するまで、第１電源電圧(Vcc）と同一な電圧レ
ベルでフリーチャージされる。
【０００９】また、カラムイネーブル信号(CEi) がハイ
論理を有する場合前記第１の真偽のブロックデータライ
ン（１５）に発生する真偽のデータは、前記ｊ番面のメ
モリーセルアレイ（１６）の一番目のメモリーセルが
“１”を貯蔵している場合に、図６（ｂ）のように前記
第１電源電圧(Vcc) と同じ電圧レベルを有する。逆に、
前記ｊ番目のメモリーセルアレイ（１６）の一番目のメ
モリーセルが“０”を貯蔵している場合に前記第１の真
偽のブロックデータライン（１５）には、前記NMOSトラ
ンジスター（Ｑ１）及び前記PMOSトランジスター（Ｑ
５）のインピーダンスにより分圧された電圧レベル(Vcc
- ΔV1) の真偽データ信号が発生する。
論理を有する場合前記第１の真偽のブロックデータライ
ン（１５）に発生する真偽のデータは、前記ｊ番面のメ
モリーセルアレイ（１６）の一番目のメモリーセルが
“１”を貯蔵している場合に、図６（ｂ）のように前記
第１電源電圧(Vcc) と同じ電圧レベルを有する。逆に、
前記ｊ番目のメモリーセルアレイ（１６）の一番目のメ
モリーセルが“０”を貯蔵している場合に前記第１の真
偽のブロックデータライン（１５）には、前記NMOSトラ
ンジスター（Ｑ１）及び前記PMOSトランジスター（Ｑ
５）のインピーダンスにより分圧された電圧レベル(Vcc
- ΔV1) の真偽データ信号が発生する。
【００１０】又、カラムイネーブル信号(CEi) がハイ論
理を有する場合前記第１の補数のブロックデータライン
（１９）に発生する補数のデータは、前記ｊ番目のメモ
リーセルアレイ（１６）の一番目のメモリーセルが
“０”を貯蔵している場合に前記第１電源電圧(Vcc) と
同じ電圧レベルを有する。逆に、前記ｊ番目メモリーセ
ルアレイ（１６）の一番目のメモリーセルが“１”を貯
蔵している場合に前記第１補数のブロックデータライン
（１９）には、前記NMOSトランジスター（Ｑ２）及び前
記PMOSトランジスター（Ｑ６）のインピーダンスにより
分圧された電圧レベル(Vcc- ΔV1) の補数データ信号が
発生する。
理を有する場合前記第１の補数のブロックデータライン
（１９）に発生する補数のデータは、前記ｊ番目のメモ
リーセルアレイ（１６）の一番目のメモリーセルが
“０”を貯蔵している場合に前記第１電源電圧(Vcc) と
同じ電圧レベルを有する。逆に、前記ｊ番目メモリーセ
ルアレイ（１６）の一番目のメモリーセルが“１”を貯
蔵している場合に前記第１補数のブロックデータライン
（１９）には、前記NMOSトランジスター（Ｑ２）及び前
記PMOSトランジスター（Ｑ６）のインピーダンスにより
分圧された電圧レベル(Vcc- ΔV1) の補数データ信号が
発生する。
【００１１】さらに前記第１データ伝送部（１８）は第
３制御ライン（２７）を経て第１増幅イネーブル信号(A
E1) を流入するNMOSトランジスター（Ｑ１１）と、前記
NMOSトランジスター（Ｑ１１）により駆動されるビット
感知増幅器（２６）を追加して備える。前記NMOSトラン
ジスター（Ｑ１１）は、前記第１増幅イネーブル信号(A
E1) が、図６（ｃ）のようにハイ論理を有する場合にタ
ーン−オンされ第２電源(GND) からの第２電源電圧(GN
D) を前記ビット感知増幅器（２６）に供給する。
３制御ライン（２７）を経て第１増幅イネーブル信号(A
E1) を流入するNMOSトランジスター（Ｑ１１）と、前記
NMOSトランジスター（Ｑ１１）により駆動されるビット
感知増幅器（２６）を追加して備える。前記NMOSトラン
ジスター（Ｑ１１）は、前記第１増幅イネーブル信号(A
E1) が、図６（ｃ）のようにハイ論理を有する場合にタ
ーン−オンされ第２電源(GND) からの第２電源電圧(GN
D) を前記ビット感知増幅器（２６）に供給する。
【００１２】前記ビット感知増幅器（２６）は、前記第
２電源電圧(GND) が前記NMOSトランジスター（Ｑ１１）
を経て印加される間、前記第１の真偽及び補数のブロッ
クデータライン（１５，１９）からの真偽及び補数デー
タ信号を反転及び増幅し、前記反転及び増幅された真偽
及び補数データ信号を第１及び第２インバーター（２
８，３０）に各々供給する。前記ビット感知増幅器（２
６）で発生される真偽データは、前記ｊ番目メモリーセ
ルアレイ（１６）の一番目のメモリーセルに“０”が貯
蔵された場合に、図６（ｄ）のようにハイ論理を有す
る。また、前記反転及び増幅された補数データは、前記
ｊ番目メモリーセルアレイ（１６）の一番目のメモリー
セル“１”が貯蔵された場合に、図６（ｄ）のようにハ
イ論理を有するようになる。
２電源電圧(GND) が前記NMOSトランジスター（Ｑ１１）
を経て印加される間、前記第１の真偽及び補数のブロッ
クデータライン（１５，１９）からの真偽及び補数デー
タ信号を反転及び増幅し、前記反転及び増幅された真偽
及び補数データ信号を第１及び第２インバーター（２
８，３０）に各々供給する。前記ビット感知増幅器（２
６）で発生される真偽データは、前記ｊ番目メモリーセ
ルアレイ（１６）の一番目のメモリーセルに“０”が貯
蔵された場合に、図６（ｄ）のようにハイ論理を有す
る。また、前記反転及び増幅された補数データは、前記
ｊ番目メモリーセルアレイ（１６）の一番目のメモリー
セル“１”が貯蔵された場合に、図６（ｄ）のようにハ
イ論理を有するようになる。
【００１３】前記第１インバーター（２８）は前記ビッ
ト感知増幅器（２６）からの前記反転及び増幅された真
偽データ信号を反転させ、並列回路を構成するPMOSトラ
ンジスター（Ｑ７）及びNMOSトランジスター（Ｑ８）の
ドレインに印加する。前記PMOSトランジスター（Ｑ７）
は第４制御ライン（２９）から自らのゲート側に供給さ
れるロー論理の第１データ出力イネーブルバー信号(DOE
B1) により、前記第１インバータ（２８）からの真偽デ
ータ信号を前記真偽データ伝送ライン（１１）側に伝送
する。また、前記NMOSトランジスター（Ｑ８）は第５制
御ライン（３１）から自らのゲート側に供給される図６
（ｅ）のようなハイ論理の第１データ出力イネーブル信
号(DOE1)により前記第１インバーター（２８）からの真
偽データ信号を前記真偽のデータ伝送ライン（１１）側
に伝送する。
ト感知増幅器（２６）からの前記反転及び増幅された真
偽データ信号を反転させ、並列回路を構成するPMOSトラ
ンジスター（Ｑ７）及びNMOSトランジスター（Ｑ８）の
ドレインに印加する。前記PMOSトランジスター（Ｑ７）
は第４制御ライン（２９）から自らのゲート側に供給さ
れるロー論理の第１データ出力イネーブルバー信号(DOE
B1) により、前記第１インバータ（２８）からの真偽デ
ータ信号を前記真偽データ伝送ライン（１１）側に伝送
する。また、前記NMOSトランジスター（Ｑ８）は第５制
御ライン（３１）から自らのゲート側に供給される図６
（ｅ）のようなハイ論理の第１データ出力イネーブル信
号(DOE1)により前記第１インバーター（２８）からの真
偽データ信号を前記真偽のデータ伝送ライン（１１）側
に伝送する。
【００１４】一方、前記第２インバータ（３０）は前記
ビット感知増幅器（２６）からの前記反転及び増幅され
た補数データ信号を反転させ、並列回路を構成するPMOS
トランジスター（Ｑ１０）及びNMOSトランジスター（Ｑ
９）のドレインに印加する。前記PMOSトランジスター
（Ｑ１０）は第４制御ライン（２９）から自らのゲート
側に供給されるロー論理の第１データ出力イネーブルバ
ー信号(DOEB1) により、前記第２インバーター（３０）
からの補数データ信号を前記補数のデータ伝送ライン
（１３）側に伝送する。
ビット感知増幅器（２６）からの前記反転及び増幅され
た補数データ信号を反転させ、並列回路を構成するPMOS
トランジスター（Ｑ１０）及びNMOSトランジスター（Ｑ
９）のドレインに印加する。前記PMOSトランジスター
（Ｑ１０）は第４制御ライン（２９）から自らのゲート
側に供給されるロー論理の第１データ出力イネーブルバ
ー信号(DOEB1) により、前記第２インバーター（３０）
からの補数データ信号を前記補数のデータ伝送ライン
（１３）側に伝送する。
【００１５】また、前記NMOSトランジスター（Ｑ９）は
第５制御ライン（３１）から自らのゲート側に供給され
るハイ論理の第１データ出力イネーブル信号(DOE1)によ
り、前記第２インバータ（３０）からの補数データ信号
を前記補数の伝送ライン（１３）側に伝送する。結局、
前記４個のMOS トランジスター（Ｑ７〜Ｑ１０）は前記
第１及び第２インバータ（２８，３０）からの真偽及び
補数データを前記真偽及び補数のデータ伝送ライン（１
１，１３）側に図６（ｆ）のように伝送する。
第５制御ライン（３１）から自らのゲート側に供給され
るハイ論理の第１データ出力イネーブル信号(DOE1)によ
り、前記第２インバータ（３０）からの補数データ信号
を前記補数の伝送ライン（１３）側に伝送する。結局、
前記４個のMOS トランジスター（Ｑ７〜Ｑ１０）は前記
第１及び第２インバータ（２８，３０）からの真偽及び
補数データを前記真偽及び補数のデータ伝送ライン（１
１，１３）側に図６（ｆ）のように伝送する。
【００１６】一方、前記ｉ番目のデータ伝送部（２０）
は前記ｉ番目の真偽及び補数のブロックデータライン
（１７，２１）からの真偽及び補数データ信号を前記真
偽及び補数のデータ伝送ライン（１１，１３）側に伝送
する機能を果たす。このため、前記ｉ番目データ伝送部
（２０）は前記第１データ伝送部（１８）と同じく構成
された一つのビット感知増幅器（３２）、２個のインバ
ーター（３４，３６）、４個のPMOSトランジスター（Ｑ
１２〜Ｑ１４，Ｑ１７）、３個のNMOSトランジスター
（Ｑ１５，Ｑ１６，１８）を備える。
は前記ｉ番目の真偽及び補数のブロックデータライン
（１７，２１）からの真偽及び補数データ信号を前記真
偽及び補数のデータ伝送ライン（１１，１３）側に伝送
する機能を果たす。このため、前記ｉ番目データ伝送部
（２０）は前記第１データ伝送部（１８）と同じく構成
された一つのビット感知増幅器（３２）、２個のインバ
ーター（３４，３６）、４個のPMOSトランジスター（Ｑ
１２〜Ｑ１４，Ｑ１７）、３個のNMOSトランジスター
（Ｑ１５，Ｑ１６，１８）を備える。
【００１７】また、前記第１データ伝送部（１８）が入
力する第１増幅イネーブル信号(AE1) 、第１データ出力
イネーブルバー信号(DOEB1) 、及び第１データ出力イネ
ーブル信号(DOE1)の代りに第６〜８制御ライン（３３〜
３７）から第ｉ番目の増幅イネーブル信号(AEi) 、デー
タ出力イネーブルバー信号(DOEBi) 、及びデータ出力イ
ネーブル信号(DOEi)を入力することを除いては、前記第
１データ伝送部（１８）と同じ構成及び機能をするので
説明を省く。
力する第１増幅イネーブル信号(AE1) 、第１データ出力
イネーブルバー信号(DOEB1) 、及び第１データ出力イネ
ーブル信号(DOE1)の代りに第６〜８制御ライン（３３〜
３７）から第ｉ番目の増幅イネーブル信号(AEi) 、デー
タ出力イネーブルバー信号(DOEBi) 、及びデータ出力イ
ネーブル信号(DOEi)を入力することを除いては、前記第
１データ伝送部（１８）と同じ構成及び機能をするので
説明を省く。
【００１８】
【発明が解決しようとする課題】しかし、従来の半導体
メモリー装置に含まれた大きいチャンネル幅のトランジ
スターは、前記データ伝送ラインに寄生容量性インピー
ダンスを付加してメモリーセルから出力バッファー側へ
のデータ伝送速度及び半導体メモリー装置の読み取り速
度を制限する。
メモリー装置に含まれた大きいチャンネル幅のトランジ
スターは、前記データ伝送ラインに寄生容量性インピー
ダンスを付加してメモリーセルから出力バッファー側へ
のデータ伝送速度及び半導体メモリー装置の読み取り速
度を制限する。
【００１９】前述したように、従来の半導体メモリー装
置は並列接続された大きいチャンネル幅のMOS トランジ
スター対等（Ｑ７〜Ｑ１０，Ｑ１４〜Ｑ１７）によりデ
ータ伝送ライン側にデータを速やかに伝送することがで
きた。しかし、従来の半導体メモリー装置は前記大きい
チャンネル幅のMOS トランジスター（Ｑ７〜Ｑ１０，Ｑ
１４〜Ｑ１７）の容量性インピーダンスにより前記デー
タ伝送ラインでのデータ伝送速度を所定の限界速度以下
に制限し、読み取り速度を所定の限界速度以上に向上さ
せることができなかった。
置は並列接続された大きいチャンネル幅のMOS トランジ
スター対等（Ｑ７〜Ｑ１０，Ｑ１４〜Ｑ１７）によりデ
ータ伝送ライン側にデータを速やかに伝送することがで
きた。しかし、従来の半導体メモリー装置は前記大きい
チャンネル幅のMOS トランジスター（Ｑ７〜Ｑ１０，Ｑ
１４〜Ｑ１７）の容量性インピーダンスにより前記デー
タ伝送ラインでのデータ伝送速度を所定の限界速度以下
に制限し、読み取り速度を所定の限界速度以上に向上さ
せることができなかった。
【００２０】本発明の目的は、データ読み取り速度を向
上し得る改良されたデータ伝送回路を有する半導体メモ
リー装置を提供することにある。
上し得る改良されたデータ伝送回路を有する半導体メモ
リー装置を提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するため
に、本発明の改良されたデータ伝送回路を有する半導体
メモリー装置はデータを貯蔵するための多数のメモリー
セルと、前記多数のメモリーセルから読み取られた真偽
及び補数データを出力バッファー側に伝送するための真
偽及び補数データ伝送ラインと、前記真偽及び補数のデ
ータ伝送ラインに第１電圧レベルを供給するための第１
電圧源と、前記真偽のデータ伝送ライン及び第２電圧レ
ベルを発生する第２電圧源の間に接続され前記多数のメ
モリーセルからの所定論理値の真偽データにより、前記
真偽のデータ伝送ラインの第１電圧レベルを第３の電圧
レベルに移動させるための第１レベル移動手段と、前記
補数のデータ伝送ライン及び前記第２電圧源の間に接続
され前記多数のメモリーセルからの所定論理値の補数デ
ータにより、前記補数のデータ伝送ラインの第１電圧レ
ベルを第３の電圧レベルに移動させるための第２レベル
移動手段を備える。
に、本発明の改良されたデータ伝送回路を有する半導体
メモリー装置はデータを貯蔵するための多数のメモリー
セルと、前記多数のメモリーセルから読み取られた真偽
及び補数データを出力バッファー側に伝送するための真
偽及び補数データ伝送ラインと、前記真偽及び補数のデ
ータ伝送ラインに第１電圧レベルを供給するための第１
電圧源と、前記真偽のデータ伝送ライン及び第２電圧レ
ベルを発生する第２電圧源の間に接続され前記多数のメ
モリーセルからの所定論理値の真偽データにより、前記
真偽のデータ伝送ラインの第１電圧レベルを第３の電圧
レベルに移動させるための第１レベル移動手段と、前記
補数のデータ伝送ライン及び前記第２電圧源の間に接続
され前記多数のメモリーセルからの所定論理値の補数デ
ータにより、前記補数のデータ伝送ラインの第１電圧レ
ベルを第３の電圧レベルに移動させるための第２レベル
移動手段を備える。
【００２２】
【作用】前記構成により、本発明の改良されたデータ伝
送回路を有する半導体メモリー装置は、データ伝送ライ
ンで伝送されるデータ信号の電圧スイング幅を低減させ
データ伝送ラインでのデータ伝送速度を向上させ得る利
点を提供する。前記データ伝送ラインでのデータ伝送速
度が向上することにより、本発明の半導体メモリー装置
はデータ読み取り速度を向上させ得る利点を提供する。
送回路を有する半導体メモリー装置は、データ伝送ライ
ンで伝送されるデータ信号の電圧スイング幅を低減させ
データ伝送ラインでのデータ伝送速度を向上させ得る利
点を提供する。前記データ伝送ラインでのデータ伝送速
度が向上することにより、本発明の半導体メモリー装置
はデータ読み取り速度を向上させ得る利点を提供する。
【００２３】
【実施例】図１を参照すれば、真偽のデータ伝送ライン
（４１）及び補数のデータ伝送ライン（４３）に共通的
に接続された第１〜ｎのメモリーブロック（４０〜４
４）を備えた本発明の実施例による改良されたデータ伝
送回路を有する半導体メモリー装置が説明されている。
前記第１〜ｎメモリーブロック（４０〜４４）は、図５
に示された第１〜ｎメモリーブロック（１０〜１４）と
同じく、データを貯蔵するためのｉ個のメモリーセルで
成ったｊ個のメモリーセルアレイと、ｉ個のデータ伝送
部と、ｉ個の真偽及び補数のブロックデータライン、ｉ
×ｊ個の感知増幅器及び前記ｉ×ｊ対のデータ切換用NO
MSトランジスターを備える。しかし、説明の便宜を図る
ため、ｋ番目のメモリーブロック（４２）がｊ番目のメ
モリーセルアレイ（４６）と、前記ｊ番目のメモリーセ
ルアレイ（４６）のｉ個のメモリーセル等に各々接続さ
れたｉ個の感知増幅器（５２，５４）と、前記ｉ個の感
知増幅器（５２，５４）等からの増幅された真偽データ
を前記ｉ個の真偽のブロックデータライン（４５，４
７）側に各々伝送するためのｉ個のデータ切換用NMOSト
ランジスター（Ｑ１，Ｑ３）と、前記ｉ個の感知増幅器
（５２，５４）等からの増幅された補数データを前記補
数のブロックデータライン（４９，５１）側に各々伝送
するためのｉ個のデータ切換用NMOSトランジスター（Ｑ
２，Ｑ４）と、前記ｉ個の真偽及び補数のブロックデー
タライン（４５〜５１）からの真偽及び補数データを前
記真偽及び補数のデータ伝送ライン（４１，４３）側に
各々伝送するためのｉ個のデータ伝送部（４８，５０）
と、さらに前記ｉ個のデータ伝送部（４８，５０）に第
２の論理電圧を供給するための第２電源（６８）を備え
たものと仮定する。
（４１）及び補数のデータ伝送ライン（４３）に共通的
に接続された第１〜ｎのメモリーブロック（４０〜４
４）を備えた本発明の実施例による改良されたデータ伝
送回路を有する半導体メモリー装置が説明されている。
前記第１〜ｎメモリーブロック（４０〜４４）は、図５
に示された第１〜ｎメモリーブロック（１０〜１４）と
同じく、データを貯蔵するためのｉ個のメモリーセルで
成ったｊ個のメモリーセルアレイと、ｉ個のデータ伝送
部と、ｉ個の真偽及び補数のブロックデータライン、ｉ
×ｊ個の感知増幅器及び前記ｉ×ｊ対のデータ切換用NO
MSトランジスターを備える。しかし、説明の便宜を図る
ため、ｋ番目のメモリーブロック（４２）がｊ番目のメ
モリーセルアレイ（４６）と、前記ｊ番目のメモリーセ
ルアレイ（４６）のｉ個のメモリーセル等に各々接続さ
れたｉ個の感知増幅器（５２，５４）と、前記ｉ個の感
知増幅器（５２，５４）等からの増幅された真偽データ
を前記ｉ個の真偽のブロックデータライン（４５，４
７）側に各々伝送するためのｉ個のデータ切換用NMOSト
ランジスター（Ｑ１，Ｑ３）と、前記ｉ個の感知増幅器
（５２，５４）等からの増幅された補数データを前記補
数のブロックデータライン（４９，５１）側に各々伝送
するためのｉ個のデータ切換用NMOSトランジスター（Ｑ
２，Ｑ４）と、前記ｉ個の真偽及び補数のブロックデー
タライン（４５〜５１）からの真偽及び補数データを前
記真偽及び補数のデータ伝送ライン（４１，４３）側に
各々伝送するためのｉ個のデータ伝送部（４８，５０）
と、さらに前記ｉ個のデータ伝送部（４８，５０）に第
２の論理電圧を供給するための第２電源（６８）を備え
たものと仮定する。
【００２４】また前記半導体メモリー装置は第１及び第
２負荷抵抗（７２，７４）を各々経て前記真偽及び補数
のデータ伝送ライン（４１，４３）に第１論理電圧信号
を供給するための第１電源（７０）と、前記真偽及び補
数のデータ伝送ライン（４１，４３）からの真偽及び補
数データを増幅するための読み取り増幅器（７６）を追
加して備える。前記読み取り増幅器（７６）は前記真偽
及び補数のデータ伝送ライン（４１，４３）からの真偽
及び補数データの電圧スイング幅が増加されるよう前記
真偽及び補数データを増幅する。また前記読み取り増幅
器（７６）は前記増幅された真偽及び補数データを真偽
及び補数の出力ライン（６３，６５）を経て出力バッフ
ァー（図示せず）側に伝送する。前記読み取り増幅器
（７６）に供給される第３電源電圧(GND) を切換えるた
めのNMOSトランジスター（Ｑ１１）は第５制御ライン
（６１）からの読み取りイネーブル信号(RE)により駆動
される。前記NMOSトランジスター（Ｑ１１）は前記読み
取りイネーブル信号(RE)がハイ論理を有する場合、前記
第３電源(GND) からの第３電源電圧(GND) を前記読み取
り増幅器（７６）に供給して前記読み取り増幅器（７
６）を動作させる。
２負荷抵抗（７２，７４）を各々経て前記真偽及び補数
のデータ伝送ライン（４１，４３）に第１論理電圧信号
を供給するための第１電源（７０）と、前記真偽及び補
数のデータ伝送ライン（４１，４３）からの真偽及び補
数データを増幅するための読み取り増幅器（７６）を追
加して備える。前記読み取り増幅器（７６）は前記真偽
及び補数のデータ伝送ライン（４１，４３）からの真偽
及び補数データの電圧スイング幅が増加されるよう前記
真偽及び補数データを増幅する。また前記読み取り増幅
器（７６）は前記増幅された真偽及び補数データを真偽
及び補数の出力ライン（６３，６５）を経て出力バッフ
ァー（図示せず）側に伝送する。前記読み取り増幅器
（７６）に供給される第３電源電圧(GND) を切換えるた
めのNMOSトランジスター（Ｑ１１）は第５制御ライン
（６１）からの読み取りイネーブル信号(RE)により駆動
される。前記NMOSトランジスター（Ｑ１１）は前記読み
取りイネーブル信号(RE)がハイ論理を有する場合、前記
第３電源(GND) からの第３電源電圧(GND) を前記読み取
り増幅器（７６）に供給して前記読み取り増幅器（７
６）を動作させる。
【００２５】前記第ｋ番目メモリーブロック（４２）に
含まれた前記第１データ伝送部（４８）は、第１制御ラ
イン（５３）を経て印加されるフリーチャージイネーブ
ル信号(PRC) により駆動される２個のPMOSトランジスタ
ー（Ｑ５，Ｑ６）及び第３制御ライン（５７）を経て第
１増幅イネーブル信号(AE1) を流入するNMOSトランジス
ター（Ｑ７）を備える。前記２個のPMOSトランジスター
（Ｑ５，Ｑ６）は、前記フリーチャージイネーブル信号
(PRC) がロー論理を有する場合（即ち、ｋ番目メモリー
ブロック（４２）が選択される時）、ターン−オンされ
第４電源(Vcc)からの第４電源電圧(Vcc) を第１の真偽
及び補数のブロックデータライン（４５，４９）に供給
する。前記NMOSトランジスター（Ｑ７）は、前記第１増
幅イネーブル信号(AE1) がハイ論理を有する際にターン
−オンされ第３電源(GND) からの第３電源電圧(GND) を
前記ビット感知増幅器（５６）に供給する。前記ビット
感知増幅器（５６）は前記第３電源電圧(GND) が前記NM
OSトランジスター（Ｑ７）を経て印加される間、前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データ信号を増幅する。また前
記ビット感知増幅器（５６）は、第２制御ライン（５
５）からの第ｊカラムイネーブル信号(CEj) により前記
データ切換用NMOSトランジスター（Ｑ１，Ｑ２）がター
ン−オンされる場合、前記ｊ番目メモリーセルアレイ
（４６）の一番目のメモリーセルからの真偽及び補数デ
ータを前記感知増幅器（５２）、前記２個のNMOSトラン
ジスター（Ｑ１，Ｑ２）及び前記真偽及び補数のブロッ
クデータライン（４５，４９）を経て入力する。又、前
記ビット感知増幅器（５６）は、図示しない第１カラム
イネーブル信号(CE1) がハイ論理を有する場合に、第１
メモリーセルアレイ（図示せず）の一番目のメモリーセ
ルからの真偽及び補数データを入力する。前記ビット感
知増幅器（５６）で出力される前記増幅された真偽及び
補数データは前記第４電源電圧(Vcc) のハイ論理及び第
３電源電圧(GND) のロー論理を有する。
含まれた前記第１データ伝送部（４８）は、第１制御ラ
イン（５３）を経て印加されるフリーチャージイネーブ
ル信号(PRC) により駆動される２個のPMOSトランジスタ
ー（Ｑ５，Ｑ６）及び第３制御ライン（５７）を経て第
１増幅イネーブル信号(AE1) を流入するNMOSトランジス
ター（Ｑ７）を備える。前記２個のPMOSトランジスター
（Ｑ５，Ｑ６）は、前記フリーチャージイネーブル信号
(PRC) がロー論理を有する場合（即ち、ｋ番目メモリー
ブロック（４２）が選択される時）、ターン−オンされ
第４電源(Vcc)からの第４電源電圧(Vcc) を第１の真偽
及び補数のブロックデータライン（４５，４９）に供給
する。前記NMOSトランジスター（Ｑ７）は、前記第１増
幅イネーブル信号(AE1) がハイ論理を有する際にターン
−オンされ第３電源(GND) からの第３電源電圧(GND) を
前記ビット感知増幅器（５６）に供給する。前記ビット
感知増幅器（５６）は前記第３電源電圧(GND) が前記NM
OSトランジスター（Ｑ７）を経て印加される間、前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データ信号を増幅する。また前
記ビット感知増幅器（５６）は、第２制御ライン（５
５）からの第ｊカラムイネーブル信号(CEj) により前記
データ切換用NMOSトランジスター（Ｑ１，Ｑ２）がター
ン−オンされる場合、前記ｊ番目メモリーセルアレイ
（４６）の一番目のメモリーセルからの真偽及び補数デ
ータを前記感知増幅器（５２）、前記２個のNMOSトラン
ジスター（Ｑ１，Ｑ２）及び前記真偽及び補数のブロッ
クデータライン（４５，４９）を経て入力する。又、前
記ビット感知増幅器（５６）は、図示しない第１カラム
イネーブル信号(CE1) がハイ論理を有する場合に、第１
メモリーセルアレイ（図示せず）の一番目のメモリーセ
ルからの真偽及び補数データを入力する。前記ビット感
知増幅器（５６）で出力される前記増幅された真偽及び
補数データは前記第４電源電圧(Vcc) のハイ論理及び第
３電源電圧(GND) のロー論理を有する。
【００２６】前記第１データ伝送部（４８）は前記ビッ
ト感知増幅器（５６）からの前記増幅された真偽及び補
数データを各々入力する２個の電流制御部（５８，６
０）を追加して備える。前記２個の電流制御部（５８，
６０）は前記第３制御ライン（５７）からの前記第１増
幅イネーブル信号(AE1) がハイ論理を有する間に作動す
る。そして、前記電流制御部（５８）は前記ビット感知
増幅器（５６）からの前記増幅された真偽データの論理
値にしたがい前記真偽のデータ伝送ライン（４１）に供
給された第１電源電圧を前記第２電源（６８）側に伝送
する。これを詳しく説明すれば、前記電流制御部（５
８）は前記増幅された真偽データがハイ論理を有する場
合に前記真偽のデータ伝送ライン（４１）を第２電源
（６８）に接続させ、第１電源電圧の電流通路を形成す
る。前記真偽のデータ伝送ライン（４１）が第２電源
（６８）に接続される場合、前記真偽のデータ伝送ライ
ン（４１）から前記読み取り増幅器（７６）に伝送され
る真偽データ信号は次の式により決定する電圧レベルを
有する。
ト感知増幅器（５６）からの前記増幅された真偽及び補
数データを各々入力する２個の電流制御部（５８，６
０）を追加して備える。前記２個の電流制御部（５８，
６０）は前記第３制御ライン（５７）からの前記第１増
幅イネーブル信号(AE1) がハイ論理を有する間に作動す
る。そして、前記電流制御部（５８）は前記ビット感知
増幅器（５６）からの前記増幅された真偽データの論理
値にしたがい前記真偽のデータ伝送ライン（４１）に供
給された第１電源電圧を前記第２電源（６８）側に伝送
する。これを詳しく説明すれば、前記電流制御部（５
８）は前記増幅された真偽データがハイ論理を有する場
合に前記真偽のデータ伝送ライン（４１）を第２電源
（６８）に接続させ、第１電源電圧の電流通路を形成す
る。前記真偽のデータ伝送ライン（４１）が第２電源
（６８）に接続される場合、前記真偽のデータ伝送ライ
ン（４１）から前記読み取り増幅器（７６）に伝送され
る真偽データ信号は次の式により決定する電圧レベルを
有する。
【００２７】 Ｖ４１＝（Ｖ１−Ｖ２）Ｒ５８／（Ｒ５８＋Ｒ７２） ・・・（１） 前記（式１）において、Ｖ１及びＶ２は第１及び第２電
源電圧であり、Ｒ５８は電流制御部（５８）の内部抵抗
値であり、また前記Ｒ７２は前記負荷抵抗（７２）の抵
抗値である。
源電圧であり、Ｒ５８は電流制御部（５８）の内部抵抗
値であり、また前記Ｒ７２は前記負荷抵抗（７２）の抵
抗値である。
【００２８】似通った同じ形態で、前記電流制御部（６
０）は前記ビット感知増幅器（５６）からの前記増幅さ
れた補数データがハイ論理を有する場合に、前記補数の
データ伝送ライン（４３）を第２電源（６８）に接続さ
せ第１電源電圧の電流通路を形成する。前記補数のデー
タ伝送ライン（４３）が第２電源（６８）に接続される
場合、前記補数のデータ伝送ライン（４３）から前記読
み取り増幅器（７６）に伝送される補数データ信号は次
の式により決定する電圧レベルを有する。
０）は前記ビット感知増幅器（５６）からの前記増幅さ
れた補数データがハイ論理を有する場合に、前記補数の
データ伝送ライン（４３）を第２電源（６８）に接続さ
せ第１電源電圧の電流通路を形成する。前記補数のデー
タ伝送ライン（４３）が第２電源（６８）に接続される
場合、前記補数のデータ伝送ライン（４３）から前記読
み取り増幅器（７６）に伝送される補数データ信号は次
の式により決定する電圧レベルを有する。
【００２９】 Ｖ４３＝（Ｖ１−Ｖ２）Ｒ６０／（Ｒ６０＋Ｒ７４） ・・・（２） 前記（式２）において、Ｖ１及びＶ２は第１及び第２電
源電圧であり、Ｒ６０は電流制御部（６０）の内部抵抗
値であり、またＲ７４は前記負荷抵抗（７４）の抵抗値
である。前記補数データ信号の電圧（Ｖ４３）が前記真
偽データ信号の電圧（Ｖ４１）と同じレベルを有するよ
う前記負荷抵抗（７２）及び電流制御部（５８）の抵抗
値は前記負荷抵抗（７４）及び電流制御部（６０）の抵
抗値と同じ値を有する。結果的に、前記真偽及び補数の
データ伝送ライン（４１，４３）で伝送される前記真偽
及び補数データ信号は、Ｖ１−Ｖ４１又はＶ１−Ｖ４３
の小さい電圧スイング幅を有する。
源電圧であり、Ｒ６０は電流制御部（６０）の内部抵抗
値であり、またＲ７４は前記負荷抵抗（７４）の抵抗値
である。前記補数データ信号の電圧（Ｖ４３）が前記真
偽データ信号の電圧（Ｖ４１）と同じレベルを有するよ
う前記負荷抵抗（７２）及び電流制御部（５８）の抵抗
値は前記負荷抵抗（７４）及び電流制御部（６０）の抵
抗値と同じ値を有する。結果的に、前記真偽及び補数の
データ伝送ライン（４１，４３）で伝送される前記真偽
及び補数データ信号は、Ｖ１−Ｖ４１又はＶ１−Ｖ４３
の小さい電圧スイング幅を有する。
【００３０】一方、前記ｉ番目のデータ伝送部（５０）
は前記ｉ番目の真偽及び補数のブロックデータライン
（４７，５１）からの真偽及び補数データ信号を前記真
偽及び補数のデータ伝送ライン（４１，４３）側に伝送
する機能を行う。このために、前記ｉ番目のデータ伝送
部（５０）は前記第１データ伝送部（４８）と同じく構
成された１個のビット感知増幅器（６２）、２個の電流
制御部（６４，６６）、２個のPMOSトランジスター（Ｑ
８，Ｑ９）及び１個のNMOSトランジスター（Ｑ１０）を
備える。また前記ｉ番目のデータ伝送部（５０）は前記
第１データ伝送部（４８）が入力する第１増幅イネーブ
ル信号(AE1) の代りに、第４制御ライン（５９）から第
ｉ番目の増幅イネーブル信号(AEi) を入力することを除
いては前記第１データ伝送部（４８）と同じ構成及び機
能をするので説明を省く。
は前記ｉ番目の真偽及び補数のブロックデータライン
（４７，５１）からの真偽及び補数データ信号を前記真
偽及び補数のデータ伝送ライン（４１，４３）側に伝送
する機能を行う。このために、前記ｉ番目のデータ伝送
部（５０）は前記第１データ伝送部（４８）と同じく構
成された１個のビット感知増幅器（６２）、２個の電流
制御部（６４，６６）、２個のPMOSトランジスター（Ｑ
８，Ｑ９）及び１個のNMOSトランジスター（Ｑ１０）を
備える。また前記ｉ番目のデータ伝送部（５０）は前記
第１データ伝送部（４８）が入力する第１増幅イネーブ
ル信号(AE1) の代りに、第４制御ライン（５９）から第
ｉ番目の増幅イネーブル信号(AEi) を入力することを除
いては前記第１データ伝送部（４８）と同じ構成及び機
能をするので説明を省く。
【００３１】図２は、ｋ番目のメモリーブロック（４
２）のｊ番目のメモリーセルアレイ（４６）の一番目の
メモリーセルで読み取られたデータが出力バッファー側
に伝送される場合、図１に示された半導体メモリー装置
を等価的に示した図面である。図２において、ｋ番目の
メモリーブロック（４２）を除いたｎ−１個のメモリー
ブロック（４０，４４）は駆動しない。また、前記ｋ番
目のメモリーブロック（４２）において、第１データ伝
送部（４８）を除いたｉ−１個のデータ伝送部（５０）
も駆動しない。反面、前記第１データ伝送部（４８）に
含まれた前記ビット感知増幅器（５６）は、前記NMOSト
ランジスター（Ｑ７）を経て供給される第３電源電圧(G
ND) により駆動され、前記第１の真偽及び補数のブロッ
クデータライン（４５，４９）からの真偽及び補数デー
タを増幅する。また前記ビット感知増幅器（５６）は前
記増幅された真偽及び補数データ（Ｘ，Ｙ）を前記２個
の電流制御部（５８，６０）に印加する。すると、前記
増幅された真偽データ（Ｘ）により駆動される前記電流
制御部（５８）及び前記増幅された補数データ（Ｙ）に
より駆動される電流制御部（６０）は第１電源（７０）
から負荷抵抗（７２）、真偽のデータ伝送ライン（４
１）、及び電流制御部（５８）を経て第２電源（６８）
に続く電流通路、又は第１電源（７０）から負荷抵抗
（７４）、補数のデータ伝送ライン（４３）及び電流制
御部（６０）を経て第２電源（６８）に続く電流通路を
形成する。そして前記２個の電流制御部（５８，６０）
のインピーダンスは前記増幅されたデータの論理にした
がい無限大の値と所定の値を有する。一例で、前記増幅
された真偽データが“１”の論理値を有し、前記増幅さ
れた補数データが“０”の論理値を有する場合、前記電
流制御部（５８）のインピーダンス（Ｒ５８）は所定の
インピーダンス値を有する反面、前記電流制御部（６
０）のインピーダンス（Ｒ６０）は無限大の値を有す
る。この際、前記真偽のデータ伝送ライン（４１）から
伝送される真偽データ信号の電圧（Ｖ４１）は前記（式
１）のようになり、反面前記補数のデータ伝送ライン
（４３）で伝送される補数のデータ信号の電圧（Ｖ４
３）は第１電源電圧（Ｖ１）を有するようになる。逆
に、前記増幅された真偽データが“０”の論理値を有
し、前記増幅された補数データが“１”の論理値を有す
る場合、前記電流制御部（６０）のインピーダンス（Ｒ
６０）は所定のインピーダンス値を有する反面、前記電
流制御部（５８）のインピーダンス（Ｒ５８）は無限大
の値を有する。この際、前記真偽のデータ伝送ライン
（４１）から伝送される真偽データ信号の電圧（Ｖ１）
は第１電源電圧（Ｖ１）を有し、反面、前記補数のデー
タ伝送ライン（４３）で伝送される補数のデータ信号の
電圧（Ｖ４３）は前記（式２）のようになる。前記電流
制御部 （５８，６０）のインピーダンス（Ｒ５８，Ｒ
６０）に含まれる寄生容量成分は、前記電流制御部（５
８，６０）が狭いチャンネル幅を有するMOS トランジス
ターを含むことになれば最小化される。また前記（式
１）及び（式２）により決定される真偽及び補数データ
信号の電圧は前記負荷抵抗（７２，７４）の抵抗値を調
節することにより適宜設定される。
２）のｊ番目のメモリーセルアレイ（４６）の一番目の
メモリーセルで読み取られたデータが出力バッファー側
に伝送される場合、図１に示された半導体メモリー装置
を等価的に示した図面である。図２において、ｋ番目の
メモリーブロック（４２）を除いたｎ−１個のメモリー
ブロック（４０，４４）は駆動しない。また、前記ｋ番
目のメモリーブロック（４２）において、第１データ伝
送部（４８）を除いたｉ−１個のデータ伝送部（５０）
も駆動しない。反面、前記第１データ伝送部（４８）に
含まれた前記ビット感知増幅器（５６）は、前記NMOSト
ランジスター（Ｑ７）を経て供給される第３電源電圧(G
ND) により駆動され、前記第１の真偽及び補数のブロッ
クデータライン（４５，４９）からの真偽及び補数デー
タを増幅する。また前記ビット感知増幅器（５６）は前
記増幅された真偽及び補数データ（Ｘ，Ｙ）を前記２個
の電流制御部（５８，６０）に印加する。すると、前記
増幅された真偽データ（Ｘ）により駆動される前記電流
制御部（５８）及び前記増幅された補数データ（Ｙ）に
より駆動される電流制御部（６０）は第１電源（７０）
から負荷抵抗（７２）、真偽のデータ伝送ライン（４
１）、及び電流制御部（５８）を経て第２電源（６８）
に続く電流通路、又は第１電源（７０）から負荷抵抗
（７４）、補数のデータ伝送ライン（４３）及び電流制
御部（６０）を経て第２電源（６８）に続く電流通路を
形成する。そして前記２個の電流制御部（５８，６０）
のインピーダンスは前記増幅されたデータの論理にした
がい無限大の値と所定の値を有する。一例で、前記増幅
された真偽データが“１”の論理値を有し、前記増幅さ
れた補数データが“０”の論理値を有する場合、前記電
流制御部（５８）のインピーダンス（Ｒ５８）は所定の
インピーダンス値を有する反面、前記電流制御部（６
０）のインピーダンス（Ｒ６０）は無限大の値を有す
る。この際、前記真偽のデータ伝送ライン（４１）から
伝送される真偽データ信号の電圧（Ｖ４１）は前記（式
１）のようになり、反面前記補数のデータ伝送ライン
（４３）で伝送される補数のデータ信号の電圧（Ｖ４
３）は第１電源電圧（Ｖ１）を有するようになる。逆
に、前記増幅された真偽データが“０”の論理値を有
し、前記増幅された補数データが“１”の論理値を有す
る場合、前記電流制御部（６０）のインピーダンス（Ｒ
６０）は所定のインピーダンス値を有する反面、前記電
流制御部（５８）のインピーダンス（Ｒ５８）は無限大
の値を有する。この際、前記真偽のデータ伝送ライン
（４１）から伝送される真偽データ信号の電圧（Ｖ１）
は第１電源電圧（Ｖ１）を有し、反面、前記補数のデー
タ伝送ライン（４３）で伝送される補数のデータ信号の
電圧（Ｖ４３）は前記（式２）のようになる。前記電流
制御部 （５８，６０）のインピーダンス（Ｒ５８，Ｒ
６０）に含まれる寄生容量成分は、前記電流制御部（５
８，６０）が狭いチャンネル幅を有するMOS トランジス
ターを含むことになれば最小化される。また前記（式
１）及び（式２）により決定される真偽及び補数データ
信号の電圧は前記負荷抵抗（７２，７４）の抵抗値を調
節することにより適宜設定される。
【００３２】図３には真偽のデータ伝送ライン（４１）
及び補数のデータ伝送ライン（４３）に共通的に接続さ
れた第１〜ｎのメモリーブロック（４０〜４４）と、前
記真偽のデータ伝送ライン（４１）及び第１電源(Vcc)
の間に接続されたPMOSトランジスター（Ｑ１２）と、さ
らに前記補数のデータ伝送ライン（４３）及び第１電源
(Vcc) の間に接続されたPMOSトランジスター（Ｑ１３）
を備えた図１に示された半導体メモリー装置が詳しく説
明されている。前記２個のPMOSトランジスター（Ｑ１
２，Ｑ１３）は自らのゲートに印加される第２電源(GN
D) からの第２電源(GND) によりターン−オンされ、前
記第１電源(Vcc) からの前記第１電源電圧(Vcc) を前記
真偽及び補数のデータ伝送ライン（４１，４３）側に伝
送する。また前記２個のPMOSトランジスター（Ｑ１２，
Ｑ１３）は各々前記真偽及び補数のデータ伝送ライン
（４１，４３）の負荷抵抗の役割を果す。前記ｋ番目メ
モリーブロック（４２）は、図１の説明で仮定したよう
に、ｉ個のメモリーセルで構成されたｊ番目のメモリー
セルアレイ（４６）と、前記ｊ番目のメモリーセルアレ
イ（４６）のｉ個のメモリーセル等に各々接続されたｉ
個の感知増幅器（５２，５４）と、前記ｉ個の感知増幅
器（５２，５４）等からの増幅された真偽データを前記
ｉ個の真偽のブロックデータライン（４５，４７）側に
各々伝送するためのｉ個のデータ切換用NMOSトランジス
ター（Ｑ１，Ｑ３）と、前記ｉ個の感知増幅器（５２，
５４）等からの増幅された補数データを前記補数のブロ
ックデータライン（４９，５１）側に各々伝送するため
のｉ個のデータ切換用NMOSトランジスター（Ｑ２，Ｑ
４）と、さらに前記ｉ個の真偽及び補数のブロックデー
タライン（４５〜５１）等からの真偽及び補数データを
前記真偽及び補数のデータ伝送ライン（４１，４３）側
に各々伝送するためのｉ個のデータ伝送部（４８，５
０）を備える。
及び補数のデータ伝送ライン（４３）に共通的に接続さ
れた第１〜ｎのメモリーブロック（４０〜４４）と、前
記真偽のデータ伝送ライン（４１）及び第１電源(Vcc)
の間に接続されたPMOSトランジスター（Ｑ１２）と、さ
らに前記補数のデータ伝送ライン（４３）及び第１電源
(Vcc) の間に接続されたPMOSトランジスター（Ｑ１３）
を備えた図１に示された半導体メモリー装置が詳しく説
明されている。前記２個のPMOSトランジスター（Ｑ１
２，Ｑ１３）は自らのゲートに印加される第２電源(GN
D) からの第２電源(GND) によりターン−オンされ、前
記第１電源(Vcc) からの前記第１電源電圧(Vcc) を前記
真偽及び補数のデータ伝送ライン（４１，４３）側に伝
送する。また前記２個のPMOSトランジスター（Ｑ１２，
Ｑ１３）は各々前記真偽及び補数のデータ伝送ライン
（４１，４３）の負荷抵抗の役割を果す。前記ｋ番目メ
モリーブロック（４２）は、図１の説明で仮定したよう
に、ｉ個のメモリーセルで構成されたｊ番目のメモリー
セルアレイ（４６）と、前記ｊ番目のメモリーセルアレ
イ（４６）のｉ個のメモリーセル等に各々接続されたｉ
個の感知増幅器（５２，５４）と、前記ｉ個の感知増幅
器（５２，５４）等からの増幅された真偽データを前記
ｉ個の真偽のブロックデータライン（４５，４７）側に
各々伝送するためのｉ個のデータ切換用NMOSトランジス
ター（Ｑ１，Ｑ３）と、前記ｉ個の感知増幅器（５２，
５４）等からの増幅された補数データを前記補数のブロ
ックデータライン（４９，５１）側に各々伝送するため
のｉ個のデータ切換用NMOSトランジスター（Ｑ２，Ｑ
４）と、さらに前記ｉ個の真偽及び補数のブロックデー
タライン（４５〜５１）等からの真偽及び補数データを
前記真偽及び補数のデータ伝送ライン（４１，４３）側
に各々伝送するためのｉ個のデータ伝送部（４８，５
０）を備える。
【００３３】前記第ｋ番目のメモリーブロック（４２）
に含まれた前記第１データ伝送部（４８）は、第１制御
ライン（５３）を経て印加されるフリーチャージイネー
ブル信号(PRC) により駆動される２個のPMOSトランジス
ター（Ｑ５，Ｑ６）を備える。前記２個のPMOSトランジ
スター（Ｑ５，Ｑ６）は、前記フリーチャージイネーブ
ル信号(PRC) がロー論理を有する場合（即ち、ｋ番目の
メモリーブロック（４２）が選択される場合）、ターン
−オンされる。また前記２個のPMOSトランジスター（Ｑ
５，Ｑ６）は第１電源(Vcc) からの第１電源電圧(Vcc)
を第１の真偽及び補数のブロックデータライン（４５，
４９）に各々供給する。前記第１の真偽及び補数のブロ
ックデータライン（４５，４９）は、前記第２制御ライ
ン（５５）に供給されるｊ番目のカラムイネーブル信号
(CEj) が図４（ａ）に示されたようにロー論理でハイ論
理に変化されるまで、第１電源電圧(Vcc) と同一な電圧
レベルでフリーチャージされる。またｊ番目のカラムイ
ネーブル信号(CEj)がハイ論理を有する場合に前記第１
の真偽のブロックデータライン（４５）で発生する真偽
のデータは、前記ｊ番目のメモリーセルアレイ（４６）
の一番目のメモリーセルが“１”を貯蔵してる際に、図
４（ｂ）のように、前記第１電源電圧(Vcc) と同じ電圧
レベルを有する。逆に、前記ｊ番目のメモリーセルアレ
イ（４６）の一番目のメモリーセルが“０”を貯蔵して
いる場合、前記第１の真偽のブロックデータライン（４
５）には前記NMOSトランジスター（Ｑ１）及び前記PMOS
トランジスター（Ｑ５）のインピーダンスにより分圧さ
れた電圧レベル(Vcc- ΔVI) の真偽データ信号が発生さ
れる。又、ｊ番目のカラムイネーブル信号(CEj)がハイ
論理を有する場合、前記第１の補数のブロックデータラ
イン（４９）で発生する補数のデータは前記ｊ番目のメ
モリーセルアレイ（４６）の一番目のメモリーセルが
“０”を貯蔵している場合、前記第１電源電圧(Vcc) と
同じ電圧レベルを有する。逆に、前記ｊ番目のメモリー
セルアレイ（４６）の一番目のメモリーセルが“１”を
貯蔵している場合に前記第１の補数のブロックデータラ
イン（４９）には、前記NMOSトランジスター（Ｑ２）及
び前記PMOSトランジスター（Ｑ６）のインピーダンスに
より分圧された電圧レベル(VCC- ΔV1) の補数データ信
号が発生される。
に含まれた前記第１データ伝送部（４８）は、第１制御
ライン（５３）を経て印加されるフリーチャージイネー
ブル信号(PRC) により駆動される２個のPMOSトランジス
ター（Ｑ５，Ｑ６）を備える。前記２個のPMOSトランジ
スター（Ｑ５，Ｑ６）は、前記フリーチャージイネーブ
ル信号(PRC) がロー論理を有する場合（即ち、ｋ番目の
メモリーブロック（４２）が選択される場合）、ターン
−オンされる。また前記２個のPMOSトランジスター（Ｑ
５，Ｑ６）は第１電源(Vcc) からの第１電源電圧(Vcc)
を第１の真偽及び補数のブロックデータライン（４５，
４９）に各々供給する。前記第１の真偽及び補数のブロ
ックデータライン（４５，４９）は、前記第２制御ライ
ン（５５）に供給されるｊ番目のカラムイネーブル信号
(CEj) が図４（ａ）に示されたようにロー論理でハイ論
理に変化されるまで、第１電源電圧(Vcc) と同一な電圧
レベルでフリーチャージされる。またｊ番目のカラムイ
ネーブル信号(CEj)がハイ論理を有する場合に前記第１
の真偽のブロックデータライン（４５）で発生する真偽
のデータは、前記ｊ番目のメモリーセルアレイ（４６）
の一番目のメモリーセルが“１”を貯蔵してる際に、図
４（ｂ）のように、前記第１電源電圧(Vcc) と同じ電圧
レベルを有する。逆に、前記ｊ番目のメモリーセルアレ
イ（４６）の一番目のメモリーセルが“０”を貯蔵して
いる場合、前記第１の真偽のブロックデータライン（４
５）には前記NMOSトランジスター（Ｑ１）及び前記PMOS
トランジスター（Ｑ５）のインピーダンスにより分圧さ
れた電圧レベル(Vcc- ΔVI) の真偽データ信号が発生さ
れる。又、ｊ番目のカラムイネーブル信号(CEj)がハイ
論理を有する場合、前記第１の補数のブロックデータラ
イン（４９）で発生する補数のデータは前記ｊ番目のメ
モリーセルアレイ（４６）の一番目のメモリーセルが
“０”を貯蔵している場合、前記第１電源電圧(Vcc) と
同じ電圧レベルを有する。逆に、前記ｊ番目のメモリー
セルアレイ（４６）の一番目のメモリーセルが“１”を
貯蔵している場合に前記第１の補数のブロックデータラ
イン（４９）には、前記NMOSトランジスター（Ｑ２）及
び前記PMOSトランジスター（Ｑ６）のインピーダンスに
より分圧された電圧レベル(VCC- ΔV1) の補数データ信
号が発生される。
【００３４】又、前記第１データ伝送部（４８）及び第
３制御ライン（５７）を経て第１増幅イネーブル信号(A
E1) を流入するNMOSトランジスター（Ｑ７）及び前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データを増幅するためのビット
感知増幅器（５６）を備える。前記第１増幅イネーブル
信号(AE1）は、第１〜ｊメモリーセルアレイの一番目の
メモリーセル等から読み取られたデータが出力バッファ
ー側に伝送する場合ハイ論理を有する。前記NMOSトラン
ジスター（Ｑ７）は、図４（ｃ）のような前記第１増幅
イネーブル信号 (AE1)がハイ論理を有する際にターン−
オンされ、第２電源(GND) からの第２電源電圧(GND) を
前記ビット感知増幅器（５６）に供給する。前記ビット
感知増幅器（５６）は前記第２電源電圧(GND) が前記NM
OSトランジスター（Ｑ７）を経て印加される間、前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データ信号を増幅する。
３制御ライン（５７）を経て第１増幅イネーブル信号(A
E1) を流入するNMOSトランジスター（Ｑ７）及び前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データを増幅するためのビット
感知増幅器（５６）を備える。前記第１増幅イネーブル
信号(AE1）は、第１〜ｊメモリーセルアレイの一番目の
メモリーセル等から読み取られたデータが出力バッファ
ー側に伝送する場合ハイ論理を有する。前記NMOSトラン
ジスター（Ｑ７）は、図４（ｃ）のような前記第１増幅
イネーブル信号 (AE1)がハイ論理を有する際にターン−
オンされ、第２電源(GND) からの第２電源電圧(GND) を
前記ビット感知増幅器（５６）に供給する。前記ビット
感知増幅器（５６）は前記第２電源電圧(GND) が前記NM
OSトランジスター（Ｑ７）を経て印加される間、前記第
１の真偽及び補数のブロックデータライン（４５，４
９）からの真偽及び補数データ信号を増幅する。
【００３５】さらに前記ビット感知増幅器（５６）は、
第２制御ライン（５５）からの第ｊカラムイネーブル信
号(CEj) により前記データ切換用NMOSトランジスター
（Ｑ１，Ｑ２）がターン−オンされる場合、前記ｊ番目
のメモリーセルアレイ（４６）の一番目のメモリーセル
からの真偽及び補数データを前記感知増幅器（５２）、
前記２個のNMOSトランジスター（Ｑ１，Ｑ２）及び前記
真偽及び補数のブロックデータライン（４５，４９）を
経て入力する。又、前記ビット感知増幅器（５６）は、
図示しない第１カラムイネーブル信号(CE1) がハイ論理
を有する場合、第１メモリーセルアレイ（図示せず）の
一番目のメモリーセルからの真偽及び補数データを入力
する。前記ビット感知増幅器（５６）で出力される前記
増幅された真偽及び補数データは、図４（ｄ）に示され
たように、前記第１電源電圧(Vcc)のハイ論理及び第２
電源電圧(GND) のロー論理を各々有する。
第２制御ライン（５５）からの第ｊカラムイネーブル信
号(CEj) により前記データ切換用NMOSトランジスター
（Ｑ１，Ｑ２）がターン−オンされる場合、前記ｊ番目
のメモリーセルアレイ（４６）の一番目のメモリーセル
からの真偽及び補数データを前記感知増幅器（５２）、
前記２個のNMOSトランジスター（Ｑ１，Ｑ２）及び前記
真偽及び補数のブロックデータライン（４５，４９）を
経て入力する。又、前記ビット感知増幅器（５６）は、
図示しない第１カラムイネーブル信号(CE1) がハイ論理
を有する場合、第１メモリーセルアレイ（図示せず）の
一番目のメモリーセルからの真偽及び補数データを入力
する。前記ビット感知増幅器（５６）で出力される前記
増幅された真偽及び補数データは、図４（ｄ）に示され
たように、前記第１電源電圧(Vcc)のハイ論理及び第２
電源電圧(GND) のロー論理を各々有する。
【００３６】前記第１データ伝送部（４８）は前記真偽
のデータ伝送ライン（４１）及び前記第２電源(GND) の
間に接続されたNMOSトランジスター（Ｑ１４）と、さら
に前記第３制御ライン（５７）からの第１増幅イネーブ
ル信号(AE1) を入力するためのインバータ（７８）で成
る電流制御部（５８）を追加して備える。前記NMOSトラ
ンジスター（Ｑ１４）は、ビット感知増幅器（５６）か
ら自らのゲートに供給される前記増幅された真偽データ
がハイ論理を有する場合、前記真偽のデータ伝送ライン
（４１）を第２電源（６８）に接続させ第１電源電圧の
電流通路を形成する。前記真偽のデータ伝送ライン（４
１）が第２電源（６８）に接続される場合、前記真偽の
データ伝送ライン（４１）から前記読み取り増幅器（７
６）に伝送される真偽データ信号は次の（式３）により
決定される電圧レベルを有する。
のデータ伝送ライン（４１）及び前記第２電源(GND) の
間に接続されたNMOSトランジスター（Ｑ１４）と、さら
に前記第３制御ライン（５７）からの第１増幅イネーブ
ル信号(AE1) を入力するためのインバータ（７８）で成
る電流制御部（５８）を追加して備える。前記NMOSトラ
ンジスター（Ｑ１４）は、ビット感知増幅器（５６）か
ら自らのゲートに供給される前記増幅された真偽データ
がハイ論理を有する場合、前記真偽のデータ伝送ライン
（４１）を第２電源（６８）に接続させ第１電源電圧の
電流通路を形成する。前記真偽のデータ伝送ライン（４
１）が第２電源（６８）に接続される場合、前記真偽の
データ伝送ライン（４１）から前記読み取り増幅器（７
６）に伝送される真偽データ信号は次の（式３）により
決定される電圧レベルを有する。
【００３７】 Ｖ４１＝（Ｒ１４×Ｖｃｃ）／（Ｒ１４＋Ｒ１２） ・・・（３） 前記（式３）において、Ｒ１２は前記PMOSトランジスタ
ー（Ｑ１２）のチャンネル幅により決定される抵抗値で
あり、Ｒ１４は前記NMOSトランジスター（Ｑ１４）のチ
ャンネル幅により決定される抵抗値である。前記NMOSト
ランジスター（Ｑ１４）は前記真偽のデータ伝送ライン
（４１）に付加される寄生容量性インピーダンスを最小
化するため非常に狭いチャンネル幅を有する。さらに前
記PMOSトランジスター（Ｑ１２）のチャンネル幅は、前
記NMOSトランジスター（Ｑ１４）がターン−オンされる
際、前記真偽のデータ伝送ライン（４１）の電圧レベル
の設定のため適切に調節される。前記インバータ（７
８）は前記第３制御ライン（５７）からの第１増幅イネ
ーブル信号(AE1) を反転させ反転した第１増幅イネーブ
ル信号(AE1) を２個のNMOSトランジスター（Ｑ１５，Ｑ
１７）のゲートに印加する。前記NMOSトランジスター
（Ｑ１５）は、前記反転した第１増幅イネーブル信号(A
E1) がハイ論理を有する場合、ターン−オンされる。ま
た前記NMOSトランジスター（Ｑ１５）は前記NMOSトラン
ジスター（Ｑ１４）のゲートに第２電源(GND) からの第
２電源電圧(GND) を印加して前記NMOSトランジスター
（Ｑ１４）の誤動作を防ぐ。
ー（Ｑ１２）のチャンネル幅により決定される抵抗値で
あり、Ｒ１４は前記NMOSトランジスター（Ｑ１４）のチ
ャンネル幅により決定される抵抗値である。前記NMOSト
ランジスター（Ｑ１４）は前記真偽のデータ伝送ライン
（４１）に付加される寄生容量性インピーダンスを最小
化するため非常に狭いチャンネル幅を有する。さらに前
記PMOSトランジスター（Ｑ１２）のチャンネル幅は、前
記NMOSトランジスター（Ｑ１４）がターン−オンされる
際、前記真偽のデータ伝送ライン（４１）の電圧レベル
の設定のため適切に調節される。前記インバータ（７
８）は前記第３制御ライン（５７）からの第１増幅イネ
ーブル信号(AE1) を反転させ反転した第１増幅イネーブ
ル信号(AE1) を２個のNMOSトランジスター（Ｑ１５，Ｑ
１７）のゲートに印加する。前記NMOSトランジスター
（Ｑ１５）は、前記反転した第１増幅イネーブル信号(A
E1) がハイ論理を有する場合、ターン−オンされる。ま
た前記NMOSトランジスター（Ｑ１５）は前記NMOSトラン
ジスター（Ｑ１４）のゲートに第２電源(GND) からの第
２電源電圧(GND) を印加して前記NMOSトランジスター
（Ｑ１４）の誤動作を防ぐ。
【００３８】また前記第１データ伝送部（４８）に含ま
れた電流制御部（６０）も前記補数のデータ伝送ライン
（４３）及び前記第２電源(GND) の間に接続されたNMOS
トランジスター（Ｑ１６）を備える。前記NMOSトランジ
スター（Ｑ１６）は、ビット感知増幅器（５６）から自
らのゲートに供給される前記増幅された補数データがハ
イ論理を有する場合、前記補数のデータ伝送ライン（４
３）を第２電源(GND)に接続させ第１電源電圧(Vcc) の
電流通路を形成する。前記補数のデータ伝送ライン（４
３）が第２電源(GND) に接続される場合、前記補数のデ
ータ伝送ライン（４３）で伝送される補数データ信号は
次の（式４）により決定される電圧レベルを有する。
れた電流制御部（６０）も前記補数のデータ伝送ライン
（４３）及び前記第２電源(GND) の間に接続されたNMOS
トランジスター（Ｑ１６）を備える。前記NMOSトランジ
スター（Ｑ１６）は、ビット感知増幅器（５６）から自
らのゲートに供給される前記増幅された補数データがハ
イ論理を有する場合、前記補数のデータ伝送ライン（４
３）を第２電源(GND)に接続させ第１電源電圧(Vcc) の
電流通路を形成する。前記補数のデータ伝送ライン（４
３）が第２電源(GND) に接続される場合、前記補数のデ
ータ伝送ライン（４３）で伝送される補数データ信号は
次の（式４）により決定される電圧レベルを有する。
【００３９】 Ｖ４３＝（Ｒ１６×Ｖｃｃ）／（Ｒ１６＋Ｒ１３） ・・・（４） 前記（式４）において、Ｒ１３は前記PMOSトランジスタ
ー（Ｑ１３）のチャンネル幅により決定される抵抗値で
あり、Ｒ１６は前記NMOSトランジスター（Ｑ１６）のチ
ャンネル幅により決定される抵抗値である。前記NMOSト
ランジスター（Ｑ１６）は前記補数のデータ伝送ライン
（４３）に付加される寄生容量性インピーダンスを最小
化するため非常に狭いチャンネル幅を有する。さらに、
前記PMOSトランジスター（Ｑ１３）のチャンネル幅は、
前記NMOSトランジスター（Ｑ１６）がターン−オンされ
る際、前記補数のデータ伝送ライン（４３）の電圧レベ
ルの設定のために適切に調節される。前記NMOSトランジ
スター（Ｑ１６）及びPMOSトランジスター（Ｑ１３）の
チャンネル幅は前記NMOSトランジスター（Ｑ１４）及び
PMOSトランジスター（Ｑ１２）と同じチャンネル幅を有
するように設けられる。前記NMOSトランジスター（Ｑ１
７）は、前記反転された第１増幅イネーブル信号(AE1)
がハイ論理を有する場合、ターン−オンされる。さらに
前記NMOSトランジスター（Ｑ１７）は前記NMOSトランジ
スター（Ｑ１６）のゲートに第２電源(GND) からの第２
電源電圧(GND) を印加し、前記NMOSトランジスター（Ｑ
１６）の誤動作を防ぐ。結果的に、前記真偽及び補数の
データ伝送ライン（４１，４３）に伝送される真偽及び
補数データは、相互補完的に動作する２個のNMOSトラン
ジスター（Ｑ１４，１６）により、図４（ｅ）に示され
たように、Ｖｃｃ及びＶ４３（又はＶ４１）又はＶ４１
（又はＶ４３）及びＶｃｃの論理電圧を有する。また前
記真偽及び補数のデータ伝送ライン（４１，４３）に伝
送される真偽及び補数データは第１電源電圧(Vcc) より
小さい電圧スイング幅を有する。
ー（Ｑ１３）のチャンネル幅により決定される抵抗値で
あり、Ｒ１６は前記NMOSトランジスター（Ｑ１６）のチ
ャンネル幅により決定される抵抗値である。前記NMOSト
ランジスター（Ｑ１６）は前記補数のデータ伝送ライン
（４３）に付加される寄生容量性インピーダンスを最小
化するため非常に狭いチャンネル幅を有する。さらに、
前記PMOSトランジスター（Ｑ１３）のチャンネル幅は、
前記NMOSトランジスター（Ｑ１６）がターン−オンされ
る際、前記補数のデータ伝送ライン（４３）の電圧レベ
ルの設定のために適切に調節される。前記NMOSトランジ
スター（Ｑ１６）及びPMOSトランジスター（Ｑ１３）の
チャンネル幅は前記NMOSトランジスター（Ｑ１４）及び
PMOSトランジスター（Ｑ１２）と同じチャンネル幅を有
するように設けられる。前記NMOSトランジスター（Ｑ１
７）は、前記反転された第１増幅イネーブル信号(AE1)
がハイ論理を有する場合、ターン−オンされる。さらに
前記NMOSトランジスター（Ｑ１７）は前記NMOSトランジ
スター（Ｑ１６）のゲートに第２電源(GND) からの第２
電源電圧(GND) を印加し、前記NMOSトランジスター（Ｑ
１６）の誤動作を防ぐ。結果的に、前記真偽及び補数の
データ伝送ライン（４１，４３）に伝送される真偽及び
補数データは、相互補完的に動作する２個のNMOSトラン
ジスター（Ｑ１４，１６）により、図４（ｅ）に示され
たように、Ｖｃｃ及びＶ４３（又はＶ４１）又はＶ４１
（又はＶ４３）及びＶｃｃの論理電圧を有する。また前
記真偽及び補数のデータ伝送ライン（４１，４３）に伝
送される真偽及び補数データは第１電源電圧(Vcc) より
小さい電圧スイング幅を有する。
【００４０】前記ｋ番目のメモリーブロック（４２）に
含まれたｉ番目のデータ伝送部（５０）は、第４制御ラ
イン（５９）を経て印加される第ｉ増幅イネーブル信号
(AEi) がハイ論理を有する場合に、前記第１データ伝送
部（４８）と同じく動作して前記ｉ番目の真偽及び補数
のブロックデータライン（４７，５１）からの真偽及び
補数データを前記真偽及び補数のデータ伝送ライン（４
１，４３）側に伝送する。前記第ｉ増幅イネーブル信号
(AEi）は、第１〜ｊメモリーセルアレイのｉ番目のメモ
リーセル等から読み取られたデータを出力バッファー側
に伝送する場合、ハイ論理を有する。また前記第ｉ番目
のデータ伝送部（５０）は前記第１データ伝送部（４
８）と同じく構成されたビット感知増幅器（６２）、イ
ンバーター（８０）、２個のPMOSトランジスター（Ｑ
８，Ｑ９）及び５個のNMOSトランジスター（Ｑ１０，Ｑ
１９〜Ｑ２２）を備える。
含まれたｉ番目のデータ伝送部（５０）は、第４制御ラ
イン（５９）を経て印加される第ｉ増幅イネーブル信号
(AEi) がハイ論理を有する場合に、前記第１データ伝送
部（４８）と同じく動作して前記ｉ番目の真偽及び補数
のブロックデータライン（４７，５１）からの真偽及び
補数データを前記真偽及び補数のデータ伝送ライン（４
１，４３）側に伝送する。前記第ｉ増幅イネーブル信号
(AEi）は、第１〜ｊメモリーセルアレイのｉ番目のメモ
リーセル等から読み取られたデータを出力バッファー側
に伝送する場合、ハイ論理を有する。また前記第ｉ番目
のデータ伝送部（５０）は前記第１データ伝送部（４
８）と同じく構成されたビット感知増幅器（６２）、イ
ンバーター（８０）、２個のPMOSトランジスター（Ｑ
８，Ｑ９）及び５個のNMOSトランジスター（Ｑ１０，Ｑ
１９〜Ｑ２２）を備える。
【００４１】前記半導体メモリー装置は前記真偽及び補
数のデータ伝送ライン（４１，４３）からの真偽及び補
数データを入力する読み取り増幅器（７６）と、さらに
第５制御ライン（６１）から読み取りイネーブル信号(R
E)を入力するNMOSトランジスター（Ｑ１１）を追加して
備える。前記NMOSトランジスター（Ｑ１１）は第５制御
ライン（６１）から読み取りイネーブル信号(RE)の論理
値にしたがって駆動される。また前記NMOSトランジスタ
ー（Ｑ１１）は、図４（ｆ）に示された前記読み取りイ
ネーブル信号(RE)がハイ論理を有する場合、前記第２電
源(GND) からの第２電源電圧(GND) を前記読み取り増幅
器（７６）に供給して前記読み取り増幅器（７６）を動
作させる。前記読み取り増幅器（７６）は前記真偽及び
補数のデータ伝送ライン（４１，４３）からの真偽及び
補数データの電圧スイング幅が増加するよう前記真偽及
び補数データを反転及び増幅する。また前記読み取り増
幅器（７６）は前記増幅された真偽及び補数データを真
偽及び補数の出力ライン（６３，６５）を経て出力バッ
ファー（図示せず）側に伝送する。前記読み取り増幅器
（７６）で出力される前記反転及び増幅された真偽及び
補数データは、図４（ｇ）に示されたように、第１電源
電圧(Vcc) のハイ論理及び第２電源電圧(GND) のロー論
理を有するようになる。
数のデータ伝送ライン（４１，４３）からの真偽及び補
数データを入力する読み取り増幅器（７６）と、さらに
第５制御ライン（６１）から読み取りイネーブル信号(R
E)を入力するNMOSトランジスター（Ｑ１１）を追加して
備える。前記NMOSトランジスター（Ｑ１１）は第５制御
ライン（６１）から読み取りイネーブル信号(RE)の論理
値にしたがって駆動される。また前記NMOSトランジスタ
ー（Ｑ１１）は、図４（ｆ）に示された前記読み取りイ
ネーブル信号(RE)がハイ論理を有する場合、前記第２電
源(GND) からの第２電源電圧(GND) を前記読み取り増幅
器（７６）に供給して前記読み取り増幅器（７６）を動
作させる。前記読み取り増幅器（７６）は前記真偽及び
補数のデータ伝送ライン（４１，４３）からの真偽及び
補数データの電圧スイング幅が増加するよう前記真偽及
び補数データを反転及び増幅する。また前記読み取り増
幅器（７６）は前記増幅された真偽及び補数データを真
偽及び補数の出力ライン（６３，６５）を経て出力バッ
ファー（図示せず）側に伝送する。前記読み取り増幅器
（７６）で出力される前記反転及び増幅された真偽及び
補数データは、図４（ｇ）に示されたように、第１電源
電圧(Vcc) のハイ論理及び第２電源電圧(GND) のロー論
理を有するようになる。
【００４２】
【発明の効果】前述したように、本発明の改良されたデ
ータ伝送回路を有する半導体メモリー装置は、データ伝
送ラインで伝送されるデータ信号の電圧スイング幅を低
減させデータ伝送ラインに付加される寄生容量性インピ
ーダンスの発生を防ぐことができ、データ伝送ラインで
のデータ伝送速度を向上させ得る利点を提供する。前記
データ伝送ラインでのデータ伝送速度が向上されるにし
たがい、本発明の半導体メモリー装置はデータ読み取り
速度を向上させ得る利点を提供する。
ータ伝送回路を有する半導体メモリー装置は、データ伝
送ラインで伝送されるデータ信号の電圧スイング幅を低
減させデータ伝送ラインに付加される寄生容量性インピ
ーダンスの発生を防ぐことができ、データ伝送ラインで
のデータ伝送速度を向上させ得る利点を提供する。前記
データ伝送ラインでのデータ伝送速度が向上されるにし
たがい、本発明の半導体メモリー装置はデータ読み取り
速度を向上させ得る利点を提供する。
【図１】本発明の実施例により改良されたデータ伝送回
路を有する半導体メモリー装置のブロック図である。
路を有する半導体メモリー装置のブロック図である。
【図２】図１に示された半導体メモリー装置の等価回路
図である。
図である。
【図３】図１に示された半導体メモリー装置の詳細な回
路図である。
路図である。
【図４】図３に示された半導体メモリー装置の各部分に
対する動作波形図である。
対する動作波形図である。
【図５】従来の半導体メモリー装置の回路図である。
【図６】図５に示された各部分の動作波形図である。
４０，４２，４４…第１，ｋ，ｎメモリーブロック、４
１，４３…真偽及び補数のデータ伝送ライン、４５，４
７…第１，ｉ番目の真偽のブロックデータライン、４６
…ｊ番目のメモリーセルアレイ、４８，５０…第１，ｉ
データ伝送部、４９，５１…第１，ｉ番面の補数のブロ
ックデータライン、５２，５４…感知増幅器、５６，６
２…ビット感知増幅器、５８，６０，６４，６６…電流
制御部、６８，７０…第２，第１電源、７２，７４…負
荷抵抗、７６…読み取り増幅器、７８，８０…インバー
ター、Ｑ１〜Ｑ４，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１４〜Ｑ
２２…NMOSトランジスター、Ｑ５，Ｑ６，Ｑ８，Ｑ９，
Ｑ１２，Ｑ１３…PMOSトランジスター。
１，４３…真偽及び補数のデータ伝送ライン、４５，４
７…第１，ｉ番目の真偽のブロックデータライン、４６
…ｊ番目のメモリーセルアレイ、４８，５０…第１，ｉ
データ伝送部、４９，５１…第１，ｉ番面の補数のブロ
ックデータライン、５２，５４…感知増幅器、５６，６
２…ビット感知増幅器、５８，６０，６４，６６…電流
制御部、６８，７０…第２，第１電源、７２，７４…負
荷抵抗、７６…読み取り増幅器、７８，８０…インバー
ター、Ｑ１〜Ｑ４，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１４〜Ｑ
２２…NMOSトランジスター、Ｑ５，Ｑ６，Ｑ８，Ｑ９，
Ｑ１２，Ｑ１３…PMOSトランジスター。
Claims (6)
- 【請求項１】 データを貯蔵するための多数のメモリー
セルと、 前記多数のメモリーセルから読み取られた真偽及び補数
データを出力バッファー側に伝送するための真偽及び補
数のデータ伝送ラインと、 前記真偽及び補数のデータ伝送ラインに第１電圧レベル
を供給するための第１電圧源と、 前記真偽のデータ伝送ライン及び第２電圧レベルを発生
する第２電圧源の間に接続され、前記多数のメモリーセ
ルからの所定論理値の真偽データにより前記真偽のデー
タ伝送ラインの第１電圧レベルを第３の電圧レベルに移
動させるための第１レベル移動手段と、 前記補数のデータ伝送ライン及び前記第２電圧源の間に
接続され、前記多数のメモリーセルからの所定論理値の
補数データにより前記補数のデータ伝送ラインの第１電
圧レベルを第３の電圧レベルに移動させるための第２レ
ベル移動手段とを備えたことを特徴とする改良されたデ
ータ伝送回路を有する半導体メモリー装置。 - 【請求項２】 前記真偽及び補数のデータ伝送ラインか
らの前記第３電圧レベルのデータ信号を前記第１電圧レ
ベル及び／又は第２電圧レベルに移動させるための第３
のレベル移動手段を追加して備えたことを特徴とする請
求項１記載の改良されたデータ伝送回路を有する半導体
メモリー装置。 - 【請求項３】 前記第１レベル移動手段が、前記第１電
圧源及び前記真偽のデータ伝送ラインの間に接続された
第１インピーダンス手段と、前記真偽のデータ伝送ライ
ン及び前記第２電圧源の間に接続され、前記多数のメモ
リーセルからの所定論理の真偽データにより駆動される
第１制御用インピーダンス手段を備え、 前記第２レベル移動手段が、前記第１電圧源及び前記補
数のデータ伝送ラインの間に接続された第２インピーダ
ンス手段と、前記補数のデータ伝送ライン及び前記第２
電圧源の間に接続され前記多数のメモリーセルからの所
定論理の補数データにより駆動される第２制御用インピ
ーダンス手段を備えたことを特徴とする請求項２記載の
改良されたデータ伝送回路を有する半導体メモリー装
置。 - 【請求項４】 前記第１及び第２制御用インピーダンス
手段が、前記真偽及び補数のデータ伝送ラインに付加さ
れる寄生容量性インピーダンスの発生を防止するために
非常に狭いチャンネル幅を有するＭＯＳトランジスター
を各々備えたことを特徴とする請求項３記載の改良され
たデータ伝送回路を有する半導体メモリー装置。 - 【請求項５】 前記第１電圧源で発生される第１電圧レ
ベルが高電位を有し、 前記第２電圧源で発生される第２電圧レベルが基底電位
を有することを特徴とする請求項４記載の改良されたデ
ータ伝送回路を有する半導体メモリー装置。 - 【請求項６】 前記ＭＯＳトランジスターが第１電圧レ
ベルを有するデータにより駆動されることを特徴とする
請求項５記載の改良されたデータ伝送回路を有する半導
体メモリー装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-27086 | 1992-12-31 | ||
| KR1019920027086A KR950014255B1 (ko) | 1992-12-31 | 1992-12-31 | 고속동작을 위한 데이타 패스 구조를 갖는 반도체 메모리소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282988A true JPH06282988A (ja) | 1994-10-07 |
| JP2846566B2 JP2846566B2 (ja) | 1999-01-13 |
Family
ID=19348235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338122A Expired - Fee Related JP2846566B2 (ja) | 1992-12-31 | 1993-12-28 | 改良されたデータ伝送回路を有する半導体メモリー装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5436864A (ja) |
| JP (1) | JP2846566B2 (ja) |
| KR (1) | KR950014255B1 (ja) |
| DE (1) | DE4344678C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120017016A1 (en) * | 2010-07-13 | 2012-01-19 | Kenneth Ma | Method and system for utilizing low power superspeed inter-chip (lp-ssic) communications |
Families Citing this family (4)
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|---|---|---|---|---|
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| AU2000224587A1 (en) * | 2000-02-04 | 2001-08-14 | Hitachi Ltd. | Semiconductor device |
| US8564922B1 (en) | 2010-07-22 | 2013-10-22 | Adtran, Inc. | System and method for protecting telecommunications device from power faults |
| US8693679B1 (en) * | 2010-07-22 | 2014-04-08 | Adtran, Inc. | Communications system and associated method for reducing power consumption of a telecommunications device |
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| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| US4866674A (en) * | 1988-02-16 | 1989-09-12 | Texas Instruments Incorporated | Bitline pull-up circuit for a BiCMOS read/write memory |
-
1992
- 1992-12-31 KR KR1019920027086A patent/KR950014255B1/ko not_active IP Right Cessation
-
1993
- 1993-12-22 US US08/172,570 patent/US5436864A/en not_active Expired - Lifetime
- 1993-12-27 DE DE4344678A patent/DE4344678C2/de not_active Expired - Fee Related
- 1993-12-28 JP JP5338122A patent/JP2846566B2/ja not_active Expired - Fee Related
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| US8719475B2 (en) * | 2010-07-13 | 2014-05-06 | Broadcom Corporation | Method and system for utilizing low power superspeed inter-chip (LP-SSIC) communications |
Also Published As
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|---|---|
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| KR940016256A (ko) | 1994-07-22 |
| US5436864A (en) | 1995-07-25 |
| JP2846566B2 (ja) | 1999-01-13 |
| DE4344678C2 (de) | 2000-05-18 |
| KR950014255B1 (ko) | 1995-11-23 |
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