DE4344678A1 - Halbleiterspeichervorrichtung mit einem verbesserten Datenübertragungsschaltkreis - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung mit einem Datenübertragungsschaltkreis zum Übertragen von Daten, die aus Speicherzellen über Datenübertragungsleitungen zu einem Ausgangs­ puffer ausgelesen werden, und insbesondere eine Halbleiterspeicher­ vorrichtung mit einem verbesserten Datenübertragungsschaltkreis zur Verbesserung der Daten-Lesezeit.

Allgemeine Halbleiterspeichervorrichtungen wie beispielsweise DRAM (Direct Random Access Memory = dynamischer Direktzugriffsspeicher) EPROM (Erasable Programmable Read Only Memory = löschbarer program­ mierbarer Festwertspeicher), SRAM (Static Random Access Memory = sta­ tischer Direktzugriffsspeicher) haben eine Datenübertragungsleitung zum Übertragen von aus einer Vielzahl von Speicherzellen zu einem Ausgangspuffer ausgelesenen Daten. Da die Datenübertragungsleitung in Form einer relativ langen Länge zum Empfangen von Daten aus der Vielzahl von Speicherzellen ist, hat sie eine kapazitive Impedanz und eine Widerstands-Impedanz. Die Widerstands-Impedanz der Datenüber­ tragungsleitung erhöht die Spannung des zu dem Ausgangspuffer zu übertragenden Datensignals. Die kapazitive Impedanz der Datenüber­ tragungsleitung verzögert das zu dem Ausgangspuffer zu übertragende Datensignal. Die hohe Spannung des Datensignals und die Verzögerung des Datensignals läßt einen Treiber, der zwischen der Datenübertra­ gungsleitung und der Speicherzelle angeschlossen ist, einen Transi­ stor mit einer großen Kanalbreite aufweisen, und veranlaßt, daß die Speicherzellen der Halbleiterspeichervorrichtung in mehrere Blöcke getrennt sind. Das Blockbilden der Speicherzellen reduziert den Leistungsverbrauch der Halbleiterspeichervorrichtung, und der Tran­ sistor mit der großen Kanalbreite verbessert die Lesegeschwindigkeit der Halbleiterspeichervorrichtung. Jedoch fügt der in der herkömmlichen Halbleiterspeichervorrichtung enthaltene Transistor mit einer großen Kanalbreite eine parasitäre kapazitive Impedanz zu der Datenübertragungsleitung hinzu, wodurch die Datenübertragungsge­ schwindigkeit von der Speicherzelle zu dem Ausgangspuffer und die Lesegeschwindigkeit der Halbleiterspeichervorrichtung beschränkt werden. Das obige Problem der herkömmlichen Halbleiterspeichervor­ richtung wird unter Bezugnahme auf die Fig. 1 und 2 beschrieben.

Fig. 1 stellt eine herkömmliche Halbleiterspeichervorrichtung mit ersten bis n-ten Speicherblöcken 10 bis 14 dar, die gemeinsam an eine Basisdatenübertragungsleitung 11 und eine Komplementärdatenübertra­ gungsleitung 13 angeschlossen sind. Jeder der ersten bis n-ten Spei­ cherblöcke 10 bis 14 enthält j Speicherzellenanordnungen, von denen jede aus i Speicherzellen zum Speichern von Daten, i Datenübertra­ gungsstufen zum Übertragen von Daten aus Speicherzellen der j Spei­ cherzellenanordnungen zu den Basis- und Komplementärdatenübertra­ gungsleitungen, i Basisblockdatenleitungen zum Übertragen von aus jeder Speicherzelle der j Speicherzellenanordnungen zu den i Da­ tenübertragungsstufen ausgelesenen Basisdaten, und i Komple­ mentärblockdatenleitungen zum Übertragen von aus jeder Speicherzelle der j Speicherzellanordnungen zu den i Datenübertragungsstufen ausge­ lesenen Komplementärdaten bestehen. Jeder der ersten bis n-ten Spei­ cherblöcke 10 bis 14 besteht weiterhin aus i × j Leseverstärkern, die jeweils mit den i × j Speicherzellen verbunden sind, zum Erfassen und Verstärken von aus den Speicherzellen ausgelesenen Basis- und Komple­ mentärdaten, i × j Daten-Umschalt-NMOS-Transistoren zum Umschalten verstärkter Basisdaten von den i × j Leseverstärkern zu den i Basis­ blockdatenleitungen, und i × j Daten-Umschalt-NMOS-Transistoren zum Umschalten verstärkter Komplementärdaten von den i × j Lesever­ stärkern zu den i Komplementärblockdatenleitungen. Jedoch wird zur Vereinfachung der Beschreibung angegenommen, daß der i-te Speicher­ block 12 besteht aus der j-ten Speicherzellenanordnung 16 und i Lese­ verstärkern 22 bzw. 24, die mit i Speicherzellen der j-ten Speicher­ zellenanordnung verbunden sind, i Daten-Umschalt-NMOS-Transistoren Q1 und Q3 zum jeweiligen Umschalten verstärkter Basisdaten von den i Leseverstärkern 22 und 24 zu den i Basisblockdatenleitungen 15 und 17, i Daten-Schalt-NMOS-Transistoren Q2 und Q4 zum Umschalten verstärkter Komplementärdaten von den Leseverstärkern 22 und 24 zu den Komplementärblockdatenleitungen 19 und 21 und i Datenübertra­ gungsstufen 18 und 20 zum jeweiligen Übertragen von Basis- und Kom­ plementärdaten von den i Basis- und Komplementärblockdatenleitungen 15 bis 21 zu den Basis- und Komplementärdatenübertragungsleitungen 11 und 13.

Die erste in dem j-ten Speicherblock 12 enthaltene Datenübertragungs­ stufe 18 hat zwei PMOS-Transistoren Q5 und Q6, die in Antwort auf ein erstes Vor-Lade-Freigabesignal PRO angesteuert werden, das über eine erste Steuerleitung 23 zugeführt wird. Die zwei PMOS-Transistoren Q5 und Q6 werden eingeschaltet, um eine erste Versorgungsspannung Vcc von einer ersten Versorgungsquelle Vcc zu ersten Basis- und Komple­ mentärblockdatenleitungen 15 und 16 zuzuführen, wenn das Vor-Lade- Freigabesignal PRC einen niedrigen Logikpegel hat (d. h. wenn der i-te Speicherblock 12 ausgewählt ist). Die ersten Basis- und Komple­ mentärblockdatenleitungen 15 und 19 werden auf denselben Spannungspe­ gel wie die erste Versorgungsspannung Vcc vor-geladen, bis ein j-tes Spalten-Freigabesignal CEj, das der zweiten Steuerleitung 25 zu­ geführt wird, von einem niedrigen zu einem hohen Logikpegel geändert wird, wie es in Fig. 2A gezeigt ist. Bei dem j-ten Spalten-Freigabe­ signal CEj von hohem Logikpegel haben die in der ersten Basisblockdatenleitung 15 erzeugten Basisdaten denselben Spannungspe­ gel wie die erste Versorgungsspannung Vcc, wie es in Fig. 2B gezeigt ist, wenn die erste Speicherzelle der j-ten Speicherzellenanordnung 16 "1" speichert. Gegensätzlich dazu wird, wenn die erste Speicher­ zelle der j-ten Speicherzellenanordnung 16 "0" speichert, ein Basis­ datensignal mit einem Spannungspegel Vcc-ΔV1, der durch die Impedanz des NMOS-Transistors Q1 und des PMOS-Transistors Q5 spannungsgeteilt ist, in der ersten Basisblockdatenleitung 15 erzeugt. Auch haben bei dem j-ten Spalten-Freigabesignal CEj von hohem Logikpegel die in der ersten Komplementärblockdatenleitung 19 erzeugten Komplementärdaten denselben Spannungspegel wie die erste Versorgungsspannung Vcc, wenn die erste Speicherzelle der j-ten Speicherzellenanordnung 16 "0" speichert. Wenn die erste Speicherzelle der j-ten Speicherzellenan­ ordnung 16 "0" speichert, wird ein Komplementärdatensignal mit einem Spannungspegel Vcc-ΔV1, der durch die Impedanz des NMOS-Transistors Q2 und des PMOS-Transistors Q6 spannungsgeteilt ist, in der ersten Komplementärblockdatenleitung 19 erzeugt.

Die erste Datenübertragungsstufe 18 hat zusätzlich einen NMOS-Tran­ sistor Q11, der das erste Verstärkungs-Freigabesignal AE1 über eine dritte Steuerleitung 27 empfängt, und einen Bit-Leseverstärker 26, der durch den NMOS-Transistor Q11 angesteuert wird. Wenn das erste Verstärkungs-Freigabesignal AE1 einen hohen Logikpegel hat, wie es in Fig. 2C gezeigt ist, wird der NMOS-Transistor Q11 eingeschaltet, um dem Bit-Leseverstärker 26 die zweite Versorgungsspannung GND von der zweiten Versorgungsquelle GND zuzuführen. Während die zweite Versor­ gungsspannung GND über den NMOS-Transistor Q11 zugeführt wird, inver­ tiert und verstärkt der Bit-Leseverstärker 26 Basis- und Komplementärdatensignale von den ersten Basis- und Komplementärblock­ datenleitungen 15 und 19 und führt die invertierten und verstärkten Basis- und Komplementärdatensignale jeweils den ersten und zweiten Invertern 28 und 30 zu. Die in dem Bit-Leseverstärker 26 erzeugten Basisdaten haben einen hohen Logikpegel, wie es in Fig. 2D gezeigt ist, wenn "0" in der ersten Speicherzelle der j-ten Speicherzellenan­ ordnung 16 gespeichert ist. Die invertierten und verstärkten Komple­ mentärdaten haben einen hohen Logikpegel, wie es in Fig. 2D gezeigt ist, wenn "0" in der ersten Speicherzelle der j-ten Speicherzellenan­ ordnung 16 gespeichert ist. Der erste Inverter 28 invertiert das invertierte und verstärkte Basissignal von dem Bit-Leseverstärker 26 und führt das invertierte Signal Drain-Anschlüssen des PMOS-Tran­ sistors Q7 und des NMOS-Transistors Q8 zu, die einen parallelen Schaltkreis bilden. Der PMOS-Transistor Q7 führt die Basisdaten von dem ersten Inverter 28 der Basisdatenübertragungsleitung 11 in Ant­ wort auf das erste Datenausgangs-Freigabe-Balkensignal DOEB1 von niedrigem Logikpegel zu, das seinem Gate-Anschluß von der vierten Steuerleitung 29 zugeführt wird. Der NMOS-Transistor Q8 führt das Basisdatensignal von dem ersten Inverter 28 der Basisdatenübertra­ gungsleitung 11 in Antwort auf das erste Datenausgangs-Freigabesignal DOE1 von hohem Logikpegel zu, wie es beispielsweise in Fig. 2E zu sehen ist, das seinem Gate-Anschluß von der fünften Steuerleitung 31 zugeführt wird. Zwischenzeitlich invertiert der zweite Inverter 30 das von dem Bit-Leseverstärker 26 zugeführte invertierte und verstärkte Komplementärdatensignal und führt das invertierte Signal den Drain-Anschlüssen des PMOS-Transistors Q10 und des NMOS-Tran­ sistors Q9 zu, die einen parallelen Schaltkreis bilden. Der PMOS-Transistor Q10 führt ein Komplementärdatensignal von dem dritten Inverter 30 der Komplementärdatenübertragungsleitung 13 in Antwort auf ein erstes Datenausgangs-Freigabe-Balkensignal DOEB1 von niedri­ gem Logikpegel zu, das seinem Gate-Anschluß von der vierten Steuer­ leitung 29 zugeführt wird. Der NMOS-Transistor Q9 führt das Komplementärdatensignal von dem zweiten Inverter 30 der Komple­ mentärdatenübertragungsleitung 13 in Antwort auf das erste Datenausgangs-Freigabe-Signal DOE1 von hohem Logikpegel zu, das sei­ nem Gate-Anschluß von der fünften Steuerleitung 31 zugeführt wird. Als Ergebnis übertragen die vier NMOS-Transistoren Q7 bis Q11 die Basis- und Komplementärdaten von dem ersten und dem zweiten Inverter 28 und 30 zu den Basis- und Komplementärdatenübertragungsleitungen 11 und 13, wie es in Fig. 2F gezeigt ist.

Zwischenzeitlich arbeitet die i-te Datenübertragungsstufe 20, um Basis- und Komplementärdatensignale von den i-ten Basis- und Komple­ mentärblockdatenleitungen 17 und 21 zu den Basis- und Komplementär­ datenübertragungsleitungen 11 und 13 zu übertragen. Um dies durch­ zuführen hat die i-te Datenübertragungsstufe 20 einen Bit-Lesever­ stärker 32, zwei Inverter 34 und 36, vier PMOS-Transistoren Q12 bis Q14 und Q17, und drei NMOS-Transistoren Q15, Q16 und Q18, die jeweils genauso aufgebaut sind wie jene der ersten Datenübertragungsstufe 18. Die Beschreibung der i-ten Datenübertragungsstufe 20 ist weggelassen, da sie genauso aufgebaut ist und dieselbe Funktion hat, außer daß das i-te Verstärkungs-Freigabesignal AEi, das Datenausgangs-Freigabe- Balkensignal DOEB1 und das Datenausgangs-Freigabesignal DOE1 von der sechsten bis achten Steuerleitung 32 bis 37 eingegeben werden, an­ statt das erste Verstärkungs-Freigabesignal AE1, das erste Datenausgangs-Freigabe-Balkensignal DOEB1 und das erste Datenaus­ gangs-Freigabesignal DOE1, die in die ersten Datenübertragungsstufe 18 eintreten.

Wie es oben beschrieben ist, kann die herkömmliche Halbleiterspei­ chervorrichtung die Daten durch die Paare von MOS-Transistoren Q7 bis Q10 und Q14 bis Q17, die eine große Kanalbreite aufweisen und paral­ lel geschaltet sind, schnell zu den Datenübertragungsleitungen über­ tragen. Jedoch schränkt die herkömmliche Halbleiterspeichervor­ richtung die Übertragungsgeschwindigkeit von Daten auf der Datenüber­ tragungsleitung aufgrund der kapazitiven Impedanz der MOS-Transisto­ ren Q7 bis Q10 und Q14 bis Q17 mit der großen Kanalbreite auf unter­ halb einer vorbestimmten Grenzgeschwindigkeit ein und kann die Lese­ geschwindigkeit nicht auf über eine vorbestimmte Grenzgeschwindigkeit verbessern.

Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chervorrichtung mit einem verbesserten Datenübertragungsschaltkreis zu schaffen, die die Datenlesegeschwindigkeit verbessern kann.

Zum Lösen dieser Aufgabe besteht die Halbleiterspeichervorrichtung mit dem verbesserten Datenübertragungsschaltkreis aus einer Vielzahl von Speicherzellen zum Speichern von Daten, Basis- und Komple­ mentärdatenübertragungsleitungen zum Übertragen von Basis- und Kom­ plementärdaten, die aus der Vielzahl von Speicherzellen zu einem Ausgangspuffer ausgelesen werden, einer ersten Spannungsquelle zum Zuführen eines ersten Spannungspegels zu den Basis- und Komple­ mentärdatenübertragungsleitungen, einer ersten Pegelverschiebeein­ richtung, die zwischen der Basisdatenübertragungsleitung und einer einen zweiten Spannungspegel erzeugenden zweiten Spannungsquelle an­ geschlossen ist, zum Verschieben des ersten Spannungspegels der Ba­ sisdatenübertragungsleitung zu einem dritten Spannungspegel, und zwar durch von der Vielzahl von Speicherzellen zugeführte Basisdaten eines vorbestimmten Logikwertes, und einer zweiten Pegelverschiebeeinrich­ tung, die zwischen der Komplementärdatenübertragungsleitung und der zweiten Spannungsquelle gekoppelt ist, zum Verschieben des ersten Spannungspegels der Komplementärdatenübertragungsleitung zu dem dritten Spannungspegel, und zwar durch die von der Vielzahl von Spei­ cherzellen zugeführten Komplementärdaten des vorbestimmten Logikwertes.

Der obige Gegenstand und andere Vorteile der vorliegenden Erfindung werden klarer durch Beschreiben des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen, wobei:

Fig. 1 ein Schaltkreis-Schaubild einer herkömmlichen Halbleiterspei­ chervorrichtung ist;

Fig. 2A bis 2F Betriebswellenform-Diagramme bei den jeweiligen Ab­ schnitten sind, die in Fig. 1 gezeigt sind;

Fig. 3 ein Blockschaubild einer Halbleiterspeichervorrichtung mit einem verbesserten Datenübertragungsschaltkreis gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;

Fig. 4 ein Ersatzschaltbild der in Fig. 3 gezeigten Halbleiterspei­ chervorrichtung ist;

Fig. 5 ein detailliertes Schaltkreis-Schaubild der in Fig. 3 ge­ zeigten Halbleiterspeichervorrichtung ist; und

Fig. 6A bis 6G Betriebswellenform-Diagramme bei den jeweiligen Ab­ schnitten der in Fig. 5 gezeigten Halbleiterspeichervorrich­ tung sind.

Nimmt man nun Bezug auf Fig. 3 ist eine Halbleiterspeichervorrichtung mit einem verbesserten Datenübertragungsschaltkreis gemäß dem Ausführungsbeispiel der vorliegenden Erfindung dargestellt, die aufweist: erste bis n-te Speicherblöcke 40, 42 und 44, die gemeinsam an einer Basisdatenübertragungsleitung 41 und einer Komplementärda­ tenübertragungsleitung 43 angeschlossen sind. Die ersten bis n-ten Speicherblöcke 40, 42 und 44 haben j Speicherzellenanordnungen, von denen jede aus i Speicherzellen zusammengesetzt ist, zum Speichern von Daten, i Datenübertragungsstufen, i Basis- und Komplementärblock­ datenleitungen, i × j Leseverstärker und die i × j Paare von Daten-Umschalt-NMOS-Transistoren, wie in den in Fig. 1 gezeigten ersten bis n-ten Speicherblöcken 10 bis 14. Jedoch ist der einfa­ cheren Beschreibung halber angenommen, daß der i-te Speicherblock 42 die j-te Speicherzellenanordnung 46 umfaßt, die besteht aus: i Spei­ cherzellen, i Leseverstärkern 52 bzw. 54, die mit den i Speicher­ zellen der j-ten Speicherzellenanordnung 46 verbunden sind, i Daten-Umschalt-NMOS-Transistoren Q1 und Q3 zum jeweiligen Umschalten verstärkter Basisdaten von den i Leseverstärkern 52 und 54 zu den i Basisblockdatenleitungen 45 und 47, i Daten-Umschalt-NMOS- Transistoren Q2 und Q4 zum jeweiligen Umschalten der verstärkten Komplementärdaten von den i Leseverstärkern 52 und 54 zu den Komple­ mentärblockdatenleitungen 49 und 51, i Datenübertragungsstufen 48 und 50 zum jeweiligen Übertragen der Basis- und Komplementärdaten von den i Basis- und Komplementärblockdatenleitungen 45 bis 51 zu den Basis- und Komplementärdatenübertragungsleitungen 41 und 43 und einer ersten Versorgungsquelle 68 zum Zuführen einer ersten Logikspannung zu den i Datenübertragungsstufen 48 und 50.

Die Halbleiterspeichervorrichtung besteht weiterhin aus einer zweiten Versorgungsquelle 70 zum Zuführen einer ersten Versorgungsspannung zu den Basis- und Komplementärdatenübertragungsleitungen 41 und 43 über die ersten und zweiten Lastwiderstände 72 bzw. 74, und einem Lese­ verstärker 76 zum Verstärken von Basis- und Komplementärdaten von den Basis- und Komplementärdatenübertragungsleitungen 41 und 43. Der Leseverstärker 76 verstärkt die Basis- und Komplementärdaten, um die Spannungsamplitudenbreite der von den Basis- und Komplementärda­ tenübertragungsleitungen 41 und 43 zugeführten Basis- und Komple­ mentärdaten zu erhöhen. Der Leseverstärker 76 führt die verstärkten Basis- und Komplementärdaten über Basis- und Komplementär-Ausgangs­ leitungen 63 und 65 zu einem Ausgangspuffer (nicht gezeigt). Der NMOS-Transistor Q11 zum Schalten der dritten Versorgungsspannung GND, die dem Leseverstärker 76 zuzuführen ist, wird in Antwort auf ein Lese-Freigabesignal RE von der fünften Steuerleitung 61 ange­ steuert. Der NMOS-Transistor Q11 führt die dritte Versorgungsspan­ nung GND von der dritten Versorgungsquelle GND dem Leseverstärker 76 zu, um den Leseverstärker 76 zu betreiben, wenn das Lese-Freigabesig­ nal einen hohen Logipegel hat.

Die erste Datenübertragungsstufe 48, die in dem i-ten Speicherblock 42 enthalten ist, hat zwei PMOS-Transistoren Q5 und Q6, die in Ant­ wort auf ein Vor-Lade-Freigabesignal PRC angesteuert werden, das über die erste Steuerleitung 53 zugeführt wird, und einen NMOS-Transistor Q7 zum Empfangen des ersten Verstärkungs-Freigabesignals AE1 über die dritte Steuerleitung 57. Die zwei PMOS-Transistoren Q5 und Q6 werden eingeschaltet, um die vierte Versorgungsspannung Vcc von der vierten Versorgungsquelle Vcc den ersten Basis- und Komplementärblockdaten­ leitungen 45 und 49 zuzuführen, wenn das Vor-Lade-Freigabesignal PRC einen niedrigen Logikpegel hat (d. h. wenn der i-te Speicherblock 42 ausgewählt ist). Der NMOS-Transistor Q7 wird eingeschaltet, um die dritte Versorgungsspannung GND von der dritten Versorgungsquelle GND dem Bit-Leseverstärker 56 zuzuführen, wenn das erste Verstärkungs-Freigabesignal AE1 einen hohen Logikpegel hat. Der Bit-Leseverstärker 56 verstärkt die von den ersten Basis- und Komple­ mentärblockdatenleitungen 45 und 49 zugeführten Basis- und Komple­ mentärdatensignale, während die dritte Versorgungsspannung GND über den NMOS-Transistor Q7 zugeführt wird. Der Bit-Leseverstärker 56 empfängt die Basis- und Komplementärdaten von der ersten Speicherzelle der j-ten Speicherzellenanordnung 46 über den Lesever­ stärker 52, die zwei NMOS-Transistoren Q1 und Q2 und die Basis- und Komplementärblockdatenleitungen 45 und 49, wenn die Daten-Umschalt- NMOS-Transistoren Q1 und Q2 in Antwort auf ein j-tes Spalten-Frei­ gabesignal CEj von der zweiten Steuerleitung 55 eingeschaltet werden. Auch empfängt der Bit-Leseverstärker 56 die Basis- und Komple­ mentärdaten von der ersten Speicherzelle der ersten Speicherzellenan­ ordnung (nicht gezeigt), wenn ein erstes Spalten-Freigabesignal CE1 (nicht gezeigt) einen hohen Logikpegel hat. Die in dem Bit-Lese­ verstärker 56 erzeugten verstärkten Basis- und Komplementärdaten, haben den hohen Logikpegel der vierten Versorgungsspannung Vcc und den niedrigen Logikpegel der dritten Versorgungsspannung GND.

Die erste Datenübertragungsstufe 48 hat zusätzlich zwei Strom-Con­ troller 58 und 60 zum jeweiligen Empfangen der von dem Bit -Lese­ verstärker 56 zugeführten verstärkten Basis- und Komplementärdaten. Die zwei Strom-Controller 58 und 60 werden betrieben, während das von der zweiten Steuerleitung 55 zugeführte erste Verstärkungs-Freigabe­ signal AE1 einen hohen Logikpegel hat. Der Strom-Controller 58 führt der zweiten Versorgungsquelle 68 die zweite Versorgungsspannung zu, die zu der Basisdatenübertragungsleitung 41 zugeführt wird, und zwar gemäß dem Logikwert der verstärkten Basisdaten von dem Bit-Lese­ verstärker 56. Im einzelnen verbindet der Strom-Controller 58 die Basisdatenübertragungsleitung 41 mit der zweiten Versorgungsquelle 68, um einen Strompfad der ersten Versorgungsspannung zu bilden, wenn die verstärkten Basisdaten einen hohen Logikpegel haben. Wenn die Basisdatenübertragungsleitung 41 mit der zweiten Versorgungsquelle 68 verbunden ist, hat das dem Leseverstärker 76 von der Basisdatenüber­ tragungsleitung 41 zugeführte Basisdatensignal den Spannungspegel, der durch die folgende Gleichung festgelegt ist:

V41 = (V1 - V2) R58 / (R58 + R72) . . . (1).

In der Gleichung (1) stellen V1 und V2 eine erste und eine zweite Versorgungsspannung dar, R58 stellt einen inneren Widerstandswert des Strom-Controllers 58 dar, und R72 stellt einen Widerstandswert des Lastwiderstands 72 dar.

Ähnlich dazu verbindet der Strom-Controller 60 die Komplementärda­ tenübertragungsleitung 43 mit der zweiten Versorgungsquelle 68, um einen Strompfad der ersten Versorgungsspannung zu bilden, wenn die verstärkten Komplementärdaten von dem Bit-Leseverstärker 56 einen hohen Logikpegel haben. Wenn die Komplementärdatenübertragungslei­ tung 43 mit der zweiten Versorgungsquelle 68 verbunden ist, hat das zu dem Leseverstärker 76 von der Komplementärdatenübertragungsleitung 43 übertragene Basisdatensignal den Spannungspegel, der durch die folgende Gleichung festgelegt ist:

V43 = (V1 - V2) R60 / (R60 + R74) . . . (2).

In der Gleichung (2) sind V1 und V2 eine erste und eine zweite Ver­ sorgungsspannung, R60 ist ein innerer Widerstandswert des Strom-Con­ trollers 60 und R74 ist der Widerstandswert des Lastwiderstands 74. Die Widerstandswerte des Lastwiderstands 72 und des Strom-Controllers 58 haben dieselben Werte wie die Widerstandswerte des Lastwiderstands 74 und des Strom-Controllers 60, so daß die Spannung V43 des Komple­ mentärdatensignals denselben Pegel wie die Spannung 41 des Basisda­ tensignals hat. Als Ergebnis haben die auf den Basis- und Komplementärdatenübertragungsleitungen 41 und 43 übertragenen Basis- und Komplementärdatensignale dieselben Spannungsamplitudenbreiten, wie beispielsweise V1-V41, V1-V43.

Zwischenzeitlich arbeitet die i-te Datenübertragungsstufe 50, um die Basis- und Komplementärdatensignale von den i-ten Basis- und Komple­ mentärblockdatenleitungen 47 und 51 zu den Basis- und Komplementärda­ tenübertragungsleitungen 41 und 43 zu übertragen. Um dies durchzuführen hat die i-te Datenübertragungsstufe 50 einen Bit-Lese­ verstärker 62, zwei Strom-Controller 64 und 66, zwei PMOS-Transisto­ ren Q8 und Q9 und einen NMOS-Transistor Q10, die jeweils genauso aufgebaut sind wie jene der ersten Datenübertragungsstufe 48. Die Beschreibung der i-ten Datenübertragungsstufe 50 ist weggelassen, da die i-te Datenübertragungsstufe 50 genauso aufgebaut ist und dieselbe Funktion hat, außer daß das i-te Verstärkungs-Freigabesignal AEi von der vierten Steuerleitung 59 empfangen wird, anstatt das erste Verstärkungs-Freigabesignal AE1, das in der ersten Datenübertragungs­ stufe 48 empfangen wird.

Fig. 4 zeigt ein Ersatzschaltbild einer Halbleiterspeichervorrich­ tung, die in Fig. 3 gezeigt ist, wenn die in der ersten Speicherzelle der j-ten Speicherzellenanordnung 46 des i-ten Speicherblocks 42 gelesenen Daten zu dem Ausgangspuffer übertragen werden. In Fig. 4 werden n-1 Speicherblöcke 40 und 44 mit Ausnahme des i-ten Speicher­ blocks 42 nicht angesteuert. In dem i-ten Speicherblock 42 werden die i-1 Datenübertragungsstufen 50 außer der ersten Datenübertra­ gungsstufe 48 nicht angesteuert. Zwischenzeitlich wird der in der ersten Datenübertragungsstufe 48 enthaltene Bit-Leseverstärker 56 durch die dritte Versorgungsspannung GND angesteuert, die über den NMOS-Transistor Q7 zugeführt wird, und er verstärkt die Basis- und Komplementärdaten von den ersten Basis- und Komplementärblockdaten­ leitungen 45 und 49. Der Bit-Leseverstärker 56 führt die verstärkten Basis- und Komplementärdaten X und Y den zwei Strom-Controllern 58 und 60 zu. Dann bilden der Strom-Controller 58, der durch die verstärkten Basisdaten x angesteuert wird, und der Strom-Controller 60, der durch die verstärkten Komplementärdaten Y angesteuert wird, einen Strompfad von der ersten Versorgungsquelle 70 über den Lastwid­ erstand 72, die Basisdatenübertragungsleitung 41 und den Strom-Con­ troller 58 zu der zweiten Versorgungsquelle 68, und einen Strompfad von der ersten Versorgungsquelle 70 über den Lastwiderstand 74, die Komplementärdatenübertragungsleitung 43 und den Strom-Controller 60 zu der zweiten Versorgungsquelle 68. Die Impedanzen der zwei Strom-Controller 58 und 60 haben gemäß dem Logikpegel der verstärkten Daten einen unendlichen Wert und einen vorbestimmen Wert. Bei­ spielsweise hat, wenn die verstärkten Basisdaten einen Logikwert "1" haben und die verstärkten Komplementärdaten einen Logikwert "0" haben, die Impedanz R58 des Strom-Controllers 58 einen vorbestimmten Impedanzwert, und andererseits hat die Impedanz des Strom-Controllers 60 einen unendlichen Wert. Zu dieser Zeit wird die Spannung V41 des auf der Basisdatenübertragungsleitung 41 übertragenen Basisdatensig­ nals durch Gleichung (1) bestimmt, und die Spannung V43 des auf der Komplementärdatenübertragungsleitung 43 übertragenen Komplementärda­ tensignals hat die erste Versorgungsspannung V1. Gegensätzlich dazu hat, wenn die verstärkten Basisdaten einen Logikwert "0" haben und die verstärkten Komplementärdaten einen Logikwert "1" haben, die Impedanz R48 des Strom-Controllers 60 einen vorbestimmten Impedanz­ wert und die Impedanz R60 des Strom-Controllers 58 hat einen unend­ lichen Wert. Zu dieser Zeit hat die Spannung V41 des auf der Basis­ datenübertragungsleitung 41 übertragenen Basisdatensignals eine erste Versorgungsspannung V1, und die Spannung V43 des auf der Komple­ mentärdatenübertragungsleitung 43 übertragenen Komplementärdatensig­ nals wird durch Gleichung (2) bestimmt. Die parasitären kapazitiven Komponenten, die in der Impedanz R58 und R60 der Strom-Controller 58 und 60 enthalten sind, werden minimiert, wenn die Strom-Controller 58 und 60 einen MOS-Transistor enthalten, der eine enge Kanalbreite hat. Die Spannungen der Basis- und Komplementärdatensignale, die durch die Gleichungen (1) und (2) bestimmt werden, werden durch Einstellen der Widerstandswerte der Lastwiderstände 72 und 74 geeignet eingestellt.

Fig. 5 zeigt die in Fig. 3 gezeigte Halbleiterspeichervorrichtung im Detail, die die gemeinsam an der Basisdatenübertragungsleitung 41 und der Komplementärdatenübertragungsleitung 43 angeschlossenen ersten bis n-ten Speicherblöcke 40, 42 und 44, einen PMOS-Transistor Q12, der zwischen der Basisdatenübertragungsleitung 41 und der ersten Ver­ sorgungsquelle Vcc angeschlossen ist, und den PMOS-Transistor Q13, der zwischen der Komplementärdatenübertragungsleitung 43 und der ersten Versorgungsquelle Vcc angeschlossen ist, umfaßt. Die zwei PMOS-Transistoren Q12 und Q13 werden durch die zweite Versorgungs­ spannung GND von der zweiten Versorgungsquelle GND eingeschaltet, die an ihren Gate-Anschlüssen zugeführt werden, und führen die erste Ver­ sorgungsspannung Vcc von der ersten Versorgungsquelle Vcc zu den Basis- und Komplementärdatenübertragungsleitungen 41 und 43. Die zwei PMOS-Transistoren Q12 und Q13 dienen als Lastwiderstände der Basis- und Komplementärdatenübertragungsleitungen 41 bzw. 43. Der i-te Speicherblock 42 hat gemäß der Annahme von Fig. 3 eine j-te Speicherzellenanordnung 46, die besteht aus i Speicherzellen, i Le­ severstärkern 52 und 54, die jeweils mit i Speicherzellen der j-ten Speicherzellenanordnung 46 verbunden sind, i Daten-Umschalt-NMOS- Transistoren Q1 und Q3 zum jeweiligen Zuführen der verstärkten Basis­ daten von den i Leseverstärkern 52 und 54 zu den i Basisblockdaten­ leitungen 45 und 47, i Daten-Umschalt-NMOS-Transistoren Q2 und Q4 zum jeweiligen Zuführen der verstärkten Komplementärdaten von den i Lese­ verstärkern 52 und 54 zu den Komplementärblockdatenleitungen 49 und 51, und i Datenübertragungsstufen 48 und 50 zum jeweiligen Übertragen der Basis- und Komplementärdaten von den i Basis- und Komple­ mentärblockdatenleitungen 45 bis 51 zu den Basis- und Komplementärda­ tenübertragungsleitungen 41 und 43.

Die erste Datenübertragungsstufe 48, die in dem i-ten Speicherblock 42 enthalten ist, besteht aus zwei PMOS-Transistoren Q5 und Q6, die durch ein Vor-Lade-Freigabesignal PRC angesteuert werden, das über die erste Steuerleitung 53 zugeführt wird. Wenn das Vor-Lade- Freigabesignal PRC einen niedrigen Logikpegel hat (d. h. wenn der i-te Speicherblock 42 ausgewählt ist), werden die zwei PMOS-Transistoren Q5 und Q6 eingeschaltet. Die zwei PMOS-Transistoren Q5 und Q6 führen die erste Versorgungsspannung Vcc von der ersten Versorgungsquelle Vcc den ersten Basis- und Komplementärblockdatenleitungen 45 bzw. 49 zu. Die ersten Basis- und Komplementärblockdatenleitungen 45 und 49 werden auf denselben Spannungspegel wie die erste Versorgungsspannung Vcc vor-geladen, bis sich das Spalten-Freigabesignal CE, das der zweiten Steuerleitung 55 zugeführt wird, von dem niedrigen Logikpegel zu dem hohen Logikpegel ändert, wie es in Fig. 6A gezeigt ist. Bei dem Spalten-Freigabesignal CE vom hohen Logikpegel haben die in der ersten Basisblockdatenleitung 45 erzeugten Basisdaten denselben Span­ nungspegel wie die erste Versorgungsspannung Vcc, wie es in Fig. 6B gezeigt ist, wenn die erste Speicherzelle der j-ten Speicherzellenan­ ordnung 46 "1" speichert. Gegensätzlich dazu wird, wenn die erste Speicherzelle der j-ten Speicherzellenanordnung 46 "0" speichert, ein Basisdatensignal eines Spannungspegels Vcc-AV1, der durch die Impe­ danz des NMOS-Transistors Q1 und des PMOS-Transistors Q5 spannungsge­ teilt wird, in der ersten Basisblockdatenleitung 45 erzeugt. Auch haben bei dem Spalten-Freigabesignal CE von hohem Logikpegel die in der ersten Komplementärblockdatenleitung 49 erzeugten Komple­ mentärdaten denselben Spannungspegel wie die erste Versorgungsspan­ nung Vcc, wenn die erste Speicherzelle der j-ten Speicherzellen­ anordnung 46 "0" speichert. Gegensätzlich dazu wird, wenn die erste Speicherzelle der j-ten Speicherzellenanordnung 46 "0" speichert, das Komplementärdatensignal des Spannungspegels Vcc-ΔV1, der durch die Impedanz des NMOS-Transistors Q2 und des PMOS-Transistors Q6 span­ nungsgeteilt wird, in der ersten Komplementärblockdatenleitung 49 erzeugt.

Auch enthält die erste Datenübertragungsstufe 48 einen NMOS-Tran­ sistor Q7 zum Empfangen des ersten Verstärkungs-Freigabesignals AE1 über die dritte Steuerleitung 57 und einen Bit-Leseverstärker 56 zum Verstärken von Basis- und Komplementärdaten von den ersten Basis- und Komplementärblockdatenleitungen 45 und 49. Wenn Daten, die aus den ersten Speicherzellen der ersten bis j-ten Speicherzellenanordnungen gelesen werden, zu dem Ausgangspuffer übertragen werden, hat das erste Verstärkungs-Freigabesignal AE1 einen hohen Logikpegel. Wenn das erste Verstärkungs-Freigabesignal AE1, das in Fig. 6C gezeigt ist, einen hohen Logikpegel hat, wird der NMOS-Transistor Q7 einge­ schaltet, um dem Bit-Leseverstärker 56 die zweite Versorgungsspannung GND von der zweiten Versorgungsquelle GND zuzuführen. Während die zweite Versorgungsspannung BND über den NMOS-Transistor Q7 zugeführt wird, verstärkt der Bit-Leseverstärker 56 die Basis- und Komple­ mentärdatensignale von den ersten Basis- und Komplementärblockdaten­ leitungen 45 und 49. Wenn die Daten-Umschalt-NMOS-Transistoren Q1 und Q2 durch das j-te Spalten-Freigabesignal CEj von der zweiten Steuerleitung 55 eingeschaltet werden, empfängt der Bit-Lesever­ stärker 56 die Basis- und Komplementärdaten von der ersten Speicher­ zelle der j-ten Speicherzellenanordnung 46 über den Leseverstärker 52, die zwei NMOS-Transistoren Q1 und Q2 und die Basis- und Komple­ mentärblockdatenleitungen 45 und 49. Auch wenn das erste Spal­ ten-Freigabesignal CE1 (nicht gezeigt) einen hohen Logikpegel hat, empfängt der Bit-Leseverstärker 56 die Basis- und Komplementärdaten von der ersten Speicherzelle der ersten Speicherzellenanordnung (nicht gezeigt). Die in dem Bit-Leseverstärker 56 erzeugten verstärkten Basis- und Komplementärdaten haben jeweils einen hohen Logikpegel der ersten Versorgungsspannung Vcc und einen niedrigen Logikpegel der zweiten Versorgungsspannung GND, wie es in Fig. 6D gezeigt ist.

Die erste Datenübertragungsstufe 48 enthält zusätzlich einen Strom-Controller 58, der zusammengesetzt ist aus einem NMOS-Tran­ sistor Q14, der zwischen der Basisdatenübertragungsleitung 41 und der zweiten Versorgungsquelle GND angeschlossen ist, und einem Inverter zum Empfangen des ersten Verstärkungs-Freigabesignals AE1 von der dritten Steuerleitung 57. Wenn die verstärkten Basisdaten, die sei­ nem Gate-Anschluß von dem Bit-Leseverstärker 56 zugeführt werden, einen hohen Logikpegel haben, verbindet der NMOS-Transistor Q14 die Basisdatenübertragungsleitung 41 mit der zweiten Versorgungsquelle 68, um einen Strompfad der ersten Versorgungsspannung zu bilden. Wenn die Basisdatenübertragungsleitung 41 mit der zweiten Versor­ gungsquelle 68 verbunden ist, hat das von der Basisdatenübertragungs­ leitung 41 zu dem Leseverstärker 76 übertragene Basisdatensignal einen Spannungspegel, der durch die folgende Gleichung (3) festgelegt ist:

V41 = (R14 × Vcc) / (R14 + R12) . . . (3).

In der Gleichung (3) ist R12 ein Widerstandswert, der durch eine Ka­ nalbreite des PMOS-Transistors Q12 bestimmt wird, und R14 ist ein Widerstandswert, der durch eine Kanalbreite des NMOS-Transistors Q14 bestimmt wird. Der NMOS-Transistor Q14 hat eine sehr kleine Kanal­ breite, um die parasitäre kapazitive Impedanz zu minimieren, die der Basisdatenübertragungsleitung 41 hinzugefügt wird. Wenn der NMOS-Transistor Q14 eingeschaltet wird, wird die Kanalbreite des PMOS-Transistors Q12 geeignet eingestellt, um einen Spannungspegel der Basisdatenübertragungsleitung 41 einzustellen. Der Inverter 78 invertiert das erste Verstärkungs-Freigabesignal AE1, das von der dritten Steuerleitung 57 zugeführt wird, und führt das invertierte erste Verstärkungs-Freigabesignal /AE1 Gate-Anschlüssen der zwei NMOS-Transistoren Q15 und Q17 zu. Wenn das invertierte erste Verstärkungs-Freigabesignal /AE1 einen hohen Logikpegel hat, wird der NMOS-Transistor Q15 eingeschaltet. Der NMOS-Transistor Q15 führt die zweite Versorgungsspannung GND von der zweiten Versorgungsquelle GND dem Gate-Anschluß des NMOS-Transistors Q14 zu, wodurch der falsche Betrieb des NMOS-Transistors Q14 verhindert wird.

Der Strom-Controller 60, der in der Datenübertragungsstufe 56 ent­ halten ist, enthält auch einen NMOS-Transistor Q16, der zwischen der Komplementärdatenübertragungsleitung 43 und der zweiten Versorgungs­ quelle GND angeschlossen ist. Wenn die verstärkten Komple­ mentärdaten, die seinem Gate-Anschluß von dem Bit-Leseverstärker 56 zugeführt werden, einen hohen Logikpegel haben, verbindet der NMOS-Transistor Q16 die Komplementärdatenübertragungsleitung 43 mit der zweiten Versorgungsquelle GND, um einen Strompfad der ersten Ver­ sorgungsspannung Vcc zu bilden. Wenn die Komplementärdatenübertra­ gungsleitung 43 mit der zweiten Versorgungsquelle GND verbunden wird, hat das auf der Komplementärdatenübertragungsleitung 43 übertragene Komplementärdatensignal den Spannungspegel, der durch die folgende Gleichung (4) festgelegt ist:

V41 = (R16 × Vcc) / (R16 + R13) . . . (4).

In der Gleichung (4) ist R13 ein Widerstandswert, der durch eine Ka­ nalbreite des PMOS-Transistors Q13 bestimmt wird, und R16 ist ein Widerstandswert, der durch eine Kanalbreite des NMOS-Transistors Q16 bestimmt wird. Der NMOS-Transistor Q16 hat eine sehr kleine Kanal­ breite, um eine parasitäre kapazitive Impedanz zu minimieren, die der Komplementärdatenübertragungsleitung 43 hinzugefügt wird. Wenn der NMOS-Transistor Q16 eingeschaltet wird, wird die Kanalbreite des PMOS-Transistors Q13 geeignet eingestellt, um einen Spannungspegel der Komplementärdatenübertragungsleitung 43 einzustellen. Die Kanal­ breiten des NMOS-Transistors Q16 und des PMOS-Transistors Q13 werden eingestellt, damit sie dieselben Kanalbreiten wie der NMOS-Transistor Q14 und der PMOS-Transistor Q12 haben. Wenn das invertierte erste Verstärkungs-Freigabesignal /AE1 einen hohen Logikpegel hat, wird der NMOS-Transistor Q17 eingeschaltet. Der NMOS-Transistor Q17 führt die zweite Versorgungsspannung GND von der zweiten Versorgungsquelle GND dem Gate-Anschluß des NMOS-Transistors Q16 zu, wodurch der falsche Betrieb des NMOS-Transistors Q16 verhindert wird. Als Ergebnis haben die Basis- und Komplementärdaten, die zu den Basis- und Komple­ mentärdatenübertragungsleitungen 41 und 43 übertragen werden, Logik­ spannungen Vcc und V43 (oder V41) oder V41 (oder V43) und Vcc, wie es in Fig. 6E gezeigt ist, und zwar durch zwei NMOS-Transistoren Q14 und Q16, die komplementär betrieben werden. Die Basis- und Komple­ mentärdaten, die zu den Basis- und Komplementärdatenübertragungs­ leitungen 41 und 43 übertragen werden, haben eine kleinere Spannungs­ amplitudenbreite als jene der ersten Versorgungsspannung Vcc.

Wenn das i-te Verstärkungs-Freigabesignal AEi, das über die vierte Steuerleitung 59 zugeführt wird, einen hohen Logikpegel hat, wird die i-te Datenübertragungsstufe 50, die in dem i-ten Speicherblock 42 enthalten ist, wie in der ersten Datenübertragungsstufe 48 betrieben, um die Basis- und Komplementärdaten von den i-ten Basis- und Komple­ mentärblockdatenleitungen 47 und 51 zu den Basis- und Komplementärda­ tenübertragungsleitungen 41 und 43 zu übertragen. Wenn die Daten, die aus den i-ten Speicherzellen der ersten bis j-ten Speicherzellen­ anordnungen gelesen werden, zu dem Ausgangspuffer übertragen werden, hat das i-te Verstärkungs-Freigabesignal AEi einen hohen Logikpegel. Die i-te Datenübertragungsstufe 50 hat einen Bit-Leseverstärker 62, einen Inverter 80, zwei PMOS-Transitoren Q8 und Q9, und fünf NMOS-Transistoren Q10, Q18 bis Q21, die jeweils genauso aufgebaut sind wie jene der ersten Datenübertragungsstufe 48.

Die Halbleiterspeichervorrichtung enthält zusätzlich einen Lese­ verstärker 76 zum Empfangen von Basis- und Komplementärdaten von den Basis- und Komplementärdatenübertragungsleitungen 41 und 43, und einen NMOS-Transistor Q11 zum Empfangen eines Lese-Freigabesignals RE von der fünften Steuerleitung 61. Der NMOS-Transistor Q11 wird gemaß dem Logikwert des Lese-Freigabesignals RE von der fünften Steuerlei­ tung 61 angesteuert. Wenn das Lese-Freigabesignal RE, das in Fig. 6F gezeigt ist, einen hohen Logikpegel hat, führt der NMOS-Transistor Q11 die zweite Versorgungsspannung GND von der zweiten Versorgungs­ quelle GND dem Leseverstärker 76 zu, um den Leseverstärker 76 zu be­ treiben. Der Leseverstärker 76 invertiert und verstärkt die Basis- und Komplementärdaten, um die Spannungsamplitudenbreite der Basis- und Komplementärdaten zu erhöhen, die von den Basis- und Komple­ mentärdatenübertragungsleitungen 41 und 43 zugeführt werden. Der Leseverstärker 76 führt die verstärkten Basis- und Komplementärdaten dem Ausgangspuffer (nicht gezeigt) über die Basis- und Komplementär- Ausgangsleitungen 62 und 65 zu. Die invertierten und verstärkten Basis- und Komplementärdaten, die in dem Leseverstärker 76 erzeugt werden, haben einen hohen Logikpegel der ersten Versorgungsspannung Vcc und einen niedrigen Logikpegel der zweiten Versorgungsspannung GND, wie es in Fig. 6G gezeigt ist.

Wie es oben beschrieben ist reduziert die Halbleiterspeichervorrich­ tung mit dem verbesserten Datenübertragungsschaltkreis gemäß der vor­ liegenden Erfindung die Spannungsamplitudenbreite des Datensignals, das in der Datenübertragungsleitung übertragen wird, um das Erzeugen einer parasitären kapazitiven Impedanz zu verhindern, die der Da­ tenübertragungsleitung hinzugefügt wird, und bietet einen Vorteil durch Verbessern der Datenübertragungsgeschwindigkeit der Datenüber­ tragungsleitung. Mit der Verbesserung der Datenübertragungsgeschwin­ digkeit in der Datenübertragungsleitung bietet die Halbleiterspeichervorrichtung der vorliegenden Erfindung ein vorteil­ haftes Verbessern der Datenlesegeschwindigkeit.

Claims (6)

1. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis, bestehend aus
einer Vielzahl von Speicherzellen zum Speichern von Daten;
Basis- und Komplementärdatenübertragungsleitungen zum Übertragen von aus der Vielzahl von Speicherzellen zugeführten Basis- und Komplementärdaten zu einem Ausgangspuffer;
einer ersten Spannungsquelle zum Anlegen eines ersten Spannungs­ pegels an die Basis- und Komplementärdatenübertragungslei­ tungen;
einer ersten Pegelverschiebeeinrichtung, die zwischen der Basis­ datenübertragungsleitung und einer einen zweiten Spannungspegel erzeugenden zweiten Spannungsquelle angeschlossen ist, zum Ver­ schieben eines ersten Spannungspegels der Basisdatenübertra­ gungsleitung zu einem dritten Spannungspegel durch von der Viel­ zahl von Speicherzellen zugeführte Basisdaten eines vorbe­ stimmten Logikwertes; und
einer zweiten Pegelverschiebeeinrichtung, die zwischen der Kom­ plementärdatenübertragungsleitung und der zweiten Spannungs­ quelle angeschlossen ist, zum Verschieben eines ersten Spannungspegels der Komplementärdatenübertragungsleitung zu einem dritten Spannungspegel durch von der Vielzahl von Spei­ cherzellen zugeführte Komplementärdaten eines vorbestimmten Logikwertes.

2. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis nach Anspruch 1, die weiterhin besteht aus einer dritten Pegelverschiebeeinrichtung zum Verschieben eines von den Basis- und Komplementärdatenübertragungsleitungen zu­ geführten Datensignals des dritten Spannungspegels zu dem ersten Spannungspegel und/oder einem zweiten Spannungspegel.

3. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis nach Anspruch 2, wobei die erste Pegelverschiebeeinrichtung besteht aus
einer ersten Impedanzeinrichtung, die zwischen der ersten Span­ nungsquelle und der Basisdatenübertragungsleitung angeschlossen ist, und
einer ersten Steuer-Impedanzeinrichtung, die zwischen der Basis­ datenübertragungsleitung und der zweiten Spannungsquelle an­ geschlossen ist und durch von der Vielzahl von Speicherzellen zugeführte Basisdaten eines vorbestimmten Logikpegels ange­ steuert wird, und
die zweite Pegel-Verschiebeeinrichtung besteht aus einer zweiten Impedanzeinrichtung, die zwischen der ersten Span­ nungsquelle und der Komplementärdatenübertragungsleitung angeschlossen ist, und
einer zweiten Steuer-Impedanzeinrichtung, die zwischen der Kom­ plementärdatenübertragungsleitung und der zweiten Spannungs­ quelle angeschlossen ist und durch von der Vielzahl von Speicherzellen zugeführte Basisdaten eines vorbestimmten Lo­ gikpegels angesteuert wird.

4. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis nach Anspruch 3, wobei die erste und die zweite Steuer-Impedanzeinrichtung jeweils aus MOS-Transistoren mit einer sehr kleinen Kanalbreite besteht, damit ein Erzeugen einer den Basis- und Komplementärdatenübertragungsleitungen hinzugefügte parasitären kapazitiven Impedanz verhindert wird.

5. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis nach Anspruch 4, wobei ein in der ersten Spannungsquelle erzeugter erster Spannungspegel ein hohes Poten­ tial aufweist, und ein in der zweiten Spannungsquelle erzeugter zweiter Spannungspegel ein geerdetes Potential ist.

6. Halbleiterspeichervorrichtung mit einem verbesserten Datenüber­ tragungsschaltkreis nach Anspruch 5, wobei der MOS-Transistor durch Daten mit dem ersten Spannungspegel angesteuert wird.