JPH01155589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01155589A JPH01155589A JP62311945A JP31194587A JPH01155589A JP H01155589 A JPH01155589 A JP H01155589A JP 62311945 A JP62311945 A JP 62311945A JP 31194587 A JP31194587 A JP 31194587A JP H01155589 A JPH01155589 A JP H01155589A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にその高速化に好適
な回路を提供するものである。
な回路を提供するものである。
従来、ＭＯＳトランジスタを交差接続したメモリセルを
用いたＭＯＳスタティックメモリのアクセス時間の高速
化に関しては、アイ・イー・イー・イー、ジャーナル
オフ ソリッドーステートサーキッツボリューム ニス
シー１９．ナンバー５（１９８，３年１０月 ５４５頁
〜５５１頁）Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｖｏ１．
５Ｃ−１９０ａｔ、 １９８３）において論じられて
いる。
用いたＭＯＳスタティックメモリのアクセス時間の高速
化に関しては、アイ・イー・イー・イー、ジャーナル
オフ ソリッドーステートサーキッツボリューム ニス
シー１９．ナンバー５（１９８，３年１０月 ５４５頁
〜５５１頁）Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｖｏ１．
５Ｃ−１９０ａｔ、 １９８３）において論じられて
いる。
上記従来技術によれば、そのメモリセルまわりの基本回
路構成は第２図に示す通りである。その特徴はメモリセ
ルアレーとデータの授受を行なう共通ドータ線（ＲＤ、
ＲＤ）と書込み用データ線（ＷＤ、■）とに分離したこ
とである。読出し時には１ビツトのメモリセル１からデ
ータ線対り。
路構成は第２図に示す通りである。その特徴はメモリセ
ルアレーとデータの授受を行なう共通ドータ線（ＲＤ、
ＲＤ）と書込み用データ線（ＷＤ、■）とに分離したこ
とである。読出し時には１ビツトのメモリセル１からデ
ータ線対り。
■に読出された情報は、読出し用列選択信号線ＹＳＲで
起動される読出し用差動アンプ２と経て読出し用共通デ
ータ線対ＲＤ、ＲＤに読出される。書込み時はＹＳＷを
高電位にし、ＷＤ、ＷＤの電位を転送回路３を介してデ
ータ線り、Ｄに送り、所望の書込みを行なう。この方式
の利点は読出し時に書込み用転送回路３が書込み用列選
択信号線ＹＳＷが低電位のためのオフであり、駆動能力
の小さなメモリセルはデータ線のみを駆動すれば良く、
読出しデータを転送ＭＯ８を介して後段回路に送る回路
方式に比べ、読出し時間を高速化できることである。
起動される読出し用差動アンプ２と経て読出し用共通デ
ータ線対ＲＤ、ＲＤに読出される。書込み時はＹＳＷを
高電位にし、ＷＤ、ＷＤの電位を転送回路３を介してデ
ータ線り、Ｄに送り、所望の書込みを行なう。この方式
の利点は読出し時に書込み用転送回路３が書込み用列選
択信号線ＹＳＷが低電位のためのオフであり、駆動能力
の小さなメモリセルはデータ線のみを駆動すれば良く、
読出しデータを転送ＭＯ８を介して後段回路に送る回路
方式に比べ、読出し時間を高速化できることである。
しかし大規模メモリセルアレーで大きな寄生容量の付随
する読出し用共通データ線にはＭＯＳトランジスタによ
る出荷回路４が用いられているので、信号振幅が大きく
高速化には限界があった。
する読出し用共通データ線にはＭＯＳトランジスタによ
る出荷回路４が用いられているので、信号振幅が大きく
高速化には限界があった。
本発明の目的はダイナミックＲＡＭやスタティックＲＡ
Ｍ等のアクセス時間を高速化することにある。
Ｍ等のアクセス時間を高速化することにある。
〔問題点を解決するための手段〕
上記の目的は大きな寄生容量が付随する共通データ線の
電位を、バイポーラトランジスタを用いて電圧クランプ
し、共通データ線の’１”Ｏ″読出による電圧変化を可
能な限り小さく押さえ、読出し情報を表現する信号電圧
はバイポーラトランジスタのコレクタと負荷抵抗の接続
点より取出すことで達成できる。
電位を、バイポーラトランジスタを用いて電圧クランプ
し、共通データ線の’１”Ｏ″読出による電圧変化を可
能な限り小さく押さえ、読出し情報を表現する信号電圧
はバイポーラトランジスタのコレクタと負荷抵抗の接続
点より取出すことで達成できる。
本構成において、共通データ線を電圧クランプするため
のバイポーラトランジスタに、読出し時にいくらかのバ
イアス電流を流しておくと、１１１、ＩＱ＋ と異った
情報を読出した場合の読出し電流差による、共通データ
線の電圧変化は小さく押さえられ、一方、後段回路を動
作させるための信号電圧はバイポーラトランジスタのコ
レクタと負荷抵抗との接続点より取出すこの信号電圧は
、読出し用共通データ線対における読出し電流差と負荷
抵抗の積で表わされる差動電圧である。本構成によれば
共通データ線の等価的な負荷抵抗は、バイポーラトラン
ジスタのエミッタから見た内部抵抗ｒ６であり、バイア
ス電流をＩ５とすると、は工。の値により１００Ω以下
に押さえることができるので、共通データ線にたとえ大
きな寄生容量が存在してもその時定数（寄生容量と等価
抵抗の積）は比較的小さく押さえることができる。
のバイポーラトランジスタに、読出し時にいくらかのバ
イアス電流を流しておくと、１１１、ＩＱ＋ と異った
情報を読出した場合の読出し電流差による、共通データ
線の電圧変化は小さく押さえられ、一方、後段回路を動
作させるための信号電圧はバイポーラトランジスタのコ
レクタと負荷抵抗との接続点より取出すこの信号電圧は
、読出し用共通データ線対における読出し電流差と負荷
抵抗の積で表わされる差動電圧である。本構成によれば
共通データ線の等価的な負荷抵抗は、バイポーラトラン
ジスタのエミッタから見た内部抵抗ｒ６であり、バイア
ス電流をＩ５とすると、は工。の値により１００Ω以下
に押さえることができるので、共通データ線にたとえ大
きな寄生容量が存在してもその時定数（寄生容量と等価
抵抗の積）は比較的小さく押さえることができる。
以下、本発明を実施例を用いて詳しく説明する。
第１図は本発明をＭＯＳスタティックＲＡＭに適用した
実施例である。回路構成の特徴は第１図に比べ、読出し
用共通データ線ＲＤ、ＲＤに負荷用ＭＯ８）−ランジス
タでなくバイポーラトランジスタを用いた回路４が付加
されていることである。
実施例である。回路構成の特徴は第１図に比べ、読出し
用共通データ線ＲＤ、ＲＤに負荷用ＭＯ８）−ランジス
タでなくバイポーラトランジスタを用いた回路４が付加
されていることである。
その他の回路構成は第１図と同様である。前述した様に
１本構成では回路４において、２個のバイポーラトラン
ジスタＱｌ、Ｑ工′に一定のバイアス電流ＩＥを流して
おき、読出し用アンプ２が動作した時も、共通データ線
ＲＤ、ＲＤの電位は、ベース電位をＶＢとすればＶＢ−
ＶＢｇとほぼ一定に押さえることができる。したがって
、大規模メモリで共通データ線に多数の読出しアンプ２
が接続され配線が長くなり、寄生容量が大きくなっても
、読出し速度の劣化は少ない。コレクタ側に負担抵抗Ｒ
１，Ｒ１’を設け、ノードＰｉｅＰｉ′より、読出し用
アンプでの差動ＭＯ８の電流差と、Ｒ１，Ｒ１’の積で
決まる信号電圧差を得ることができる。
１本構成では回路４において、２個のバイポーラトラン
ジスタＱｌ、Ｑ工′に一定のバイアス電流ＩＥを流して
おき、読出し用アンプ２が動作した時も、共通データ線
ＲＤ、ＲＤの電位は、ベース電位をＶＢとすればＶＢ−
ＶＢｇとほぼ一定に押さえることができる。したがって
、大規模メモリで共通データ線に多数の読出しアンプ２
が接続され配線が長くなり、寄生容量が大きくなっても
、読出し速度の劣化は少ない。コレクタ側に負担抵抗Ｒ
１，Ｒ１’を設け、ノードＰｉｅＰｉ′より、読出し用
アンプでの差動ＭＯ８の電流差と、Ｒ１，Ｒ１’の積で
決まる信号電圧差を得ることができる。
Ｐｔ、Ｐｔ’の配線はＲＤ、ＲＤに比べはるかに短かく
、その負荷回路の個数も少ないので、その寄生容量は小
さく、Ｐｌ、 Ｐ１’の時定数は小さい。
、その負荷回路の個数も少ないので、その寄生容量は小
さく、Ｐｌ、 Ｐ１’の時定数は小さい。
Ｐｌ、Ｐ工′での必要な信号電圧差は後段回路によって
決まり、後段回路にもバイポーラトランジスタを用いる
と、Ｐｌ、 Ｐ１’での信号振幅を低減できるのでさら
に高速化に有効である。なお読出し用アンプ２は読出し
用列選択信号ＹＳＲで制御するので、データ線対毎に設
けた多数の読出し用アンプの中で動作するので選択され
たデータ線対のみである。この電流および、バイアス電
流工。による消費電流は回路数が少ないので、チップ全
体の消９に電流の増加は少ないが、後述する様にメモリ
セルからデータを読出す時のみ電流が流れる様に電流制
御を行なうと、さらにチップ全体の消費電流を低減する
ことができる。
決まり、後段回路にもバイポーラトランジスタを用いる
と、Ｐｌ、 Ｐ１’での信号振幅を低減できるのでさら
に高速化に有効である。なお読出し用アンプ２は読出し
用列選択信号ＹＳＲで制御するので、データ線対毎に設
けた多数の読出し用アンプの中で動作するので選択され
たデータ線対のみである。この電流および、バイアス電
流工。による消費電流は回路数が少ないので、チップ全
体の消９に電流の増加は少ないが、後述する様にメモリ
セルからデータを読出す時のみ電流が流れる様に電流制
御を行なうと、さらにチップ全体の消費電流を低減する
ことができる。
第３図は本発明をダイナミックＲＡＭに適用した実施例
である。回路１は１ＭＯ８，１キヤパシタより成るダイ
ナミック形メモリセルである。回路５はプリチャージ回
路であり、メモリの待機時にプリチャージ線ＰＣを高電
位にし、データ線り、Ｄ−をプリチャージ電圧Ｈｖｃ（
例えば電源電圧ＶＣＣの１／２に設定）にプリチャージ
しておく。
である。回路１は１ＭＯ８，１キヤパシタより成るダイ
ナミック形メモリセルである。回路５はプリチャージ回
路であり、メモリの待機時にプリチャージ線ＰＣを高電
位にし、データ線り、Ｄ−をプリチャージ電圧Ｈｖｃ（
例えば電源電圧ＶＣＣの１／２に設定）にプリチャージ
しておく。
回路６は再書込み用アンプであり、メモリセルの情報を
読み出した時、共通駆動線ＰＰを高電位。
読み出した時、共通駆動線ＰＰを高電位。
ＰＮを低電位に変化することにより、Ｄ、Ｄの高電位側
をＰＰに、低電位側をＰＮの電位に増幅し、メモリセル
に再書込みを行なう。本構成では転送回路３は読出しと
書込みで共用しており、読み出し時も書込み時も選択列
のＹＳを高電位にし、転送ＭＯＳをオンさせる。回路４
が本発明によるバイアス回路である。読出し時には回路
６が動作した後、ＹＳをオンにすると、回路４のバイポ
ーラトランジスタＱ１．Ｑｔ’のエミッタからデータ線
対り、Ｄに向かって電流が流れ、この電流は回路６のＮ
ＭＯ５を経て共通駆動線ＰＮに流れていく。この時り、
Ｄの低い方にはより多くの電流が流れ、この電流差と負
荷抵抗Ｒ１，Ｒ１’の積が読出し信号電圧としてノード
Ｐ１． Ｐ１’に現われる。この時共通データ線対ＣＤ
、ＣＤの電位は読出しデータに余り依存せず、ＶＢ
ＶＢＩＫにクラブされるので、ＣＤ、■の寄生容量が大
きくとも読出し速度の劣化は少ない。書込み時には回路
４のＶＢを低電位、■。をゼロとし、ＣＤ、３百に接続
した別の書込み回路からＣＤ、ＣＤに書込み電圧を印加
することにより、書込みを行なう。
をＰＰに、低電位側をＰＮの電位に増幅し、メモリセル
に再書込みを行なう。本構成では転送回路３は読出しと
書込みで共用しており、読み出し時も書込み時も選択列
のＹＳを高電位にし、転送ＭＯＳをオンさせる。回路４
が本発明によるバイアス回路である。読出し時には回路
６が動作した後、ＹＳをオンにすると、回路４のバイポ
ーラトランジスタＱ１．Ｑｔ’のエミッタからデータ線
対り、Ｄに向かって電流が流れ、この電流は回路６のＮ
ＭＯ５を経て共通駆動線ＰＮに流れていく。この時り、
Ｄの低い方にはより多くの電流が流れ、この電流差と負
荷抵抗Ｒ１，Ｒ１’の積が読出し信号電圧としてノード
Ｐ１． Ｐ１’に現われる。この時共通データ線対ＣＤ
、ＣＤの電位は読出しデータに余り依存せず、ＶＢ
ＶＢＩＫにクラブされるので、ＣＤ、■の寄生容量が大
きくとも読出し速度の劣化は少ない。書込み時には回路
４のＶＢを低電位、■。をゼロとし、ＣＤ、３百に接続
した別の書込み回路からＣＤ、ＣＤに書込み電圧を印加
することにより、書込みを行なう。
第４図は、ダイナミックＲＡＭにおいて、第１図、第２
図のスタティックＲＡＭと同様に共通データ線を読出し
用と書込み用に分離した実施例である。破線で囲んだ回
路１，５．６は各々、第３図と等しいメモリセル、プリ
チャージ回路、再書込み用アンプである。また回路４は
本発明の共通データ線電圧クランプ回路である。回路２
は読出し用アンプであるが、第１図、第２図と異なり、
読出し用列選択信号線ＹＳＲが接続されるＭＯＳトラン
ジスタと、データ線対信号を受けるＭＯＳトランジスタ
の上下関係を逆転されている。この構成によれば、共通
データ線対ＲＤ、ＲＤには選択列のみが電気的に接続さ
れるので、たとえアレー全体のデータ線対り、Ｄの一方
の電位が再書込み動体により上昇しても、多数の非選択
列のデータ線とは電気的に分離されているので、共通デ
ータ線の寄生容量が実効的に増加することはない。
図のスタティックＲＡＭと同様に共通データ線を読出し
用と書込み用に分離した実施例である。破線で囲んだ回
路１，５．６は各々、第３図と等しいメモリセル、プリ
チャージ回路、再書込み用アンプである。また回路４は
本発明の共通データ線電圧クランプ回路である。回路２
は読出し用アンプであるが、第１図、第２図と異なり、
読出し用列選択信号線ＹＳＲが接続されるＭＯＳトラン
ジスタと、データ線対信号を受けるＭＯＳトランジスタ
の上下関係を逆転されている。この構成によれば、共通
データ線対ＲＤ、ＲＤには選択列のみが電気的に接続さ
れるので、たとえアレー全体のデータ線対り、Ｄの一方
の電位が再書込み動体により上昇しても、多数の非選択
列のデータ線とは電気的に分離されているので、共通デ
ータ線の寄生容量が実効的に増加することはない。
また、本構成では読出し用アンプ２を設けており、ワー
ド線選択によりデータ線に現われた差動信号を、再書込
みアンプの動作で増幅する前に、回路２で直接検出する
ことができる。従って本構成により共通データ線の電圧
のランプの効果と合わせＤＲＡＭのアクセス時間を一層
高速化することができる。
ド線選択によりデータ線に現われた差動信号を、再書込
みアンプの動作で増幅する前に、回路２で直接検出する
ことができる。従って本構成により共通データ線の電圧
のランプの効果と合わせＤＲＡＭのアクセス時間を一層
高速化することができる。
第５図は本発明のバイポーラトランジスタによる電圧ク
ランプ形共通データ線方式を大容量のＳＲＡＭ、ＤＲＡ
Ｍに適用するために好適なメモリアレーの構成例を示す
。本図のアレー構成ではメモリセルアレーをサブアレニ
Ａ、Ｂに２分割し、その中央に読出し用アンプと書込み
用アンプをＡ。
ランプ形共通データ線方式を大容量のＳＲＡＭ、ＤＲＡ
Ｍに適用するために好適なメモリアレーの構成例を示す
。本図のアレー構成ではメモリセルアレーをサブアレニ
Ａ、Ｂに２分割し、その中央に読出し用アンプと書込み
用アンプをＡ。
Ｂアレー各々に配置し、列デコーダ（ＹＤＥＣ）はＡ、
Ｂアレーで共通に用いる。なお本図では第３図、第４図
に記したプリチャージ回路と再書込み用アンプは省略し
ている６列デコーダの出力ＹＳＲ，ＹＳＷは各アレーで
２列を駆動するので、合計４列を共通に駆動することに
なる。φいは書込み用制御信号で、読出し時には、低電
位、書込み時には高電位とする。こうして第１．３．４
図実施例と同様に読出し時には選択列のＹＳＲのみを高
電位にし、４個の読出し用アンプ２１Ａ。
Ｂアレーで共通に用いる。なお本図では第３図、第４図
に記したプリチャージ回路と再書込み用アンプは省略し
ている６列デコーダの出力ＹＳＲ，ＹＳＷは各アレーで
２列を駆動するので、合計４列を共通に駆動することに
なる。φいは書込み用制御信号で、読出し時には、低電
位、書込み時には高電位とする。こうして第１．３．４
図実施例と同様に読出し時には選択列のＹＳＲのみを高
電位にし、４個の読出し用アンプ２１Ａ。
２２Ａ、２１Ｂ、２２Ｂが動作し、４組の読出し用共通
データ線対（ＲＤＩＡ、ＲＤＩＡとＲＤ２Ａ、ＲＤ２Ａ
とＲＤＩＢ、ＲＤＩＢおよびＲ０２Ｂ、Ｒ０２Ｂ）に電
流差を生じ、メモリセル情報を読出すことができる。
データ線対（ＲＤＩＡ、ＲＤＩＡとＲＤ２Ａ、ＲＤ２Ａ
とＲＤＩＢ、ＲＤＩＢおよびＲ０２Ｂ、Ｒ０２Ｂ）に電
流差を生じ、メモリセル情報を読出すことができる。
また書込み時には選択列のＹＳＲ，ＹＳＷが高電位とな
り、４組の書込み用共通データ線対（ＷＤＩＡ、ＷＤＩ
ＡとＷＤ２Ａ、ＷＤ２ＡとＷＤＩＢ、ＷＤＩＢおよびＷ
Ｄ２Ｂ、ＷＤ２Ｂ）の情報が４組の選択列のデータ線対
に転送される。
り、４組の書込み用共通データ線対（ＷＤＩＡ、ＷＤＩ
ＡとＷＤ２Ａ、ＷＤ２ＡとＷＤＩＢ、ＷＤＩＢおよびＷ
Ｄ２Ｂ、ＷＤ２Ｂ）の情報が４組の選択列のデータ線対
に転送される。
こうして、ＤＲＡＭやＳＲＡＭセルの高集積性を損なう
ことなく、本発明を適用しＤＲＡＭやＳＲＡＭのアクセ
ス時間を高速化することができる。なお第５回の構成は
メモリセルアレーをさらに多分割した時にも容易に拡張
できる。例えばアレーをＡ、Ｂ、Ｃ，Ｄに４割した時は
、Ａ、ＢおよびＣ，Ｄアレーの中間にＹデコーダや読出
し用アンプ書込み用転送回路を第５図の様に配置すれば
良い。
ことなく、本発明を適用しＤＲＡＭやＳＲＡＭのアクセ
ス時間を高速化することができる。なお第５回の構成は
メモリセルアレーをさらに多分割した時にも容易に拡張
できる。例えばアレーをＡ、Ｂ、Ｃ，Ｄに４割した時は
、Ａ、ＢおよびＣ，Ｄアレーの中間にＹデコーダや読出
し用アンプ書込み用転送回路を第５図の様に配置すれば
良い。
第６図は共通データ線電圧クランプ回路とその後段のメ
インアンプ回路の構成例である。本実施例は３つの特徴
を有している。第１に電流制御の機能を有する。第２に
複数アレーからの読出し情報を選択して１つにまとめる
機能を有する。第３に読出し情報をメインアンプでラッ
チする機能を有する。第１の機能はチップ内の動作状態
、待機状態切替信号φ。Ｆｉｒ φ。２□で、電圧７ラ
ンプ回路のバイアス電流やメインアンプの電流を制御し
ている。待機状態（φ。Ｐｉ、φ。Ｐ２＝低電位）でも
微少な電流を流し、動作時の応答を速めている。これら
の電流量はＭＯＳトランジスタのゲート長りやゲート幅
Ｗで制御でき、待機時微少電流はＷＺＬ比が小さなＭＯ
Ｓトランジスタ、動作時の大電流はＷ／Ｌ比の大きなＭ
ｏＳトランジスタを使って流す。あるいは複数のＭＯＳ
）−ランジスタを直列接続して微少電流を流すこともで
きる。φ。Ｐｉ＋φＯＰ２のタイミング設定により読出
し速度を損なうことなく、チップ全体の消費電力を低減
できる。
インアンプ回路の構成例である。本実施例は３つの特徴
を有している。第１に電流制御の機能を有する。第２に
複数アレーからの読出し情報を選択して１つにまとめる
機能を有する。第３に読出し情報をメインアンプでラッ
チする機能を有する。第１の機能はチップ内の動作状態
、待機状態切替信号φ。Ｆｉｒ φ。２□で、電圧７ラ
ンプ回路のバイアス電流やメインアンプの電流を制御し
ている。待機状態（φ。Ｐｉ、φ。Ｐ２＝低電位）でも
微少な電流を流し、動作時の応答を速めている。これら
の電流量はＭＯＳトランジスタのゲート長りやゲート幅
Ｗで制御でき、待機時微少電流はＷＺＬ比が小さなＭＯ
Ｓトランジスタ、動作時の大電流はＷ／Ｌ比の大きなＭ
ｏＳトランジスタを使って流す。あるいは複数のＭＯＳ
）−ランジスタを直列接続して微少電流を流すこともで
きる。φ。Ｐｉ＋φＯＰ２のタイミング設定により読出
し速度を損なうことなく、チップ全体の消費電力を低減
できる。
第２の複数アレーの読出しデータの切替え機能は以下の
様に行なう。
様に行なう。
第６図で、メインアンプを構成する２組のバイポーラ差
動アンプの電流源ＭＯＳトランジスタのゲートに選択信
号Ｓ Ｅ ＬＡｙ Ｓ Ｅ Ｌｇを印加することにより
行なっている。例えばアレーＡからの読出しデータ５Ｏ
ＩＡ、５ＯＩＡを後段回路に伝えたい時は５ＥＬＡを高
電位、ＳＥＬｇを低電位にすれば良い。本図では２組の
切替えであるが、さらに多くのデータの切替えも、バイ
ポーラ差動アンプの並列数を増すことにより容易に実現
できる。
動アンプの電流源ＭＯＳトランジスタのゲートに選択信
号Ｓ Ｅ ＬＡｙ Ｓ Ｅ Ｌｇを印加することにより
行なっている。例えばアレーＡからの読出しデータ５Ｏ
ＩＡ、５ＯＩＡを後段回路に伝えたい時は５ＥＬＡを高
電位、ＳＥＬｇを低電位にすれば良い。本図では２組の
切替えであるが、さらに多くのデータの切替えも、バイ
ポーラ差動アンプの並列数を増すことにより容易に実現
できる。
第３の読出しデータのラッチ機能はメインアンプの出力
をメモリセルアレーから読出した期間と独立に延長する
機能である。本図の構成ではメインアンプの出力ＭＯ，
ＭＯをインバータとＮＭＯＳトランジスタでフィードバ
ックする。
をメモリセルアレーから読出した期間と独立に延長する
機能である。本図の構成ではメインアンプの出力ＭＯ，
ＭＯをインバータとＮＭＯＳトランジスタでフィードバ
ックする。
φ。２□はデータを保持したい期間だけ高電位にする。
一方φ。ｐｌはメモリセルアレーからデータを読出した
い期間だけ高電位にしておく。こうして一部の回路のみ
が、データ保持期間に動作するだけなので、その消費電
流はわずかで済む。
い期間だけ高電位にしておく。こうして一部の回路のみ
が、データ保持期間に動作するだけなので、その消費電
流はわずかで済む。
メインアンプの出力ＭＯ，ＭＯはさらに後段の出力バッ
ファ回路に伝達され、ＴＴＬやＥＣＬインタフェースの
出力信号を発生する。こうして本発明の共通データ線電
圧ランプによる高速化と合わせ、ＲＡＭとして必要な機
能を有し、低電力で高速のメモリを実現することができ
る。
ファ回路に伝達され、ＴＴＬやＥＣＬインタフェースの
出力信号を発生する。こうして本発明の共通データ線電
圧ランプによる高速化と合わせ、ＲＡＭとして必要な機
能を有し、低電力で高速のメモリを実現することができ
る。
以上の実施例に述べてきた様に、本発明によれば、寄生
容量の大きな共通データ線を読出し時にベース接地のバ
イポーラトランジスタで電圧クランプし、等節約負荷抵
抗を下げ、情報読出し電圧は寄生容量の小さなバイポー
ラトランジスタのコレクタ側から取出すことにより、読
出し速度を高速化することができる。また本読出し方式
に好適なアレー構成、後段のメインアンプの構成を提案
した。これらを用いて、高速、低消費電力のＤＲＡＭ、
ＳＲＡＭを実現することができる。
容量の大きな共通データ線を読出し時にベース接地のバ
イポーラトランジスタで電圧クランプし、等節約負荷抵
抗を下げ、情報読出し電圧は寄生容量の小さなバイポー
ラトランジスタのコレクタ側から取出すことにより、読
出し速度を高速化することができる。また本読出し方式
に好適なアレー構成、後段のメインアンプの構成を提案
した。これらを用いて、高速、低消費電力のＤＲＡＭ、
ＳＲＡＭを実現することができる。
第１図、第３図、第４図は本発明の実施例の回路を示す
図、第５図は本発明を適用したメモリアレー構成を示す
図、第６図は本発明を適用したメインアンプ回路構成を
示す図、第２図は従来例を示す図である。 １・・・メモリル、２・・・読出し用アンプ、３・・・
転送回路、４・・・共通データ線負荷回路、５・・・プ
リチャージ回路、６・・・再書込み用アンプ、ＹＳＲ・
・・読出し用列選択線、ＹＳＷ・・・書込み用列選択線
、Ｗ・・・ワ−ド線、Ｄ、Ｄ・・・データ線、ＲＤ、Ｒ
Ｄ・・・読出し用共通データ線、ＷＤ、ＷＤ・・・書込
み用共通データ線。
図、第５図は本発明を適用したメモリアレー構成を示す
図、第６図は本発明を適用したメインアンプ回路構成を
示す図、第２図は従来例を示す図である。 １・・・メモリル、２・・・読出し用アンプ、３・・・
転送回路、４・・・共通データ線負荷回路、５・・・プ
リチャージ回路、６・・・再書込み用アンプ、ＹＳＲ・
・・読出し用列選択線、ＹＳＷ・・・書込み用列選択線
、Ｗ・・・ワ−ド線、Ｄ、Ｄ・・・データ線、ＲＤ、Ｒ
Ｄ・・・読出し用共通データ線、ＷＤ、ＷＤ・・・書込
み用共通データ線。
Claims (2)
- （１）ＭＯＳトランジスタを用いたメモリセルと、複数
のメモリセルが接続されたデータ線対と複数のデータ線
対毎に設けた共通データ線対とを有する半導体記憶装置
において、該共通データ線対にバイポーラトランジスタ
のエミッタを接続し、読出し時にはベースに一定電圧を
供給し、コレクタと電源電圧との間に負荷抵抗を設ける
ことを特徴とする半導体記憶装置。 - （２）データ線対毎に、そのデータ線信号をゲートとす
るＭＯＳトランジスタによる差動増幅回路を設け、複数
の該回路のドレイン端子を接続し読出し用共通データ線
とする特許請求範囲第一項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311945A JPH01155589A (ja) | 1987-12-11 | 1987-12-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311945A JPH01155589A (ja) | 1987-12-11 | 1987-12-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155589A true JPH01155589A (ja) | 1989-06-19 |
Family
ID=18023327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311945A Pending JPH01155589A (ja) | 1987-12-11 | 1987-12-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155589A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660655A (ja) * | 1991-03-06 | 1994-03-04 | Hyundai Electron Ind Co Ltd | データセンス回路 |
| JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
| EP2383349A2 (en) | 2006-12-18 | 2011-11-02 | Wako Pure Chemical Industries, Ltd. | Primer and probe for detection of mycobacterium avium and method for detection of mycobacterium avium using the same |
| WO2018135560A1 (ja) | 2017-01-19 | 2018-07-26 | 株式会社カネカ | マイコバクテリウム・カンサシイを検出するためのプライマーセット、プローブ、キット及び方法 |
-
1987
- 1987-12-11 JP JP62311945A patent/JPH01155589A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660655A (ja) * | 1991-03-06 | 1994-03-04 | Hyundai Electron Ind Co Ltd | データセンス回路 |
| JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
| EP2383349A2 (en) | 2006-12-18 | 2011-11-02 | Wako Pure Chemical Industries, Ltd. | Primer and probe for detection of mycobacterium avium and method for detection of mycobacterium avium using the same |
| WO2018135560A1 (ja) | 2017-01-19 | 2018-07-26 | 株式会社カネカ | マイコバクテリウム・カンサシイを検出するためのプライマーセット、プローブ、キット及び方法 |
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