JPH06244435A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH06244435A
JPH06244435A JP6007199A JP719994A JPH06244435A JP H06244435 A JPH06244435 A JP H06244435A JP 6007199 A JP6007199 A JP 6007199A JP 719994 A JP719994 A JP 719994A JP H06244435 A JPH06244435 A JP H06244435A
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Abstract

(57)【要約】 【目的】 強誘電体膜キャパシタを有する半導体装置及
びその製造方法を提供する。 【構成】 各セル単位で分離された複数の下部電極の側
面に低誘電物質よりなる第１スペーサ４５’が形成さ
れ、この第１スペーサ４５’の形成された複数の下部電
極上に強誘電体膜４０が形成され、強誘電体膜４０上に
上部電極５０が形成される。これにより、隣接する下部
電極間にエラーが発生するのを防止することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にキャパシタの誘電体膜として強誘電体
膜を用いる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）素子の集積度が増加するにつれ制限されたセル面積
内でキャパシタンスを増加させるための多くの方法が提
案されている。このような方法はキャパシタの構造を改
善する方法と、高誘電定数を有する物質を使用する方法
等大きく２種類の方法に分類される。
【０００３】この中、キャパシタの構造を改善する方法
には３次元的な構造のストレージ電極を形成し有効キャ
パシタの面積を増加させる方法があるが、デザインルー
ルに制限されその製造工程が複雑だという短所がある。
反面、高誘電定数を有する物質をキャパシタの誘電体膜
として使用する方法はデザインルールに制限されず容易
にキャパシタを増加させ得る。
【０００４】最近では強誘電体を誘電体膜として使用す
る方法が提案されているが、強誘電体は既存の酸化膜、
シリコンナイトライド膜や Ta2O5（タンタル五酸化物）
膜とは異なり自発分極現象を有し、誘電定数が普通 1,0
00以上の物質をいう。このような強誘電体を誘電体膜と
して使用する場合は、前記強誘電体を数千Åの厚膜で形
成しても等価−酸化膜厚さを１０Å以下に薄膜化でき、
前記自発分極現象によりＤＲＡＭだけでなく不揮発性メ
モリ素子にも使用され得る。
【０００５】又、ＰＺＴ（PbxZr1-xTiO4）やＢＳＴ（Ba
xSr1-xTiO3）等は高誘電定数を有しているだけでなく、
その組成比により強誘電特性を調節できるので最近では
ＤＲＡＭキャパシタの誘電体材料として脚光を浴びてい
る。このような物質を誘電体膜として使用する時は、キ
ャパシタの電極物質として酸化耐性の大きい白金Ｐｔを
使用する。
【０００６】図１は従来の方法により製造された強誘電
体膜キャパシタを具備する半導体装置の断面図である。
半導体基板１００のフィールド酸化膜１０により限定さ
れた活性領域に一対のトランジスタが形成されるが、前
記一対のトランジスタはドレイン領域７を共有し、それ
ぞれソース領域５とゲート電極１５を具備する。前記ド
レイン領域７にはビットライン２０が接続されており、
前記トランジスタの各ソース領域５の所定部分を露出さ
せるコンタクトホールが形成されている。
【０００７】前記コンタクトホールは導電性プラグ２５
で埋め立てられており、前記プラグ２５上にチタニウム
Ｔｉ層３０及び白金層３５よりなるキャパシタの下部電
極が形成されている。前記下部電極上には強誘電体薄膜
４０が形成され、その上に上部電極５０が形成されてい
る。前述した従来の方法によるキャパシタは、下部電極
を形成した後強誘電体膜を形成する時図１のＢのような
下部電極の鋭い縁で前記膜が弱くなり得る。又、強誘電
体膜の誘電定数が 1,000〜10,000位に非常に大きいの
で、隣接した下部電極の間の強誘電体膜（図１のＡ参
照）を通じて隣接したキャパシタ間に相互干渉を誘発す
る可能性が大きい。
【０００８】１９９１年クニアキコヤマ（Kuniaki Koya
ma）等は前述した問題点を解決するための新しいキャパ
シタ製造方法を提案したことがある（参照文献；IEDM′
91,"A STACKED CAPACITOR WITH (Bax Sri-x) TiO3 FOR
256M DRAM"）。図２Ａ〜２Ｅは前記キャパシタ製造方
法を説明するための図面である。図２Ａを参照すれば、
半導体基板１００上に絶縁層１０２を形成し前記絶縁層
１０２の所定部分を蝕刻しコンタクトホールを形成す
る。次いで、結果物全面に不純物のドープされた多結晶
シリコン（図示せず）を蒸着した後エッチバックして前
記コンタクトホールを多結晶シリコン１０５埋め立て
る。
【０００９】図２Ｂを参照すれば、結果物全面にそれぞ
れ５００Å位の厚さのタンタルＴａ層及び白金Ｐｔ層を
順にスパッターした後、両層を乾式蝕刻でパタニングす
ることにより、キャパシタの下部電極を構成する白金層
１２５とタンタル層１２０を形成する。図２Ｃを参照す
れば、結果物全面にＲＦマグネトロンスパッタリングに
より(Ba0・5Sr0・5)TiO3を蒸着し 700〜 2,000Å位の厚さ
を有する強誘電体膜１３０を形成する。
【００１０】図２Ｄを参照すれば、結果物全面に 1,000
Å厚さのＣＶＤ酸化膜を形成した後異方性蝕刻しスペー
サ１３５を形成する。前記スペーサ１３５は強誘電体膜
１０３の不良なステップカバレージによる漏洩電流を減
少させる役割をする。 図２Ｅを参照すれば、結果物全
面に上部電極として 1,000Å位の厚さの窒化チタニウム
TiN 層１４０を形成する。
【００１１】前述した方法によるキャパシタは、強誘電
体膜の脆弱な部分に耐圧特性の優れたＣＶＤ酸化膜スペ
ーサを形成することによって非常に低い漏洩電流と安定
した耐圧分布を有する。しかしながら、強誘電体膜の誘
電定数が 1,000〜10,000で大変大きいので、隣接したキ
ャパシタ間にエラーを誘発する可能性は依然として残っ
ている。
【００１２】
【発明が解決しようとする課題】本発明の目的は隣接し
たキャパシタの間に低誘電物質よりなるスペーサを形成
し信頼性のある半導体装置を提供することである。本発
明の他の目的は前記半導体装置を提供することに特に適
した半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に本発明は、各セル単位で分離された複数の下部電極の
側面に低誘電物質より構成されたスペーサが形成され、
前記低誘電物質スペーサの形成された複数の下部電極上
に強誘電体膜が形成され、前記強誘電体膜上に上部電極
が形成されて成ることを特徴とするキャパシタを有する
半導体装置を提供する。
【００１４】前記他の目的を達成するために本発明は、
半導体基板上に第１導電層を形成する段階と、前記第１
導電層をパタニングして各セル単位で分離された複数の
下部電極を形成する段階と、前記各下部電極の側面に低
誘電物質よりなるスペーサを形成する段階と、前記スペ
ーサの形成された結果物全面に強誘電体膜を形成する段
階と、前記強誘電体膜上に上部電極を形成する段階を具
備することを特徴とするキャパシタを有する半導体装置
の製造方法を提供する。
【００１５】又、前記他の目的を達成するために本発明
は、半導体基板上に第１導電層を形成する段階と、前記
第１導電層をパタニングして各セル単位で分離された複
数の下部電極を形成する段階と、前記各下部電極の間の
空間を低誘電物質で埋め立てる段階と、結果物全面に強
誘電体膜を形成する段階と、前記強誘電体膜上に上部電
極を形成する段階を具備することを特徴とするキャパシ
タを有する半導体装置の製造方法を提供する。
【００１６】
【作用】本発明は各下部電極の間に低誘電物質よりなる
スペーサを形成することにより隣接したキャパシタ間に
エラーを誘発しない。
【００１７】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図３〜図６は本発明の第１実施例に
よる強誘電体膜キャパシタを具備する半導体装置の製造
方法を説明するための断面図である。図３はトランジス
タの形成された半導体基板１００上にコンタクトホール
及び導電性プラグ２５を形成する段階を示す。フィール
ド酸化膜１０により活性領域及び分離領域に区分された
半導体基板１００の前記活性領域に、ドレイン領域７
と、前記ドレイン領域に接続されるビットライン２０を
共有し、それぞれが一つずつのソース領域５とゲート電
極１５を具備する一対のトランジスタを形成した後、基
板１００の全面に絶縁層（図示せず）を形成する。次い
で、前記トランジスタ及びビットラインの形成により凹
凸の発生した基板１００の表面を平坦化させる目的で、
結果物の全面に平坦化層２３を形成する。次に、前記ソ
ース領域５上に積層されている平坦化層２３と絶縁層を
選択的に蝕刻し、キャパシタの下部電極をソース領域に
接続させるためのコンタクトホール（図示せず）を形成
する。引き続き、前記コンタクトホールの形成された基
板１００上に導電物質として、例えば燐Ｐでドープされ
た多結晶シリコンを蒸着した後エッチバックして前記コ
ンタクトホールを導電性プラグ２５で埋め立てる。
【００１８】図４はキャパシタの下部電極を形成する段
階を示す。前記導電性プラグ２５の形成された結果物全
面に約５００Åの厚さのチタニウムＴｉ層と約1,000 Å
厚さの白金Ｐｔ層を順にスパッタリング方法により蒸着
する。次いで、前記白金層上にフォトレジストをを塗
布、露光及び現像し各セルに限定されるようにフォトレ
ジストパターン（図示せず）を形成する。次に、前記フ
ォトレジスタパターンをマスクとし白金層及びチタニウ
ム層を同時に蝕刻することにより白金パターン３５及び
チタニウムパターン３０よりなるキャパシタの下部電極
を形成する。次いで、前記第１フォトレジストパターン
を除去する。ここで、前記下部電極を構成する物質とし
てチタニウムの代わりタンタルＴａを使用しても構わな
い。
【００１９】図５は第１スペーサ４５′を形成する段階
を示す。前記下部電極の形成された結果物上に低誘電物
質として、例えば PE-SiO2(Plasma Enhanced-SiO2)、Ｃ
ＶＤ酸化物、Ｓｉx Ｎy (silicon nitride) 、ＢＮ(Bor
o-nitride)、ＢＰＳＧ(Boro-Phosphorous Silicate Gla
ss) 、ＰＳＧ(Phosphorous Silicate Glass)、ＵＳＧ(U
ndoped Silicate Glass)、ＢＳＧ(Boro-Silicate Glas
s) の中いずれか一つを約 1,500〜 2,000Åの厚さで蒸
着する。次いで、前記低誘電物質を異方性蝕刻し前記下
部電極の側面に第１スペーサ４５′を形成する。
【００２０】図６は強誘電体膜４０及び上部電極５０を
形成する段階を示す。前記第１スペーサ４５′の形成さ
れた結果物上に強誘電物質として、例えばＰＺＴ（PbZr
TiO4) 、ＰＬＴ（PbTiO4) 、ＰＬＺＴ（PbLaZrTiO3) 、
ＳＴＯ（SrTiO3) 、ＢＳＴ（BaSrTiO3) 、ＬＮＯ（LiNb
O3) の中いずれか一つを化学気相蒸着方法により蒸着し
強誘電体膜４０を形成する。次いで、前記強誘電体膜４
０上に導電物質として、例えば白金Ｐｔ、ＴｉＮ、アル
ミニウムＡｌの中いずれか一つを蒸着しキャパシタの上
部電極を形成する。
【００２１】図７及び図８は本発明の第２実施例による
強誘電体膜キャパシタを具備する半導体装置の製造方法
を説明するための図面である。図７は下部電極及び第２
スペーサ６０を形成する段階を示す。前記図３及び図４
で説明した方法と同一の方法でキャパシタの下部電極を
形成した後、結果物全面に低誘電物質として、例えばＢ
Ｎ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、SiO2の中いずれか一つ
を約 2,000〜10,000Å厚さで厚く蒸着する。次いで、前
記低誘電物質を異方性蝕刻し前記白金パターン３５及び
チタニウムパターン３０よりなる下部電極の側面に第２
スペーサ６０を形成する。この際、前記第２スペーサ６
０は隣接した下部電極の間の空間を埋め立てるように形
成される。
【００２２】図８は前記図６で説明した方法と同一に前
記その側面に第２スペーサ６０の形成された下部電極上
に強誘電体膜４０及び上部電極５０を順に形成する段階
を示す。図９及び図１０は本発明の第３実施例による強
誘電体膜キャパシタを具備する半導体装置の製造方法を
説明するための断面図である。
【００２３】図９は下部電極及び第３スペーサ７０を形
成する段階を示す。前記図３及び図４で説明した方法と
同一の方法でキャパシタの下部電極を形成した後、結果
物全面に低誘電物質として、例えばＢＰＳＧ、ＰＳＧ、
ＢＳＧの中いずれか一つを約2,000〜10,000Å位で厚く
蒸着する。次いで、高温熱処理により前記低誘電物質を
平坦化させた後、これを異方性蝕刻し前記白金パターン
３５とチタニウムパターン３０よりなる下部電極の側面
に第３スペーサ７０を形成する。この際、前記第３スペ
ーサ７０は隣接した下部電極の間の空間を完全に埋め立
て、各セルの下部電極が平坦化された表面により分離さ
れるようにする。
【００２４】図１０は前記図６で説明した方法と同一に
前記その側面に第３スペーサ７０の形成された下部電極
上に強誘電体膜４０及び上部電極５０を順に形成する段
階を示す。
【００２５】
【発明の効果】前述した通り、本発明の実施例によれ
ば、キャパシタ下部電極の側面に低誘電物質よりなるス
ペーサを形成することにより、隣接する下部電極間に発
生できるエラーを防止することができる。そして、下部
電極の鋭い縁部分が前記スペーサにより緩和され、前記
縁部分で強誘電体膜が弱く形成される可能性を防止する
ことができる。
【００２６】又、前記実施例が全て別のマスクなく簡単
な異方性蝕刻工程により前記低誘電物質よりなるスペー
サを形成するので、工程上の難しさやコストの増加なく
従来の方法で発生した問題を容易に解決できる。本発明
は前記実施例に限定されず、本発明の技術的思想を逸脱
しない範囲内で様々な変形が可能であることは無論であ
る。
【図面の簡単な説明】
【図１】従来の方法による強誘電体膜キャパシタを具備
する半導体装置の断面図である。
【図２】Ａ〜Ｅは従来の他の方法による強誘電体膜キャ
パシタの製造方法を説明するための断面図である。
【図３】本発明の第１実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図４】本発明の第１実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図５】本発明の第１実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図６】本発明の第１実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図７】本発明の第２実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図８】本発明の第２実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図９】本発明の第３実施例による強誘電体膜キャパシ
タを具備する半導体装置の製造方法を説明するための断
面図である。
【図１０】本発明の第３実施例による強誘電体膜キャパ
シタを具備する半導体装置の製造方法を説明するための
断面図である。
【符号の説明】
５ ソース領域 ７ ドレイン領域 １０ フィールド酸化膜 １５ ゲート電極 ２０ ビットライン ２３ 平坦化層 ２５ 導電性プラグ ３０ チタニウムパターン ３５ 白金パターン ４０ 強誘電体膜 ４５’ 第１スペーサ ５０ 上部電極 ６０ 第２スペーサ ７０ 第３スペーサ １００ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/10 ４５１ 7210−4Ｍ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 各セル単位で分離された複数の下部電極
    と、 前記各下部電極の側面に形成された低誘電物質よりなる
    スペーサと、 前記低誘電物質スペーサの形成された複数の下部電極上
    に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを具備するこ
    とを特徴とするキャパシタを有する半導体装置。
  2. 【請求項２】 前記低誘電物質スペーサはＰＥ-SiO2 、
    ＣＶＤ酸化物、Ｓｉ x Ｎy 、ＢＮ、ＢＰＳＧ、ＰＳＧ、
    ＵＳＧ及びＢＳＧよりなる群から選択されたいずれか一
    つの物質よりなることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記低誘電物質スペーサは隣接した下部
    電極の間の空間を埋め立てるように形成されたことを特
    徴とする請求項１記載の半導体装置。
  4. 【請求項４】 半導体基板上に第１導電層を形成する段
    階と、 前記第１導電層をパタニングして各セル単位で分離され
    た複数の下部電極を形成する段階と、 前記各下部電極の側面に低誘電物質よりなるスペーサを
    形成する段階と、 前記スペーサの形成された結果物全面に強誘電体膜を形
    成する段階と、 前記強誘電体膜上に上部電極を形成する段階とを具備す
    ることを特徴とするキャパシタを有する半導体装置の製
    造方法。
  5. 【請求項５】 半導体基板上に第１導電層を形成する段
    階と、 前記第１導電層をパタニングして各セル単位で分離され
    た複数の下部電極を形成する段階と、 前記各下部電極の間の空間を低誘電物質で埋め立てる段
    階と、 結果物全面に強誘電体膜を形成する段階と、 前記強誘電体膜上に上部電極を形成する段階とを具備す
    ることを特徴とするキャパシタを有する半導体装置の製
    造方法。
  6. 【請求項６】 前記下部電極の間の空間を低誘電物質で
    埋め立てる段階は、 前記下部電極の形成された結果物全面に低誘電物質を蒸
    着する段階と、 前記低誘電物質を平坦化させる段階と、 前記平坦化された低誘電物質を異方性蝕刻する段階とを
    具備することを特徴とする請求項５記載の半導体装置の
    製造方法。
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