JP2723386B2 - 不揮発性ランダムアクセスメモリ - Google Patents
不揮発性ランダムアクセスメモリInfo
- Publication number
- JP2723386B2 JP2723386B2 JP3161736A JP16173691A JP2723386B2 JP 2723386 B2 JP2723386 B2 JP 2723386B2 JP 3161736 A JP3161736 A JP 3161736A JP 16173691 A JP16173691 A JP 16173691A JP 2723386 B2 JP2723386 B2 JP 2723386B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- capacitor
- film
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性ランダムア
クセスメモリに関する。さらに詳しくは、強誘電体膜を
用いた不揮発性ランダムアクセスメモリ（ＦＲＡＭ）に
関する。
クセスメモリに関する。さらに詳しくは、強誘電体膜を
用いた不揮発性ランダムアクセスメモリ（ＦＲＡＭ）に
関する。
【０００２】
【従来の技術】ランダムアクセス可能なメモリ素子とし
ては、従来からＳＲＡＭ（スタティックラム）及びＤＲ
ＡＭ（ダイナミックラム）が代表的であるが、これらは
いずれも揮発性であると共に、前者は１メモリセル当た
り６個のトランジスタ素子を要するため高集積化の点で
限界があり、後者はデータ保持のために周期的にキャパ
シタをリフレッシュする必要があるという問題がある。
ては、従来からＳＲＡＭ（スタティックラム）及びＤＲ
ＡＭ（ダイナミックラム）が代表的であるが、これらは
いずれも揮発性であると共に、前者は１メモリセル当た
り６個のトランジスタ素子を要するため高集積化の点で
限界があり、後者はデータ保持のために周期的にキャパ
シタをリフレッシュする必要があるという問題がある。
【０００３】そこで、最近ランダムアクセス可能でかつ
不揮発性のメモリ素子として、強電体膜をキャパシタと
して用いたいわゆるＦ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）
ＲＡＭが注目を集めている。かかるＦＲＡＭの代表的な
回路構成を図５に示す。このようにＦＲＡＭは、基本的
に２個のトランジスタ素子と２個のキャパシタ素子によ
る１つのメモリセルにより構成されている。図中、Ｔ
１、Ｔ２はＭＯＳ型トランジスタ素子、Ｃ１、Ｃ２は強
誘電体膜を用いたキャパシタ素子、Ｄ１はドライブライ
ン、Ｗはワードライン、Ｂ１、Ｂ２はビットラインを示
す。
不揮発性のメモリ素子として、強電体膜をキャパシタと
して用いたいわゆるＦ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）
ＲＡＭが注目を集めている。かかるＦＲＡＭの代表的な
回路構成を図５に示す。このようにＦＲＡＭは、基本的
に２個のトランジスタ素子と２個のキャパシタ素子によ
る１つのメモリセルにより構成されている。図中、Ｔ
１、Ｔ２はＭＯＳ型トランジスタ素子、Ｃ１、Ｃ２は強
誘電体膜を用いたキャパシタ素子、Ｄ１はドライブライ
ン、Ｗはワードライン、Ｂ１、Ｂ２はビットラインを示
す。
【０００４】かかるＦＲＡＭにおいては、ビットライン
の一方を高電圧他方を接地電圧とした状態でドライブラ
インを高電圧又は接地電圧とすることにより生ずるキャ
パシタ素子の一方の分極により書き込みが行われ、両ビ
ットラインを共に接地電位としてドライブラインに高電
圧を与えた際にいずれかのビットラインとキャパシタ素
子との間に生ずる電位差をセンス・アップにより検出す
ることにより、読み出しが行われる。
の一方を高電圧他方を接地電圧とした状態でドライブラ
インを高電圧又は接地電圧とすることにより生ずるキャ
パシタ素子の一方の分極により書き込みが行われ、両ビ
ットラインを共に接地電位としてドライブラインに高電
圧を与えた際にいずれかのビットラインとキャパシタ素
子との間に生ずる電位差をセンス・アップにより検出す
ることにより、読み出しが行われる。
【０００５】
【発明が解決しようとする課題】かかる従来のＦＲＡＭ
は、前記のごとく一つのメモリセル当たり、２トランジ
スタと２キャパシタを要し、さらなるメモリ容量の増
大、高集積化の観点から、素子構成をさらに簡略化する
ことが望まれる。この発明はかかる状況下でなされたも
のであり、ことにメモリセルサイズをより縮小化できる
ＦＲＡＭを提供しようとするものである。
は、前記のごとく一つのメモリセル当たり、２トランジ
スタと２キャパシタを要し、さらなるメモリ容量の増
大、高集積化の観点から、素子構成をさらに簡略化する
ことが望まれる。この発明はかかる状況下でなされたも
のであり、ことにメモリセルサイズをより縮小化できる
ＦＲＡＭを提供しようとするものである。
【０００６】
【課題を解決するための手段】かくしてこの発明によれ
ば、共通する不純物拡散領域によって接続構成された一
対のＭＯＳ型トランジスタ素子と、強誘電体膜をキャパ
シタ層として上記不純物拡散領域に接続された一つのキ
ャパシタ素子を備え、上記キャパシタ素子を構成する、
上記一対のＭＯＳ型トランジスタ素子と接続されていな
い側のキャパシタ電極の電位と、上記一対のＭＯＳ型ト
ランジスタ素子のうち、ビットライン及びワードライン
が接続されていない側のＭＯＳ型トランジスタ素子のソ
ース領域の電位とが、電源電位の略１／２に固定されて
いることを特徴とする不揮発性ランダムアクセスメモリ
が提供される。
ば、共通する不純物拡散領域によって接続構成された一
対のＭＯＳ型トランジスタ素子と、強誘電体膜をキャパ
シタ層として上記不純物拡散領域に接続された一つのキ
ャパシタ素子を備え、上記キャパシタ素子を構成する、
上記一対のＭＯＳ型トランジスタ素子と接続されていな
い側のキャパシタ電極の電位と、上記一対のＭＯＳ型ト
ランジスタ素子のうち、ビットライン及びワードライン
が接続されていない側のＭＯＳ型トランジスタ素子のソ
ース領域の電位とが、電源電位の略１／２に固定されて
いることを特徴とする不揮発性ランダムアクセスメモリ
が提供される。
【０００７】この発明のＦＲＡＭの一セルの基本回路構
成を図１に示す。このようにこの発明のＦＲＡＭは、ビ
ットラインＢ及びワードラインＷに接続されるトランジ
スタＴ１と、コントロールゲートＣＧとソースラインＳ
を備えたトランジスタＴ２と、強誘電体膜を用いたキャ
パシタ素子Ｃからなり、これらを不純物拡散領域Ｒで接
続してなる。
成を図１に示す。このようにこの発明のＦＲＡＭは、ビ
ットラインＢ及びワードラインＷに接続されるトランジ
スタＴ１と、コントロールゲートＣＧとソースラインＳ
を備えたトランジスタＴ２と、強誘電体膜を用いたキャ
パシタ素子Ｃからなり、これらを不純物拡散領域Ｒで接
続してなる。
【０００８】かかるＦＲＡＭにおけるデータの書き込み
及び読み出し動作は一方のＭＯＳ型トランジスタ素子の
ビットライン側に高電圧、低電圧及び零電圧を切換印加
すると共に、キャパシタ素子及び他方のＭＯＳ型トラン
ジスタの素子のソース側に低電圧をバイアスしうる電圧
印加手段の制御によって行われる。
及び読み出し動作は一方のＭＯＳ型トランジスタ素子の
ビットライン側に高電圧、低電圧及び零電圧を切換印加
すると共に、キャパシタ素子及び他方のＭＯＳ型トラン
ジスタの素子のソース側に低電圧をバイアスしうる電圧
印加手段の制御によって行われる。
【０００９】
【作用】図２に基づいてこのＦＲＡＭの動作について説
明する。書き込み動作（Ｗｒｉｔｅ１又はＷｒｉｔｅ
０） キャパシタ素子Ｃの上側（セルプレート）の電位および
ソース型の電位をＶＣＣ／２（低電圧）に固定してお
く。Ｗｒｉｔｅ“１”の場合、ビットラインＢの電位を
Ｖｃｃ（高電圧）に固定し、ワードラインＷをアクセス
する。この時、セルプレート側に＋Ｑｒの電荷が蓄積さ
れることになる。一方、Ｗｒｉｔｅ“０”の場合、ビッ
トラインＢの電位をＯＶに固定し、ワードラインＷをア
クセスする。この時、セルプレート側に−Ｑｒの電荷が
蓄積される事になる。この状態で電源をＯＦＦにしても
残留電荷±Ｑｒがキャパシタ素子内に蓄積された状態に
なっており、不揮発性メモリーとして働くことになる。
明する。書き込み動作（Ｗｒｉｔｅ１又はＷｒｉｔｅ
０） キャパシタ素子Ｃの上側（セルプレート）の電位および
ソース型の電位をＶＣＣ／２（低電圧）に固定してお
く。Ｗｒｉｔｅ“１”の場合、ビットラインＢの電位を
Ｖｃｃ（高電圧）に固定し、ワードラインＷをアクセス
する。この時、セルプレート側に＋Ｑｒの電荷が蓄積さ
れることになる。一方、Ｗｒｉｔｅ“０”の場合、ビッ
トラインＢの電位をＯＶに固定し、ワードラインＷをア
クセスする。この時、セルプレート側に−Ｑｒの電荷が
蓄積される事になる。この状態で電源をＯＦＦにしても
残留電荷±Ｑｒがキャパシタ素子内に蓄積された状態に
なっており、不揮発性メモリーとして働くことになる。
【００１０】読み出し動作（Ｒｅａｄ１又はＲｅａｄ
０） セルプレートの電位およびソース側の電位をＶｃｃ／２
に固定しておく。ビットラインＢの電位はＶｃｃに固定
し、ワードラインＷをアクセスする。Ｒｅａｄ“１”の
場合、キャパシタ素子の分極反転は生じない。そのた
め、ビットラインＢ上において、ダミーセルとの間で電
位差は生じない。Ｒｅａｄ“０”の場合、キャパシタ素
子に分極反転が生じるが、分極電位差ΔＶ＝２Ｑｒ／Ｃ
B （Ｑｒ…残留分極、ＣB …ビット線容量）がビットラ
インＢ上に生じ（ダミーセルとの電位差）センスアップ
による信号として出力される。
０） セルプレートの電位およびソース側の電位をＶｃｃ／２
に固定しておく。ビットラインＢの電位はＶｃｃに固定
し、ワードラインＷをアクセスする。Ｒｅａｄ“１”の
場合、キャパシタ素子の分極反転は生じない。そのた
め、ビットラインＢ上において、ダミーセルとの間で電
位差は生じない。Ｒｅａｄ“０”の場合、キャパシタ素
子に分極反転が生じるが、分極電位差ΔＶ＝２Ｑｒ／Ｃ
B （Ｑｒ…残留分極、ＣB …ビット線容量）がビットラ
インＢ上に生じ（ダミーセルとの電位差）センスアップ
による信号として出力される。
【００１１】待機状態 待機状態においては、セルプレート、ビットラインＢ、
ソース側の電位をＶｃｃ／２に固定する。この時、ソー
ス側のトランジスターＴ２をＯＮ状態にするため、キャ
パシタ素子のセルプレート側の電位がＶｃｃ／２に固定
され、キャパシタ素子に電位差が加わらない事になる。
そのため、待機時においてもキャパシタ素子の電荷が分
極反転を起こす事はなく維持され、リフレッシュ動作は
不要になる。
ソース側の電位をＶｃｃ／２に固定する。この時、ソー
ス側のトランジスターＴ２をＯＮ状態にするため、キャ
パシタ素子のセルプレート側の電位がＶｃｃ／２に固定
され、キャパシタ素子に電位差が加わらない事になる。
そのため、待機時においてもキャパシタ素子の電荷が分
極反転を起こす事はなく維持され、リフレッシュ動作は
不要になる。
【００１２】
【実施例】図３に示すごとく手法にて、この発明のＦＲ
ＡＭを作製した。すなわち、まず、シリコン基板１上に
フィールド酸化膜からなる素子分離領域を形成すること
により、素子形成領域を確保した後、この素子形成領域
上に３５００〜４０００Å厚のポリシリコンからなるゲ
ート電極２を形成し、ＣＶＤ法でＳｉＯ2 膜を堆積及び
エッチバックしてゲート保護膜３を形成し、イオン注入
を行ってＮ型の不純物拡散領域４を形成した（図１
（イ））。
ＡＭを作製した。すなわち、まず、シリコン基板１上に
フィールド酸化膜からなる素子分離領域を形成すること
により、素子形成領域を確保した後、この素子形成領域
上に３５００〜４０００Å厚のポリシリコンからなるゲ
ート電極２を形成し、ＣＶＤ法でＳｉＯ2 膜を堆積及び
エッチバックしてゲート保護膜３を形成し、イオン注入
を行ってＮ型の不純物拡散領域４を形成した（図１
（イ））。
【００１３】次いで、ポリシリコンを堆積しパターニン
グすることにより、キャパシタ素子の下部電極となるポ
リシリコン膜５並びにビットラインコンタクトパッドと
なるポリシリコン膜６（これらは、いずれもチタン／ポ
リシリコン積層膜でもよい）を形成した（図１
（ロ））。次に、図１（ハ）に示されるように、上記ポ
リシリコン膜５上に、強誘電体膜としてのＰＺＴ膜７
（厚み１０００〜３０００Å）をスパッタリング法で形
成し、さらに上部電極としての白金膜８（厚み２０００
〜３０００Å）を形成した。なお、このＰＺＴ膜として
は、他の強誘電体膜例えばＰＬＺＴ膜なども使用可能で
ある。
グすることにより、キャパシタ素子の下部電極となるポ
リシリコン膜５並びにビットラインコンタクトパッドと
なるポリシリコン膜６（これらは、いずれもチタン／ポ
リシリコン積層膜でもよい）を形成した（図１
（ロ））。次に、図１（ハ）に示されるように、上記ポ
リシリコン膜５上に、強誘電体膜としてのＰＺＴ膜７
（厚み１０００〜３０００Å）をスパッタリング法で形
成し、さらに上部電極としての白金膜８（厚み２０００
〜３０００Å）を形成した。なお、このＰＺＴ膜として
は、他の強誘電体膜例えばＰＬＺＴ膜なども使用可能で
ある。
【００１４】この後、図１（ニ）に示すごとく全体をＳ
ｉＯ2 層間絶縁膜（６０００〜８０００Å厚）９で被覆
した後、平坦化熱処理（７００℃）を施し、ビットコン
タクト孔１０を形成した。この後、Ａｌ又はＡｌ−Ｓｉ
を堆積（４０００〜５０００Å厚）しパターンニングし
てメタル配線層を形成することにより、図４に示すごと
きこの発明のＦＲＡＭを得た。図４において、（イ）は
レイアウト図、（ロ）は断面模式図、（ハ）は等価回路
図を示すものであり、いずれも、ＦＲＡＭの２つのメモ
リセルを示すものである。また、図中、１１はメタル配
線層、１２は活性領域を各々示し、セルサイズは約３．
５μｍ2 （２．５×１．５μｍ；０．５μｍルール）で
１６ＭＤＲＡＭに相当する集積度であった。
ｉＯ2 層間絶縁膜（６０００〜８０００Å厚）９で被覆
した後、平坦化熱処理（７００℃）を施し、ビットコン
タクト孔１０を形成した。この後、Ａｌ又はＡｌ−Ｓｉ
を堆積（４０００〜５０００Å厚）しパターンニングし
てメタル配線層を形成することにより、図４に示すごと
きこの発明のＦＲＡＭを得た。図４において、（イ）は
レイアウト図、（ロ）は断面模式図、（ハ）は等価回路
図を示すものであり、いずれも、ＦＲＡＭの２つのメモ
リセルを示すものである。また、図中、１１はメタル配
線層、１２は活性領域を各々示し、セルサイズは約３．
５μｍ2 （２．５×１．５μｍ；０．５μｍルール）で
１６ＭＤＲＡＭに相当する集積度であった。
【００１５】かかるＦＲＡＭにおいては、前述のごと
き、トランジスタ素子Ｔ１及びＴ２並びにキャパシタ素
子Ｃの電圧制御により、不揮発性のデータの書き込み、
読み出し、待機動作を行うことができる。
き、トランジスタ素子Ｔ１及びＴ２並びにキャパシタ素
子Ｃの電圧制御により、不揮発性のデータの書き込み、
読み出し、待機動作を行うことができる。
【００１６】
【発明の効果】この発明によれば、２つのトランジスタ
素子と１つのキャパシタ素子によって一つのＦＲＡＭの
セルが構成されているため、従来の比してより高集積化
された不揮発性のランダムアクセスメモリの提供が可能
となる。
素子と１つのキャパシタ素子によって一つのＦＲＡＭの
セルが構成されているため、従来の比してより高集積化
された不揮発性のランダムアクセスメモリの提供が可能
となる。
【図１】この発明の不揮発性ＲＡＭの基本回路構成図で
ある。
ある。
【図２】同じく、基本回路構成図による動作説明図であ
る。
る。
【図３】この発明の実施例における製造工程を順次説明
する図である。
する図である。
【図４】同じく実施例で作製した不揮発性ＲＡＭ（２セ
ル分）の構成説明図である。
ル分）の構成説明図である。
【図５】従来のＦＲＡＭの基本回路構成図である。
１ シリコン基板 ２ ゲート電極 ３ ゲート保護膜 ４ 不純物拡散領域 ５，６ ポリシリコン膜 ７ ＰＺＴ膜 ８ 白金膜 ９ ＳｉＯ2 層間絶縁膜 １０ ビットコンタクト孔 １１ メタル配線層 １２ 活性領域 Ｔ１，Ｔ２ ＭＯＳ型トランジスタ素子 Ｃ キャパシタ素子 Ｂ ビットライン Ｗ ワードライン Ｓ ソースライン ＣＧ コントロールゲート Ｒ 不純物拡散領域
Claims (1)
- 【請求項１】 共通する不純物拡散領域によって接続構
成された一対のＭＯＳ型トランジスタ素子と、強誘電体
膜をキャパシタ層として上記不純物拡散領域に接続され
た一つのキャパシタ素子を備え、上記キャパシタ素子を構成する、上記一対のＭＯＳ型ト
ランジスタ素子と接続されていない側のキャパシタ電極
の電位と、上記一対のＭＯＳ型トランジスタ素子のう
ち、ビットライン及びワードラインが接続されていない
側のＭＯＳ型トランジスタ素子のソース領域の電位と
が、電源電位の略１／２に固定されていることを特徴と
する 不揮発性ランダムアクセスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161736A JP2723386B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
| US08/200,552 US5416735A (en) | 1991-07-02 | 1994-02-22 | Non-volatile random access memory with ferroelectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161736A JP2723386B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513774A JPH0513774A (ja) | 1993-01-22 |
| JP2723386B2 true JP2723386B2 (ja) | 1998-03-09 |
Family
ID=15740912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161736A Expired - Fee Related JP2723386B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416735A (ja) |
| JP (1) | JP2723386B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401680A (en) * | 1992-02-18 | 1995-03-28 | National Semiconductor Corporation | Method for forming a ceramic oxide capacitor having barrier layers |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3279453B2 (ja) * | 1995-03-20 | 2002-04-30 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| DE59510349D1 (de) * | 1995-04-24 | 2002-10-02 | Infineon Technologies Ag | Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung |
| US5808929A (en) * | 1995-12-06 | 1998-09-15 | Sheikholeslami; Ali | Nonvolatile content addressable memory |
| US5864932A (en) * | 1996-08-20 | 1999-02-02 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| EP0837504A3 (en) | 1996-08-20 | 1999-01-07 | Ramtron International Corporation | Partially or completely encapsulated ferroelectric device |
| US5731608A (en) * | 1997-03-07 | 1998-03-24 | Sharp Microelectronics Technology, Inc. | One transistor ferroelectric memory cell and method of making the same |
| US5942776A (en) * | 1997-03-07 | 1999-08-24 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell and method of making the same |
| US5962884A (en) * | 1997-03-07 | 1999-10-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same |
| US6048738A (en) * | 1997-03-07 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Method of making ferroelectric memory cell for VLSI RAM array |
| US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
| US5932904A (en) * | 1997-03-07 | 1999-08-03 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric memory cell |
| JP3003628B2 (ja) * | 1997-06-16 | 2000-01-31 | 日本電気株式会社 | 強誘電体メモリとその書き込み方法 |
| KR19990030710A (ko) * | 1997-10-02 | 1999-05-06 | 김영환 | 강유전체 메모리 장치 및 그 동작 방법 |
| US5907762A (en) * | 1997-12-04 | 1999-05-25 | Sharp Microelectronics Technology, Inc. | Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing |
| US6242771B1 (en) | 1998-01-02 | 2001-06-05 | Sharp Laboratories Of America, Inc. | Chemical vapor deposition of PB5GE3O11 thin film for ferroelectric applications |
| US6249014B1 (en) | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| US6174735B1 (en) | 1998-10-23 | 2001-01-16 | Ramtron International Corporation | Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation |
| US6255157B1 (en) | 1999-01-27 | 2001-07-03 | International Business Machines Corporation | Method for forming a ferroelectric capacitor under the bit line |
| US6452856B1 (en) | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| US6297989B1 (en) * | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
| US6256225B1 (en) | 1999-02-26 | 2001-07-03 | Micron Technology, Inc. | Construction and application for non-volatile reprogrammable switches |
| US6380581B1 (en) | 1999-02-26 | 2002-04-30 | Micron Technology, Inc. | DRAM technology compatible non volatile memory cells with capacitors connected to the gates of the transistors |
| US6242299B1 (en) | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
| US6711048B2 (en) * | 2001-04-25 | 2004-03-23 | Pien Chien | 2-port memory device |
| TW578271B (en) * | 2002-12-18 | 2004-03-01 | Ememory Technology Inc | Fabrication method for flash memory having single poly and two same channel type transistors |
| US7002835B2 (en) | 2003-07-14 | 2006-02-21 | Seiko Epson Corporation | Memory cell and semiconductor memory device |
| US20080001292A1 (en) * | 2006-06-28 | 2008-01-03 | Marina Zelner | Hermetic Passivation Layer Structure for Capacitors with Perovskite or Pyrochlore Phase Dielectrics |
| US8361811B2 (en) | 2006-06-28 | 2013-01-29 | Research In Motion Rf, Inc. | Electronic component with reactive barrier and hermetic passivation layer |
| US7848131B2 (en) * | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US10937783B2 (en) | 2016-11-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075888A (en) * | 1988-01-09 | 1991-12-24 | Sharp Kabushiki Kaisha | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US5198994A (en) * | 1988-08-31 | 1993-03-30 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
| US5121353A (en) * | 1989-07-06 | 1992-06-09 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor memory circuit MOS setting and transmission transistor |
| US5187638A (en) * | 1992-07-27 | 1993-02-16 | Micron Technology, Inc. | Barrier layers for ferroelectric and pzt dielectric on silicon |
-
1991
- 1991-07-02 JP JP3161736A patent/JP2723386B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-22 US US08/200,552 patent/US5416735A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513774A (ja) | 1993-01-22 |
| US5416735A (en) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723386B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| JP3279453B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| JP3322031B2 (ja) | 半導体装置 | |
| KR100332511B1 (ko) | 강유전체 메모리 장치와 그 구동 방법 | |
| US5606193A (en) | DRAM and MROM cells with similar structure | |
| JP3249470B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6352864B1 (en) | Single transistor cell, method for manufacturing the same, memory circuit composed of single transistors cells, and method for driving the same | |
| US5414653A (en) | Non-volatile random access memory having a high load device | |
| JP2000004000A (ja) | 強誘電体メモリ装置 | |
| JP2002298573A (ja) | 隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子及びその駆動方法 | |
| JPH11214659A (ja) | 非揮発性メモリ装置及びその製造方法 | |
| JPH0917965A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4083276B2 (ja) | 半導体記憶装置及び記憶情報の読み出し書き込み方法 | |
| JP3360471B2 (ja) | 強誘電体記憶装置 | |
| JP2723385B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| KR20020071562A (ko) | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 | |
| US20010011739A1 (en) | Ferroelectric random access memory device | |
| KR100269207B1 (ko) | 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스메모리 및 그 작동 방법 | |
| JP2002016232A (ja) | 半導体記憶装置及びその駆動方法 | |
| JPH08273373A (ja) | 半導体記憶装置とその動作方法 | |
| JP3210292B2 (ja) | 強誘電体メモリ装置とその駆動方法 | |
| KR100269208B1 (ko) | 공통 워드라인를 갖는 박막 트랜지스터 강유전체 랜덤 액세스메모리 및 그 작동 방법 | |
| JP2570153B2 (ja) | 半導体記憶装置 | |
| JP3194287B2 (ja) | 半導体記憶装置 | |
| JPH02238660A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |