JP3762148B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体膜をキャパシタの絶縁膜に用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
高速な読み出し、書込みができるRAMとして、キャパシタ絶縁膜に強誘電体膜を用いたFRAMが注目されている。
【0003】
従来、キャパシタ絶縁膜であるのPb(Zr,Ti)O3 等の強誘電体膜の加工にはAr,Cl2 を用いたドライエッチングにより行っている。ところが、このドライエッチングにより強誘電体膜へダメージが入り、強誘電体膜の誘電特性が劣化するという問題があった。結果として、FRAMの書込み回数が減少してしまうという問題があった。
【0004】
【発明が解決しようとする課題】
上述したように、キャパシタ絶縁膜である強誘電体膜をドライエッチング法を用いて加工を行うと、強誘電体膜にダメージが入り、強誘電体膜の誘電特性が劣化するという問題があった。
【0005】
本発明の目的は、キャパシタ絶縁膜である強誘電体膜の加工時に、強誘電体膜にダメージが入ることを抑制し、強誘電体膜の誘電特性の劣化を抑制し得る半導体装置の製造方法を提供することにある。
【0006】
【課題を解決するための手段】
[構成]
本発明は、上記目的を達成するために以下のように構成されている。
【0014】
本発明は、半導体基板上の第1の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、前記ダミー膜を所定形状に加工する工程と、前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、前記半導体基板上に前記ダミー膜を覆うように第2の絶縁膜を形成する工程と、第2の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第2の絶縁膜からなる溝を形成する工程と、前記半導体基板上に、その上面が前記第2の絶縁膜の上面と同一のレベルとなるように前記溝を埋める強誘電体膜を堆積する工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【0015】
本発明は、半導体基板上の第1の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、前記ダミー膜を所定形状に加工する工程と、前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、前記半導体基板上に前記ダミー膜を覆うように第2の絶縁膜を形成する工程と、第2の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第2の絶縁膜からなる溝を形成する工程と、前記半導体基板上に前記溝を埋め込むように強誘電体膜を堆積する工程と、前記強誘電体膜の表面を後退させ、前記溝内に表面が第2の絶縁膜より低い強誘電体膜を形成する工程と、前記溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【0016】
本発明は、半導体基板上の絶縁膜に第1の溝を形成する工程と、前記絶縁膜上に第1の溝の表面に沿って、下部電極材を堆積する工程と、第1の溝内にダミー膜を埋め込み形成する工程と、前記下部電極材をエッチングし、第1の溝の底部に選択的に下部電極を形成する工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、内側側面が前記絶縁膜で、内側下部が前記下部電極からなる第2の溝を形成する工程と、
第2の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【0017】
本発明は、半導体基板上の絶縁膜に第1の溝を形成する工程と、前記絶縁膜上に第1の溝の表面に沿って、下部電極材を堆積する工程と、第1の溝内にダミー膜を埋め込み形成する工程と、前記下部電極材をエッチングし、第1の溝の底部に選択的に下部電極を形成する工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が前記絶縁膜からなる第2の溝を形成する工程と、第2の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、前記強誘電体膜の表面を後退させ、内側側面が前記絶縁層で、下部が前記強誘電体膜からなる第3の溝を形成する工程と、第3の溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【0018】
前記絶縁膜は、単層或いは復層の絶縁膜から構成されていることが好ましい。
【0019】
[作用]
本発明は、上記構成によって以下の作用・効果を有する。
【0020】
本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【0021】
また、溝内に強誘電体膜を埋め込んだ後に、上部電極の成膜及びパターニングを行うことによって、強誘電体膜がプラズマ雰囲気にさらされることがないので、強誘電体膜にダメージが与えられず、強誘電体膜の特性が変化することがない。
【0022】
また、前記強誘電体膜は、前記下部電極及び上部電極の面積より小さい、或いは前記下部電極、前記強誘電体膜、前記上部電極の順に面積が大きくなっていることによって、上部電極と下部電極の距離を遠くすることができ、強誘電体膜周辺からのリーク電流を抑制することができ、誘電特性の向上を図ることができる
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【0023】
[第1実施形態]
図1は、本発明の第1実施形態に係わる半導体装置の製造工程を示す断面図である。
【0024】
先ず、図1(a)に示すように、層間絶縁膜11中に形成されたWプラグ12を選択的にエッチングした後、TiN膜の堆積,CMPを行い、Wプラグ12上にTiNバリア層13を形成する。そして、隣接する下部電極を絶縁する絶縁層となるTiO2 膜14を50nm堆積する。
【0025】
次いで、図1(b)に示すように、下部電極に対応する図示されないレジストパターンを形成した後、TiO2 膜14に対してRIEを行って溝15を形成し、レジストパターンを除去する。
【0026】
次いで、図1(c)に示すように、スパッタ法によりSrRuO3 膜を70nm成膜した後、TiO2 膜14をストッパとしてCMPを行うことによりTiO2 膜14上の余分なSrRuO3 膜を除去し、溝15内にSrRuO3 膜からなる下部電極16を形成する。
【0027】
次いで、図1(d)に示すように、Pb(Zr,Ti)O3 膜17を100nm,及び上部電極となるSrRuO3 膜18を100nm順次堆積する。
【0028】
次いで、図1(e)に示すように、複数の下部電極16を含む領域に形成された上部電極を形成するために、SiO2 膜の堆積・パターニングを行った後、O3 水によるSrRuO3 膜18のエッチング、HCl溶液又はAr,Cl2 を用いたPb(Zr,Ti)O3 膜17のドライエッチングを行って上部電極18を形成した後、SiO2 膜を除去し、キャパシタを形成する。
【0029】
なお、上部電極18及びPb(Zr,Ti)O3 膜17は、複数の下部電極16上に形成されている。しかし、通常、通常の下部電極毎に上部電極が形成されている場合でも、上部電極はアースに接続され、それぞれの上部電極は電気的に接続されているので、本実施形態のキャパシタのように、上部電極が複数の下部電極上に形成されていても良い。
【0030】
本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【0031】
[第2実施形態]
図2の工程断面図を用いて、本発明の第2実施形態に係わる半導体装置の製造工程を説明する。
【0032】
先ず、図2(a)に示すように、半導体基板(不図示)上に半導体素子を形成した後、半導体基板上に層間絶縁膜31を形成し、層間絶縁膜31にヴィアホールを形成した後、ヴィアホール内にWプラグ32を埋め込み形成する。
【0033】
次いで、図2(b)に示すように、層間絶縁膜31上にリソグラフィ技術を用いてWプラグ32が露出するレジストパターン33を形成した後、層間絶縁膜31及びWプラグ32をエッチングして凹部34を形成する。
【0034】
次いで、図2(c)に示すように、レジストパターン33を除去し、凹部34を埋め込むようにTiN膜を堆積した後、層間絶縁膜31をストッパにCMPを行うことにより、凹部34にWプラグ32のバリア層となるTiNバリア層35を埋め込み形成する。なお、半導体基板の主面に平行なTiNバリア層35の断面は、Wプラグ32の断面より大きくなっている。
【0035】
次いで、図2(d)に示すように、下部電極となる膜厚50nmのSrRuO3 膜36及び膜厚30nmのSiO2 膜(ダミー強誘電体膜)37を順次堆積する。次いで、図2(e)に示すように、SiO2 膜37をリソグラフィ技術及びRIEを用いてパターニングした後、SiO2 膜37をマスクとしてSrRuO3 膜36をO3 水によりエッチングし、下部電極36を形成する。このウエットエッチングにおいて、SrRuO3 膜36は、上面の面積が下面より小さくなっているが、エッチングの条件によっては面積が変わらない場合もある。
【0036】
次いで、図2(f)に示すように、全面にSiO2 膜37を覆うようにTiO2 膜或いはSi3N4膜からなる絶縁膜38を堆積する。次いで、図2(g)に示すように、絶縁膜38をストッパとしてCMPを行う。次いで、図2(h)に示すように、HFによりSiO2 膜37を選択的にエッチング除去し、下部電極36が露出する溝39を形成する。
【0037】
次いで、図2(i)に示すように、全面にキャパシタ絶縁膜となるPb(Zr,Ti)O3 膜40をスパッタ法により膜厚100nm堆積する。そして、上部電極となるSrRuO3 膜41を100nmを堆積させる。
【0038】
その後、第1実施形態と同様に、複数の下部電極を含むようにSrRuO3 膜41を加工するために、SiO2 膜を成膜加工し、SiO2 膜をマスクとしてSrRuO3 膜41をO3 水によりエッチングして上部電極41を形成し、Pb(Zr,Ti)O3 膜40をHCl溶液又はAr及びCl2 の混合ガスを用いてドライエッチングすることによって強誘電体キャパシタを形成する。
【0039】
上記製造工程を経て形成されたキャパシタのPb(Zr,Ti)O3 膜40は、プラズマ雰囲気にさらされることがないので、Pb(Zr,Ti)O3 膜40にダメージが入り、キャパシタの誘電特性の劣化が生じることがない。
【0040】
また、形成されたキャパシタの構造は、下部電極36が絶縁膜38に形成された溝39の底面に形成され、(Ba,Sr)TiO3 膜40が溝39を埋め込むと共に絶縁膜38上に形成されている。そのため、上部電極41と下部電極36との距離が遠くなり、(Ba,Sr)TiO3 膜40からのリーク電流を抑制することができ、誘電特性の向上を図ることができる。
【0041】
また、半導体基板の主面に平行なWプラグの断面積よりTiN層の断面積が広くなっている。そのため、TiN膜上のSrRuO3 膜とTiN層との界面を通しての酸素の拡散を抑制することができ、Wプラグの酸化を防止することができる。
【0042】
なお、図3に示すように、Pb(Zr,Ti)O3 膜40及び上部電極41をパターニングし、一つの下部電極36対してそれぞれPb(Zr,Ti)O3 膜40及び上部電極41が形成されている構造でも良い。Pb(Zr,Ti)O3 膜40及び上部電極41をパターニングしても、キャパシタに係わる領域のPb(Zr,Ti)O3 膜40はプラズマ雰囲気にさらされないので、誘電特性の劣化が生じることがない。
【0043】
また、上述したSrRuO3 膜36のO3 水を用いたパターニングと異なる手法を用いた製造工程について、図4に示す工程断面図を参照して説明する。なお、図4において図2と同一な部分は同一符号を付し、その説明を省略する。
【0044】
図2(a)〜図2(d)に示した工程と同様な工程を行うことによって、図4(a)に示す構造を形成する。次いで、図4(b)に示すように、SiO2 膜37をリソグラフィ技術及びRIEを用いてパターニングする。そして、SiO2 膜37をマスクにSrRuO3 膜36をAr及びCl2 を含む反応ガスを用いてドライエッチングする。
【0045】
次いで、絶縁膜38を堆積した後(図4(c))、SiO2 膜をストッパにしてCMPを行う(図4(d))。そして更に、SiO2 膜37を除去して溝51を形成した後(図4(e))、Pb(Zr,Ti)O3 膜40及びSrRuO3 膜41を順次堆積して、キャパシタを形成する(図4(f))。
【0046】
[第3実施形態]
本実施形態では、前述したバリアメタル及びキャパシタの絶縁膜の製造手法と異なる手法を用いた製造工程について、図5,6を用いて説明する。図5,6は、本発明の第3実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【0047】
先ず、図5(a)に示すように、半導体基板(不図示)上に半導体素子を形成した後、半導体基板上に半導体素子を覆うように第1の層間絶縁膜31を形成する。そして、第1の層間絶縁膜31にヴィアホールを形成した後、ヴィアホール内にWプラグ32を埋め込み形成する。
【0048】
次いで、図5(b)に示すように、第2の層間絶縁膜61を形成した後、第2の層間絶縁膜61にWプラグ32が露出する溝62を形成する。次いで、図5(c)に示すように、全面にTiN膜を堆積した後、第2の層間絶縁膜61をストッパに用いてCMPを行い、溝62にTiNバリア層35を埋め込み形成する。
【0049】
第2実施形態と同様に、SrRuO3 膜36及びSiO2 膜37を順次堆積し(図5(d))、SiO2 膜37をパターニングした後、SiO2 膜37をマスクとしてSrRuO3 膜36をO3 水によりエッチングし、下部電極36を形成する(図5(e))。そして、絶縁膜38を堆積した後(図5(f))、SiO2 膜をストッパにしてCMPを行う(図5(g))。そして更に、SiO2 膜37を除去し下部電極36が露出する溝63を形成する(図5(h))。
【0050】
次いで、図5(i)に示すように、Pb(Zr,Ti)O3 膜40をスパッタ法により成膜し、熱処理を行ってPb(Zr,Ti)O3 膜を結晶化させる。次いで、図5(j)に示すように、絶縁膜38をストッパにCMPを行い、溝63にPb(Zr,Ti)O3 膜40を埋め込み形成する。
【0051】
次いで、図6(k)に示すように、上部電極となるSrRuO3 膜を堆積した後、上部電極パターンに対応したレジストパターン64を形成し、レジストパターン64をマスクにSrRuO3 膜をエッチングして、上部電極41を形成する。
【0052】
次いで、図6(l)に示すように、レジストパターン64を除去した後、パッシベーション膜65を堆積し、キャパシタを形成する。この後、パッシベーション膜65に、上部電極41が露出する開口部を形成し、開口部で上部電極と接続する電極を形成する。
【0053】
本実施形態によれば、(Ba,Sr)TiO3 膜40を堆積して、CMPにより溝63内に(Ba,Sr)TiO3 膜40を埋め込み形成した後、上部電極の堆積を行い(Ba,Sr)TiO3 膜40含む広い領域をパターニングして上部電極を形成することによって、(Ba,Sr)TiO3 膜は全くプラズマエッチング雰囲気にさらされる事がないので、(Ba,Sr)TiO3 膜の劣化をより抑制することができる。
【0054】
また、ウエットエッチングにより下部電極の側面は(Ba,Sr)TiO3 膜の側面より後退すると共に、(Ba,Sr)TiO3 膜が溝内に埋め込み形成されて、下部電極(Ba,Sr)TiO3 膜、上部電極の順で面積が大きくなっているので、上部電極と下部電極との距離が離れ、リーク電流が抑制される。
【0055】
また、上述したSrRuO3 膜36のO3 水を用いたパターニングと異なる
手法を用いた製造工程について、図7の工程断面図を参照して説明する。なお、図7において図5,7と同一な部分は同一号を付し、その説明を省略する。
【0056】
図5(a)〜図5(d)に示す同様な工程を行うことによって、図7(a)に示す構造を形成する。次いで、図7(b)に示すように、SiO2 膜37をリソグラフィ技術及びRIEを用いてパターニングする。そして、SiO2 膜37をマスクにSrRuO3 膜36をAr及びCl2 を含む反応ガスを用いてドライエッチングする。
【0057】
次いで、絶縁膜38を堆積した後(図7(c))、SiO2 膜をストッパにしてCMPを行う(図7(d))。そして更に、SiO2 膜37を除去して溝81を形成した後(図7(e))、溝81にPb(Zr,Ti)O3 膜40を埋め込み形成し(図7(f))、上部電極41及びパッシベーション膜65を形成してキャパシタを形成する(図7(g))。
【0058】
以上の工程で作成されたキャパシタは、ドライエッチングで下部電極の加工を行うことにより、ダミー強誘電体膜であるSiO2 膜もエッチングされ、下部電極より(Ba,Sr)TiO3 膜の面積が小さくなる。そのため、(Ba,Sr)TiO3 膜は下部電極及び上部電極の面積よりも小さくなっている。そのため、上部電極と下部電極との距離が離れ、リーク電流を抑制することができる。
【0059】
[第4実施形態]
図8に示す工程断面図を用いて、本発明の第4実施形態に係わる半導体装置の製造工程を説明する。
【0060】
先ず、図8(a)に示すように、半導体基板(不図示)上に半導体素子を形成した後、半導体基板上に半導体素子を覆うように層間絶縁膜31を形成し、層間絶縁膜31にヴィアホールを形成した後、ヴィアホール内にWプラグ32を埋め込み形成する。そして、Wプラグ32の表面をエッチングして後退させた後、TiNバリア層35を埋め込み形成する。そして、全面に第2の絶縁膜91を堆積した後、第2の絶縁膜61上にキャパシタに対応するレジストパターン(不図示)を形成する。RIE等の異方性エッチングにより第2の絶縁膜61をエッチングし、第2の絶縁膜61にキャパシタが形成される溝92を形成し、レジストパターンを除去する。
【0061】
次いで、図8(b)に示すように、全面にキャパシタの下部電極としてSrRuO3 膜93をスパッタ法により形成する。次いで、図8(c)に示すように、シリコン窒化膜或いは金属チタンからなるダミー強誘電体膜94を溝92を埋めるように形成する。次いで、図8(d)に示すように、SrRuO3 膜93をストッパにCMPを行い、溝92内以外のダミー強誘電体膜94を除去する。
【0062】
次いで、図8(e)に示すように、露出するSrRuO3 膜93をO3 水などを用いてウエットエッチングし、溝92の底面にのみSrRuO3 膜93を残存させて下部電極93を形成する。なお、SrRuO3 膜93は少なくとも溝92の底面に残存している必要があるが、SrRuO3 膜93が除去された部分と最初に形成されたSrRuO3 膜93の膜厚とが必ずしも同一である必要はない。
【0063】
次いで、図8(f)に示すように、ダミー強誘電体膜94をウエットエッチングすることにより、溝92の底面に下部電極93を露出させる。なお、ダミー強誘電体膜がシリコン窒化膜の場合は燐酸などを用いて除去し、金属チタン膜の場合には塩酸などの酸を用いて除去する。
【0064】
次いで、図8(g)に示すように、強誘電体としてPb(Zr,Ti)O3 膜を堆積した後、CMPやエッチバック行って溝92内にキャパシタの強誘電体膜となるPb(Zr,Ti)O3 膜95を埋め込み形成する。
【0065】
次いで、図8(h)に示すように、SrRuO3 膜を堆積した後、O3 水を用いたウエットエッチングを用いてSrRuO3 膜を成形することにより上部電極96を形成し、キャパシタを完成させる。
【0066】
なお、ダミー強誘電体膜としては、ジルコニウムやコバルト、ニッケルといった酸に可溶な金属、タングステンなどの酸化力を持った酸(例えば過酸化水素水と塩酸との混合液)に可溶な金属、又はこれらに可溶な酸化チタンなどの金属酸化物、或いは金属窒化物も用いることができる。また、アルミニウムや銅などの良性の金属もエッチャントとしてアンモニア水などの塩基性の溶液を用いることで、ダミー強誘電体膜として用いることができる。
【0067】
なお、絶縁膜としては1層ではなく2層以上の絶縁膜を用いることが可能である。次に、多層の層間絶縁膜の製造工程を図9の工程断面図を用いて説明する。
【0068】
先ず、図9(a)に示すように、第5実施形態と同様に、層間絶縁膜31に形成されたヴィアホールにWプラグ32及びTiNバリア層35を形成する。そして、全面に第1の絶縁膜91及び第2の絶縁膜101を順次堆積した後、第2の絶縁膜101上にキャパシタに対応するレジストパターン(不図示)を形成する。RIE等の異方性エッチングにより第2の絶縁膜101及び第1の絶縁膜91を順次エッチングし、キャパシタが形成される溝92を形成し、レジストパターンを除去する。
【0069】
次いで、前の製造工程と同様に、キャパシタの下部電極としてSrRuO3 膜93をスパッタ法により形成し(図9(b))、溝92にダミー強誘電体膜94を埋め込み形成する(図9(c))。次いで、露出するSrRuO3 膜93をO3 水などを用いてウエットエッチングする(図9(d))。
【0070】
次いで、図9(e)に示すように、ダミー強誘電体膜94をウエットエッチングして、溝92の底面に下部電極93を露出させた後、溝92内にキャパシタの強誘電体膜となるPb(Zr,Ti)O3 膜95を埋め込み形成する。そして、SrRuO3 膜を堆積した後、O3 水を用いたウエットエッチングを用いてSrRuO3 膜を成形することにより上部電極96を形成し、キャパシタを完成させる。
【0071】
上述したキャパシタの上部電極と異なる構造を有する半導体装置の製造方法を図10の工程断面図を参照して説明する。
図10(a)に示すように、上記製造工程と同様な工程を経て、全面に(Ba,Sr)TiO3 膜95を堆積し溝92内を埋め込んだ後、(Ba,Sr)TiO3 膜95を塩酸・フッ酸の混合液を用いてエッチバックする。この時、Pb(Zr,Ti)O3 膜95の上面の高さを第2の絶縁膜101の上面より低くし、溝111を形成する。
【0072】
次いで、図10(b)に示すように、SrRuO3 膜を堆積した後、絶縁膜をストッパにCMPを行うことで溝内に上部電極を埋め込み形成する。上部電極を加工するためのパターニング工程を省略できる。また、上部電極が絶縁膜上にはみ出して形成されていないので、キャパシタ面積も小さくすることができる。
【0073】
なお、本発明は、上記実施形態に限定されるものではない。例えば、強誘電体膜として(Ba,Sr)TiO3 膜を用いたが、他の強誘電体膜を用いることができる。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【0074】
【発明の効果】
以上説明したように本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【0075】
また、別の本発明によれば、溝内に強誘電体膜を埋め込んだ後に、上部電極の成膜及びパターニングを行うことによって、強誘電体膜がプラズマ雰囲気にさらされることがないので、強誘電体膜にダメージが与えられず、強誘電体膜の特性が変化することがない。
【図面の簡単な説明】
【図1】第1実施形態に係わる半導体装置の製造工程を示す断面図。
【図2】第2実施形態に係わる半導体装置の製造工程を示す断面図。
【図3】第2実施形態に係わる半導体装置の構成を示す断面図。
【図4】第2実施形態に係わる半導体装置の製造工程を示す断面図。
【図5】第3実施形態に係わる半導体装置の製造工程を示す断面図。
【図6】第3実施形態に係わる半導体装置の製造工程を示す断面図。
【図7】第3実施形態に係わる半導体装置の製造工程を示す断面図。
【図8】第4実施形態に係わる半導体装置の製造工程を示す断面図。
【図9】第4実施形態に係わる半導体装置の製造工程を示す断面図。
【図10】第4実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
11…層間絶縁膜
12…Wプラグ
13…TiNバリア層
14…TiO2 膜
15…溝
16…下部電極(SrRuO3 膜)
17…(Ba,Sr)TiO3 膜(強誘電体膜)
18…上部電極(SrRuO3 膜)
31…(第1の)層間絶縁膜
32…Wプラグ
33…レジストパターン
34…凹部
35…TiNバリア層
36…下部電極(SrRuO3 膜)
37…SiO2 膜
38…絶縁膜
39…凹部
40…(Ba,Sr)TiO3 膜
41…上部電極(SrRuO3 膜)
51…溝
61…第2の層間絶縁膜
62…溝
63…溝
64…レジストパターン
65…パッシベーション膜
81…溝
91…(第1の)絶縁膜
92…溝
93…膜
93…下部電極
94…ダミー誘電体膜
95…膜
96…上部電極
101…第2の絶縁膜
Claims (4)
- 半導体基板上の第1の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、
前記ダミー膜を所定形状に加工する工程と、
前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、
前記半導体基板上に前記ダミー膜を覆うように第2の絶縁膜を形成する工程と、
第2の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第2の絶縁膜からなる溝を形成する工程と、
前記半導体基板上に、その上面が前記第2の絶縁膜の上面と同一のレベルとなるように前記溝を埋める強誘電体膜を堆積する工程と、
前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、
前記ダミー膜を所定形状に加工する工程と、
前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、
前記半導体基板上に前記ダミー膜を覆うように第2の絶縁膜を形成する工程と、
第2の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第2の絶縁膜からなる溝を形成する工程と、
前記半導体基板上に前記溝を埋め込むように強誘電体膜を堆積する工程と、
前記強誘電体膜の表面を後退させ、前記溝内に表面が第2の絶縁膜より低い強誘電体膜を形成する工程と、
前記溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の絶縁膜に第1の溝を形成する工程と、
前記絶縁膜上に第1の溝の表面に沿って、下部電極材を堆積する工程と、
第1の溝内にダミー膜を埋め込み形成する工程と、
前記下部電極材をエッチングし、第1の溝の底部に選択的に下部電極を形成する工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、内側側面が前記絶縁膜で、内側下部が前記下部電極からなる第2の溝を形成する工程と、
第2の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、
前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の絶縁膜に第1の溝を形成する工程と、
前記絶縁膜上に第1の溝の表面に沿って、下部電極材を堆積する工程と、
第1の溝内にダミー膜を埋め込み形成する工程と、
前記下部電極材をエッチングし、第1の溝の底部に選択的に下部電極を形成する工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が前記絶縁膜からなる第2の溝を形成する工程と、
第2の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、
前記強誘電体膜の表面を後退させ、内側側面が前記絶縁層で、下部が前記強誘電体膜からなる第3の溝を形成する工程と、
第3の溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
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