JP2000012804A - 半導体記憶装置 - Google Patents
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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Abstract
(57)【要約】
【課題】 容量膜の加工を不要にし、絶縁耐圧の高いコ
ンデンサを有する半導体記憶装置を提供する。 【解決手段】 半導体基板１上に形成された複数の下部
電極９と、複数の下部電極９上にわたって連続して形成
され、絶縁性金属酸化物からなる容量膜１０と、下部電
極９に対向する容量膜１０上の部分にそれぞれ形成され
た上部電極１１とを有し、一つの下部電極９が、一つの
トランジスタのソース領域２にそれぞれ接続されてい
る。
ンデンサを有する半導体記憶装置を提供する。 【解決手段】 半導体基板１上に形成された複数の下部
電極９と、複数の下部電極９上にわたって連続して形成
され、絶縁性金属酸化物からなる容量膜１０と、下部電
極９に対向する容量膜１０上の部分にそれぞれ形成され
た上部電極１１とを有し、一つの下部電極９が、一つの
トランジスタのソース領域２にそれぞれ接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性金属酸化物
を容量膜とした半導体記憶装置に関するものである。
を容量膜とした半導体記憶装置に関するものである。
【０００２】
【従来の技術】まず、従来の半導体記憶装置について、
図６を用いて説明する。
図６を用いて説明する。
【０００３】図６において、シリコン基板３１上に、メ
モリーセルのトランジスタの機能を有するトランスファ
ーゲートのソース領域３２、ドレーン領域３３、および
ワード線を担うゲート電極３４とそれを覆う絶縁膜３４
Ｒとから構成されるゲート部がそれぞれ形成されてい
る。ドレーン領域３３にはビット線３５が接続されてい
る。
モリーセルのトランジスタの機能を有するトランスファ
ーゲートのソース領域３２、ドレーン領域３３、および
ワード線を担うゲート電極３４とそれを覆う絶縁膜３４
Ｒとから構成されるゲート部がそれぞれ形成されてい
る。ドレーン領域３３にはビット線３５が接続されてい
る。
【０００４】これら、ソース領域３２、ドレーン領域３
３、ゲート電極３４等で構成されるトランジスタは、シ
リコン基板３１上にアレイ状に形成されているが、図６
では省略している。トランジスタ上には第１の保護絶縁
膜３６が形成されており、この第１の保護絶縁膜３６の
上面は平坦化されている。
３、ゲート電極３４等で構成されるトランジスタは、シ
リコン基板３１上にアレイ状に形成されているが、図６
では省略している。トランジスタ上には第１の保護絶縁
膜３６が形成されており、この第１の保護絶縁膜３６の
上面は平坦化されている。
【０００５】また、第１の保護絶縁膜３６にはソース領
域３２に接続されたコンタクトホール３７が形成されて
いる。コンタクトホール３７内には導電性のプラグ３８
が埋め込まれている。プラグ３８の上面には、下部電極
３９と、ドライエッチングで加工された絶縁性金属酸化
物からなる容量膜４０とが形成され、下部電極３９と容
量膜４０の側壁には、サイドウォール４１が形成されて
いる。
域３２に接続されたコンタクトホール３７が形成されて
いる。コンタクトホール３７内には導電性のプラグ３８
が埋め込まれている。プラグ３８の上面には、下部電極
３９と、ドライエッチングで加工された絶縁性金属酸化
物からなる容量膜４０とが形成され、下部電極３９と容
量膜４０の側壁には、サイドウォール４１が形成されて
いる。
【０００６】また、容量膜４０上には上部電極４２が形
成されている。下部電極３９、容量膜４０、および上部
電極４２からコンデンサが構成されている。
成されている。下部電極３９、容量膜４０、および上部
電極４２からコンデンサが構成されている。
【０００７】さらに、このコンデンサを覆うように第２
の保護絶縁膜４３が形成されている。この第２の保護絶
縁膜４３には、上部電極４２に通じるコンタクトホール
４４が設けられており、このコンタクトホール４４内に
は導電性の配線層４５が形成されている。
の保護絶縁膜４３が形成されている。この第２の保護絶
縁膜４３には、上部電極４２に通じるコンタクトホール
４４が設けられており、このコンタクトホール４４内に
は導電性の配線層４５が形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置は、容量膜４０をドライエッチング
で加工する際に、その加工部分に、イオンの衝突による
結晶構造の歪みが生じてしまう。この歪みは、コンデン
サの構造が微細化するほど電気特性に悪影響を及ぼし、
コンデンサの絶縁耐圧を低下させるという問題があっ
た。
来の半導体記憶装置は、容量膜４０をドライエッチング
で加工する際に、その加工部分に、イオンの衝突による
結晶構造の歪みが生じてしまう。この歪みは、コンデン
サの構造が微細化するほど電気特性に悪影響を及ぼし、
コンデンサの絶縁耐圧を低下させるという問題があっ
た。
【０００９】本発明は、容量膜の加工を不要にし、絶縁
耐圧の高いコンデンサを有する半導体記憶装置を提供す
ることを目的とする。
耐圧の高いコンデンサを有する半導体記憶装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に形成された複数の下部電極と、前記
複数の下部電極上にわたって連続して形成され、絶縁性
金属酸化物で構成される容量膜と、前記下部電極に対向
する前記容量膜上の部分にそれぞれ形成された上部電極
とを有し、一つの前記下部電極が、一つのトランジスタ
のソース領域にそれぞれ接続されたものである。
は、半導体基板上に形成された複数の下部電極と、前記
複数の下部電極上にわたって連続して形成され、絶縁性
金属酸化物で構成される容量膜と、前記下部電極に対向
する前記容量膜上の部分にそれぞれ形成された上部電極
とを有し、一つの前記下部電極が、一つのトランジスタ
のソース領域にそれぞれ接続されたものである。
【００１１】本発明では、容量膜を連続して形成するた
め、結晶性の良い容量膜を得ることができる。
め、結晶性の良い容量膜を得ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１３】本発明の第１の実施の形態における半導体
記憶装置について、図１ないし図３を用いて説明する。
記憶装置について、図１ないし図３を用いて説明する。
【００１４】図１において、半導体基板１上に、メモリ
ーセルのトランジスタの機能を有するトランスファーゲ
ートのソース領域２、ドレーン領域３、およびワード線
を担うゲート電極４とそれを覆う絶縁膜４Ｒとから構成
されるゲート部がそれぞれ形成されている。ドレーン領
域３にはビット線５が接続されている。
ーセルのトランジスタの機能を有するトランスファーゲ
ートのソース領域２、ドレーン領域３、およびワード線
を担うゲート電極４とそれを覆う絶縁膜４Ｒとから構成
されるゲート部がそれぞれ形成されている。ドレーン領
域３にはビット線５が接続されている。
【００１５】これら、ソース領域２、ドレーン領域３、
ゲート電極４等で構成されるトランジスタは、半導体基
板１上にアレイ状に形成されているが、図１では省略し
ている。トランジスタ上には、第１の保護絶縁膜６が形
成されており、この第１の保護絶縁膜６の上面は平坦化
されている。また、第１の保護絶縁膜６にはソース領域
２に接続されたコンタクトホール７が形成されている。
このコンタクトホール７内には導電性のプラグ８が埋め
込まれている。プラグ８の上面には下部電極９が形成さ
れている。そして、複数の下部電極９上にわたって、絶
縁性金属酸化物からなる容量膜１０が連続して形成され
ている。
ゲート電極４等で構成されるトランジスタは、半導体基
板１上にアレイ状に形成されているが、図１では省略し
ている。トランジスタ上には、第１の保護絶縁膜６が形
成されており、この第１の保護絶縁膜６の上面は平坦化
されている。また、第１の保護絶縁膜６にはソース領域
２に接続されたコンタクトホール７が形成されている。
このコンタクトホール７内には導電性のプラグ８が埋め
込まれている。プラグ８の上面には下部電極９が形成さ
れている。そして、複数の下部電極９上にわたって、絶
縁性金属酸化物からなる容量膜１０が連続して形成され
ている。
【００１６】さらに、下部電極９に対向する容量膜１０
上の部分にそれぞれ上部電極１１が形成されている。下
部電極９、容量膜１０、および上部電極１１からコンデ
ンサが構成されている。
上の部分にそれぞれ上部電極１１が形成されている。下
部電極９、容量膜１０、および上部電極１１からコンデ
ンサが構成されている。
【００１７】また、このコンデンサを覆うように第２の
保護絶縁膜１２が形成されている。この第２の保護絶縁
膜１２には、上部電極１１に通じるコンタクトホール１
３が設けられている。このコンタクトホール１３内には
導電性の配線層１４が形成されている。
保護絶縁膜１２が形成されている。この第２の保護絶縁
膜１２には、上部電極１１に通じるコンタクトホール１
３が設けられている。このコンタクトホール１３内には
導電性の配線層１４が形成されている。
【００１８】本実施の形態における半導体記憶装置で
は、容量膜１０を複数の下部電極９上にわたって連続し
ている構成とすることにより、下部電極９毎に容量膜１
０を分離する加工を行わないため、容量膜１０全体にわ
たって結晶構造に歪みがなく、コンデンサの絶縁耐圧を
向上することができる。なお、上部電極を白金膜または
白金と酸化イリジウムとの積層膜で構成すれば、特性の
よいコンデンサを得ることができる。
は、容量膜１０を複数の下部電極９上にわたって連続し
ている構成とすることにより、下部電極９毎に容量膜１
０を分離する加工を行わないため、容量膜１０全体にわ
たって結晶構造に歪みがなく、コンデンサの絶縁耐圧を
向上することができる。なお、上部電極を白金膜または
白金と酸化イリジウムとの積層膜で構成すれば、特性の
よいコンデンサを得ることができる。
【００１９】従来の半導体記憶装置ではコンデンサの絶
縁耐圧が１５Ｖであったのに対し、本実施の形態におけ
る半導体記憶装置では、コンデンサのうち、最外周に配
されたもの以外の絶縁耐圧が３５Ｖに向上した。
縁耐圧が１５Ｖであったのに対し、本実施の形態におけ
る半導体記憶装置では、コンデンサのうち、最外周に配
されたもの以外の絶縁耐圧が３５Ｖに向上した。
【００２０】図２は、最外周に配されたコンデンサの絶
縁耐圧と、このコンデンサの下部電極９の端部と容量膜
１０の端部との距離ｔ（図１参照）との関係を示す図で
ある。図２からわかるように、距離ｔが１μｍ以上のと
き、最外周コンデンサの絶縁耐圧を、その他のコンデン
サの絶縁耐圧と同程度の３５Ｖとすることができる。
縁耐圧と、このコンデンサの下部電極９の端部と容量膜
１０の端部との距離ｔ（図１参照）との関係を示す図で
ある。図２からわかるように、距離ｔが１μｍ以上のと
き、最外周コンデンサの絶縁耐圧を、その他のコンデン
サの絶縁耐圧と同程度の３５Ｖとすることができる。
【００２１】なお、不揮発性の半導体記憶装置を製造す
る場合、容量膜１０を構成する絶縁性金属酸化物として
は、ビスマス層状ペロブスカイト構造の強誘電体を用い
ることが好ましい。ビスマス層状ペロブスカイト構造の
強誘電体は、電荷保持能力および分極反転特性が非常に
すぐれている。
る場合、容量膜１０を構成する絶縁性金属酸化物として
は、ビスマス層状ペロブスカイト構造の強誘電体を用い
ることが好ましい。ビスマス層状ペロブスカイト構造の
強誘電体は、電荷保持能力および分極反転特性が非常に
すぐれている。
【００２２】また、揮発性の半導体記憶装置を製造する
場合、容量膜１０を構成する絶縁性金属酸化物として
は、チタン酸ストロンチウムバリウムまたは５酸化タン
タルを用いる。チタン酸ストロンチウムバリウムや５酸
化タンタルは、窒化シリコンや酸化シリコン等の絶縁膜
に比べ、比誘電率がそれぞれ、４００、２５と非常に大
きいため、ギガビットクラスのダイナミックＲＡＭを容
易に実現できる。
場合、容量膜１０を構成する絶縁性金属酸化物として
は、チタン酸ストロンチウムバリウムまたは５酸化タン
タルを用いる。チタン酸ストロンチウムバリウムや５酸
化タンタルは、窒化シリコンや酸化シリコン等の絶縁膜
に比べ、比誘電率がそれぞれ、４００、２５と非常に大
きいため、ギガビットクラスのダイナミックＲＡＭを容
易に実現できる。
【００２３】図３は、本発明の第１の実施の形態におけ
る他の半導体記憶装置の要部断面図を示す図である。図
３に示すように、上部電極１１を容量膜１０上に一様に
形成し、コンタクトホール１３および配線層１４をそれ
ぞれ１個所設ける構成としてもよい。
る他の半導体記憶装置の要部断面図を示す図である。図
３に示すように、上部電極１１を容量膜１０上に一様に
形成し、コンタクトホール１３および配線層１４をそれ
ぞれ１個所設ける構成としてもよい。
【００２４】次に、本発明の第２の実施の形態における
半導体記憶装置について、図４および図５を用いて説明
する。
半導体記憶装置について、図４および図５を用いて説明
する。
【００２５】この実施の形態における半導体記憶装置
は、第１の実施の形態における半導体記憶装置とは基本
的構成は同じであるが、下部電極９どうしの間に下部電
極９と同じ膜厚の絶縁膜１５を有している点が異なって
いる。この場合は、下部電極９の上面と絶縁膜１５の上
面との高さが揃うので、ＣＶＤ法等の複雑な成膜技術を
用いずに、スピンオン法等の簡単な成膜法により平坦な
容量膜１０を形成することができる。これにより、コン
デンサの電気的特性が向上する。
は、第１の実施の形態における半導体記憶装置とは基本
的構成は同じであるが、下部電極９どうしの間に下部電
極９と同じ膜厚の絶縁膜１５を有している点が異なって
いる。この場合は、下部電極９の上面と絶縁膜１５の上
面との高さが揃うので、ＣＶＤ法等の複雑な成膜技術を
用いずに、スピンオン法等の簡単な成膜法により平坦な
容量膜１０を形成することができる。これにより、コン
デンサの電気的特性が向上する。
【００２６】図５は、本発明の第２の実施の形態におけ
る他の半導体記憶装置の要部断面図を示す図である。図
５に示すように、上部電極１１を容量膜１０上に一様に
形成し、コンタクトホール１３および配線層１４をそれ
ぞれ１個所設ける構成としてもよい。
る他の半導体記憶装置の要部断面図を示す図である。図
５に示すように、上部電極１１を容量膜１０上に一様に
形成し、コンタクトホール１３および配線層１４をそれ
ぞれ１個所設ける構成としてもよい。
【００２７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、容量膜を分離する加工を行わず、容量膜を連
続して形成するため、容量膜の結晶構造に歪みがなく、
コンデンサの絶縁耐圧が向上するというすぐれた効果を
有する。
憶装置は、容量膜を分離する加工を行わず、容量膜を連
続して形成するため、容量膜の結晶構造に歪みがなく、
コンデンサの絶縁耐圧が向上するというすぐれた効果を
有する。
【図１】本発明の第１の実施の形態における半導体記憶
装置の要部断面図
装置の要部断面図
【図２】同半導体記憶装置の最外周に配されたコンデン
サの絶縁耐圧特性を示す図
サの絶縁耐圧特性を示す図
【図３】本発明の第１の実施の形態における他の半導体
記憶装置の要部断面図
記憶装置の要部断面図
【図４】本発明の第２の実施の形態における半導体記憶
装置の要部断面図
装置の要部断面図
【図５】本発明の第２の実施の形態における他の半導体
記憶装置の要部断面図
記憶装置の要部断面図
【図６】従来の半導体記憶装置の一部断面図
１ 半導体基板 ２ ソース領域 ３ ドレーン領域 ４ ゲート電極 ４Ｒ、１５ 絶縁膜 ５ ビット線 ６ 第１の保護絶縁膜 ７、１３ コンタクトホール ８ プラグ ９ 下部電極 １０ 容量膜 １１ 上部電極 １２ 第２の保護絶縁膜 １４ 配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上本 康裕 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F038 AC02 AC11 AC15 AV06 BH03 DF05 EZ01 5F083 AD22 AD48 JA06 JA13 JA14 JA43 MA06 MA18
Claims (5)
- 【請求項１】 半導体基板上に形成された複数の下部電
極と、前記複数の下部電極上にわたって連続して形成さ
れ、絶縁性金属酸化物で構成される容量膜と、前記下部
電極に対向する前記容量膜上の部分にそれぞれ形成され
た上部電極とを有し、一つの前記下部電極が、一つのト
ランジスタのソース領域にそれぞれ接続されていること
を特徴とする半導体記憶装置。 - 【請求項２】 前記上部電極が、前記半導体基板の水平
方向に連続して形成されていることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 前記容量膜の端部が、最外周に配された
前記下部電極の端部から１μｍ以上離れていることを特
徴とする請求項１または請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記上部電極が、白金膜、または、白金
と酸化イリジウムとの積層膜を含むことを特徴とする請
求項１ないし請求項３のいずれかに記載の半導体記憶装
置。 - 【請求項５】 前記容量膜が、ビスマス層状ペロブスカ
イト構造を有する強誘電体、またはチタン酸ストロンチ
ウムバリウム、または５酸化タンタルで構成されること
を特徴とする請求項１ないし請求項４のいずれかに記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176877A JP2000012804A (ja) | 1998-06-24 | 1998-06-24 | 半導体記憶装置 |
| US09/338,542 US6448598B2 (en) | 1998-06-24 | 1999-06-23 | Semiconductor memory |
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