JPH06244346A - 表面実装型半導体装置 - Google Patents
表面実装型半導体装置Info
- Publication number
- JPH06244346A JPH06244346A JP4752593A JP4752593A JPH06244346A JP H06244346 A JPH06244346 A JP H06244346A JP 4752593 A JP4752593 A JP 4752593A JP 4752593 A JP4752593 A JP 4752593A JP H06244346 A JPH06244346 A JP H06244346A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lead
- lead terminals
- width
- lead terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板へ実装する際のリード端子間の短絡を減
少させるとともに、位置ずれの許容量も大きくすること
ができる表面実装型半導体装置を提供する。 【構成】 パッケージ本体１から導出されたリード端子
２の幅Ｗを、リード端子２の所定の配列ピッチＰに対し
て２０〜３０％の範囲内に形成することにより、端子間
のクリアランスＣを拡げて端子間の短絡を減少させ、ま
た、基板のハンダ付接続用パターンに対する位置ずれの
余裕を拡げて、半導体装置の実装を容易に行なえるよう
にする。
少させるとともに、位置ずれの許容量も大きくすること
ができる表面実装型半導体装置を提供する。 【構成】 パッケージ本体１から導出されたリード端子
２の幅Ｗを、リード端子２の所定の配列ピッチＰに対し
て２０〜３０％の範囲内に形成することにより、端子間
のクリアランスＣを拡げて端子間の短絡を減少させ、ま
た、基板のハンダ付接続用パターンに対する位置ずれの
余裕を拡げて、半導体装置の実装を容易に行なえるよう
にする。
Description
【０００１】
【産業上の利用分野】本発明は、表面実装型半導体装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】最近、電気機器の小型・薄型化に伴い、
ＱＦＰ（Quad Flat Package)などの表面実装型半導体装
置が多く用いられている。また、半導体素子の高集積化
に伴い、表面実装型半導体装置は多ピン化および狭ピッ
チ化されている。このような表面実装型半導体装置の多
様化に鑑みて、日本電子機械工業規格（ＥＩＡＪ）
で、、リード端子の配列ピッチと、各ピッチに対応した
リード端子の幅等が推奨値として規定されている。例え
ば、図４中に鎖線で示すように、リード端子ピッチが
０．５ｍｍの場合は、リード端子幅が０．２ｍｍ、リー
ド端子ピッチが０．４ｍｍの場合は、リード端子幅が
０．１５ｍｍ、リード端子ピッチが０．３ｍｍの場合
は、リード端子幅が０．１ｍｍというようである。
ＱＦＰ（Quad Flat Package)などの表面実装型半導体装
置が多く用いられている。また、半導体素子の高集積化
に伴い、表面実装型半導体装置は多ピン化および狭ピッ
チ化されている。このような表面実装型半導体装置の多
様化に鑑みて、日本電子機械工業規格（ＥＩＡＪ）
で、、リード端子の配列ピッチと、各ピッチに対応した
リード端子の幅等が推奨値として規定されている。例え
ば、図４中に鎖線で示すように、リード端子ピッチが
０．５ｍｍの場合は、リード端子幅が０．２ｍｍ、リー
ド端子ピッチが０．４ｍｍの場合は、リード端子幅が
０．１５ｍｍ、リード端子ピッチが０．３ｍｍの場合
は、リード端子幅が０．１ｍｍというようである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。上述したようなファインピッチリードの表面実装
型半導体装置の場合、リード端子間の間隔（クリアラン
ス）も極めて狭くなる。例えば、リード端子ピッチが
０．５ｍｍで、リード端子幅が０．２ｍｍの場合、クリ
アランスが０．３ｍｍ、リード端子ピッチが０．４ｍｍ
で、リード端子幅が０．１５ｍｍの場合、クリアランス
が０．２５ｍｍ、リード端子ピッチが０．３ｍｍで、リ
ード端子幅が０．１ｍｍの場合、クリアランスが０．２
ｍｍというようである。そのため、表面実装型半導体装
置をプリント配線基板に実装する際に、ハンダ粒等によ
ってリード端子間が短絡しやすいという問題がある。
うな構成を有する従来例の場合には、次のような問題が
ある。上述したようなファインピッチリードの表面実装
型半導体装置の場合、リード端子間の間隔（クリアラン
ス）も極めて狭くなる。例えば、リード端子ピッチが
０．５ｍｍで、リード端子幅が０．２ｍｍの場合、クリ
アランスが０．３ｍｍ、リード端子ピッチが０．４ｍｍ
で、リード端子幅が０．１５ｍｍの場合、クリアランス
が０．２５ｍｍ、リード端子ピッチが０．３ｍｍで、リ
ード端子幅が０．１ｍｍの場合、クリアランスが０．２
ｍｍというようである。そのため、表面実装型半導体装
置をプリント配線基板に実装する際に、ハンダ粒等によ
ってリード端子間が短絡しやすいという問題がある。
【０００４】また、リード端子と基板上のハンダ接続用
パターンとの位置ずれの許容量も極めて小さくなるの
で、半導体装置の基板への実装に高精度を要し、実装装
置のコストアップや生産性の低下等を招いている。
パターンとの位置ずれの許容量も極めて小さくなるの
で、半導体装置の基板への実装に高精度を要し、実装装
置のコストアップや生産性の低下等を招いている。
【０００５】本発明は、このような事情に鑑みてなされ
たものであって、基板へ実装する際のリード端子間の短
絡を減少させるとともに、位置ずれの許容量も大きくす
ることができる表面実装型半導体装置を提供することを
目的としている。
たものであって、基板へ実装する際のリード端子間の短
絡を減少させるとともに、位置ずれの許容量も大きくす
ることができる表面実装型半導体装置を提供することを
目的としている。
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。本発明に
係る表面実装型半導体装置は、パッケージ本体から導出
されたリード端子の、少なくともハンダ付け接続に利用
される先端部分の幅が、リード端子の所定の配列ピッチ
に対して２０〜３０％の範囲内に形成されたものであ
る。
的を達成するために、次のような構成をとる。本発明に
係る表面実装型半導体装置は、パッケージ本体から導出
されたリード端子の、少なくともハンダ付け接続に利用
される先端部分の幅が、リード端子の所定の配列ピッチ
に対して２０〜３０％の範囲内に形成されたものであ
る。
【０００６】
【作用】本発明によれば、リード端子の幅が、リード端
子の所定の配列ピッチに対して２０〜３０％の範囲内に
形成されるので、リード端子間のクリアランスが比較的
大きくなり、ハンダ付け実装時のリード端子間の短絡が
抑制される。また、リード端子幅が比較的狭くなるの
で、その分、半導体装置の位置ずれの許容量が拡がり、
基板への実装を容易に行うことができる。
子の所定の配列ピッチに対して２０〜３０％の範囲内に
形成されるので、リード端子間のクリアランスが比較的
大きくなり、ハンダ付け実装時のリード端子間の短絡が
抑制される。また、リード端子幅が比較的狭くなるの
で、その分、半導体装置の位置ずれの許容量が拡がり、
基板への実装を容易に行うことができる。
【０００７】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は実施例に係るＱＦＰの外観斜視図であ
る。周知のように、エポキシ樹脂等で形成されたパッケ
ージ本体１内には、図示しない半導体素子が封止されて
いる。半導体素子の各電極は、パッケージ本体１内で各
リード端子２の先端部と金属細線によって電気接続され
ている。各リード端子２は、パッケージ本体１の各側面
から導出され、略Ｌの字状に屈曲形成されている。リー
ド端子２は、板厚が０．１〜０．１５ｍｍの鉄ニッケル
合金、コバール、銅合金等によって形成されている。
明する。図１は実施例に係るＱＦＰの外観斜視図であ
る。周知のように、エポキシ樹脂等で形成されたパッケ
ージ本体１内には、図示しない半導体素子が封止されて
いる。半導体素子の各電極は、パッケージ本体１内で各
リード端子２の先端部と金属細線によって電気接続され
ている。各リード端子２は、パッケージ本体１の各側面
から導出され、略Ｌの字状に屈曲形成されている。リー
ド端子２は、板厚が０．１〜０．１５ｍｍの鉄ニッケル
合金、コバール、銅合金等によって形成されている。
【０００８】各リード端子２の幅Ｗは、リード端子２の
配列ピッチＰに対して、２０〜３０％の範囲内（図４に
示す斜線領域内）に形成されている。配列ピッチＰは、
例えば、ＥＩＡＪ等によって規格化された所定のピッチ
に設定される。リード端子２の配列ピッチを変更する
と、半導体装置部品のユーザー側において、基板のハン
ダ接続用パターンの変更を余儀無くされるので不都合だ
からである。
配列ピッチＰに対して、２０〜３０％の範囲内（図４に
示す斜線領域内）に形成されている。配列ピッチＰは、
例えば、ＥＩＡＪ等によって規格化された所定のピッチ
に設定される。リード端子２の配列ピッチを変更する
と、半導体装置部品のユーザー側において、基板のハン
ダ接続用パターンの変更を余儀無くされるので不都合だ
からである。
【０００９】リード端子２の幅Ｗを上記の範囲内に設定
すると、端子間のクリアランスが比較的広くなり、実装
時のハンダ粒等による端子間の短絡が減少する。また、
図２に示すように、リード端子２の側縁と、基板のハン
ダ付用接続パターン３の側縁との距離Ｌ1 が、鎖線で示
した従来のリード端子４の場合の距離Ｌ2 に比べて大き
くなるので、それだけ位置ずれの許容量が拡がる。
すると、端子間のクリアランスが比較的広くなり、実装
時のハンダ粒等による端子間の短絡が減少する。また、
図２に示すように、リード端子２の側縁と、基板のハン
ダ付用接続パターン３の側縁との距離Ｌ1 が、鎖線で示
した従来のリード端子４の場合の距離Ｌ2 に比べて大き
くなるので、それだけ位置ずれの許容量が拡がる。
【００１０】リード端子２の幅Ｗが、リード端子２の配
列ピッチＰの３０％を超える寸法であると、リード端子
間のクリアランスが狭くなり、実装時の端子間短絡が増
加し、また、実装時の半導体装置の位置ずれの許容量が
狭くなり、実装が困難になる。一方、リード端子２の幅
Ｗが、リード端子２の配列ピッチＰの２０％未満の寸法
であると、リード端子２の幅が狭くなりすぎ、リード端
子２の強度が低下し、また、リードフレームの加工上の
困難性が増すので不都合である。
列ピッチＰの３０％を超える寸法であると、リード端子
間のクリアランスが狭くなり、実装時の端子間短絡が増
加し、また、実装時の半導体装置の位置ずれの許容量が
狭くなり、実装が困難になる。一方、リード端子２の幅
Ｗが、リード端子２の配列ピッチＰの２０％未満の寸法
であると、リード端子２の幅が狭くなりすぎ、リード端
子２の強度が低下し、また、リードフレームの加工上の
困難性が増すので不都合である。
【００１１】以下に、リード端子ピッチＰ、リード端子
幅Ｗ、端子間クリアランスＣを上記範囲内で設定した実
施例を示す。なお、括弧内はＥＩＡＪが推奨値として規
定している従来例、単位はｍｍである。 ピッチＰ 端子幅Ｗ クリアランス 実施例１ ０．５ ０．１２５（０．２） ０．３５ （０．３） 実施例２ ０．４ ０．１ （０．１５） ０．３ （０．２５） 実施例３ ０．３ ０．０７５（０．１） ０．２２５（０．２）
幅Ｗ、端子間クリアランスＣを上記範囲内で設定した実
施例を示す。なお、括弧内はＥＩＡＪが推奨値として規
定している従来例、単位はｍｍである。 ピッチＰ 端子幅Ｗ クリアランス 実施例１ ０．５ ０．１２５（０．２） ０．３５ （０．３） 実施例２ ０．４ ０．１ （０．１５） ０．３ （０．２５） 実施例３ ０．３ ０．０７５（０．１） ０．２２５（０．２）
【００１２】図３は、本発明のその他の実施例を示した
部分斜視図である。本実施例の特徴は、ハンダ付けに利
用されるリード端子２の先端部分２ａの幅を、リード端
子２の所定の配列ピッチＰに対して２０〜３０％の範囲
内に設定し、リード端子２の根元部分２ｂは比較的幅広
に形成したことにある。本実施例によれば、端子間の短
絡防止および実装の容易化を図ることができるともに、
リード端子２の根元部分の強度が向上するので、リード
端子２を細くしたことによるリード曲がりを軽減するこ
とができる。
部分斜視図である。本実施例の特徴は、ハンダ付けに利
用されるリード端子２の先端部分２ａの幅を、リード端
子２の所定の配列ピッチＰに対して２０〜３０％の範囲
内に設定し、リード端子２の根元部分２ｂは比較的幅広
に形成したことにある。本実施例によれば、端子間の短
絡防止および実装の容易化を図ることができるともに、
リード端子２の根元部分の強度が向上するので、リード
端子２を細くしたことによるリード曲がりを軽減するこ
とができる。
【００１３】なお、上述した各実施例では、ＱＦＰを例
に採って説明したが、本発明は、例えば、パッケージ本
体の対向する２側面からリード端子が導出された表面実
装型半導体装置にも適用することができる。
に採って説明したが、本発明は、例えば、パッケージ本
体の対向する２側面からリード端子が導出された表面実
装型半導体装置にも適用することができる。
【００１４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、パッケージ本体から導出されるリード端子
を、その幅がリード端子の所定の配列ピッチに対して２
０〜３０％の範囲内になるように形成したがので、リー
ド端子間のクリアランスが比較的広くなり、実装時の端
子間の短絡を抑制することができるとともに、実装時の
位置ずれの許容量が拡がり、実装の容易化を図ることも
できる。
によれば、パッケージ本体から導出されるリード端子
を、その幅がリード端子の所定の配列ピッチに対して２
０〜３０％の範囲内になるように形成したがので、リー
ド端子間のクリアランスが比較的広くなり、実装時の端
子間の短絡を抑制することができるとともに、実装時の
位置ずれの許容量が拡がり、実装の容易化を図ることも
できる。
【図１】本発明の実施例に係る表面実装型半導体装置の
外観斜視図である。
外観斜視図である。
【図２】基板実装時の状態を示す部分平面図である。
【図３】その他の実施例を示す部分斜視図である。
【図４】リード端子ピッチと端子幅との関係を示すグラ
フである。
フである。
１…パッケージ本体 ２…リード端子 Ｐ…リード端子の配列ピッチ Ｗ…リード端子の幅 Ｃ…リード端子間のクリアランス
Claims (1)
- 【請求項１】 パッケージ本体から導出されたリード端
子の、少なくともハンダ付け接続に利用される先端部分
の幅が、リード端子の所定の配列ピッチに対して２０〜
３０％の範囲内に形成されていることを特徴とする表面
実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4752593A JPH06244346A (ja) | 1993-02-12 | 1993-02-12 | 表面実装型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4752593A JPH06244346A (ja) | 1993-02-12 | 1993-02-12 | 表面実装型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244346A true JPH06244346A (ja) | 1994-09-02 |
Family
ID=12777544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4752593A Pending JPH06244346A (ja) | 1993-02-12 | 1993-02-12 | 表面実装型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107203075A (zh) * | 2017-05-22 | 2017-09-26 | 京东方科技集团股份有限公司 | 触摸显示面板和液晶显示设备 |
| CN111725151A (zh) * | 2019-03-22 | 2020-09-29 | 三菱电机株式会社 | 功率半导体装置及其制造方法 |
-
1993
- 1993-02-12 JP JP4752593A patent/JPH06244346A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107203075A (zh) * | 2017-05-22 | 2017-09-26 | 京东方科技集团股份有限公司 | 触摸显示面板和液晶显示设备 |
| CN107203075B (zh) * | 2017-05-22 | 2020-02-07 | 京东方科技集团股份有限公司 | 触摸显示面板和液晶显示设备 |
| CN111725151A (zh) * | 2019-03-22 | 2020-09-29 | 三菱电机株式会社 | 功率半导体装置及其制造方法 |
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