JPH06232348A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06232348A JPH06232348A JP5015236A JP1523693A JPH06232348A JP H06232348 A JPH06232348 A JP H06232348A JP 5015236 A JP5015236 A JP 5015236A JP 1523693 A JP1523693 A JP 1523693A JP H06232348 A JPH06232348 A JP H06232348A
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Abstract
・k個設けマトリクス状に配置し、それらをk個に分
け、j個のセクタとする。各ブロックの給電線PB1〜P
Bkを、ブロック選択トランジスタQB1〜QBkを介してセ
クタの給電線(例えばPS1)に接続し、各セクタの給電
線PS1〜PSjをセクタ選択トランジスタQS1〜QSjを介
して給電線Pに接続する。Pを動作または待機モードに
選択するトランジスタQを介して、ワード電圧VCHの給
電線に接続する。動作時には、QとQS1及びQB1をオン
にして、選択ワードドライバ#1を含むブロックB1及
セクタS1に対応した給電線PB1,PS1にVCHを供給す
る。 【効果】 非選択ブロックの貫通電流は、セクタ選択も
しくはブロック選択トランジスタで制限され、動作時の
半導体装置の貫通電流を大幅に低減できる。
Description
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー,システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ(1989年
5月)第188頁から第192頁(1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989))に述べられているように、MOSトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。この場合に、
高速動作を維持するためには、動作電圧の低下に見合っ
てMOSトランジスタのしきい電圧(VT)も低下させ
る必要がある。これは、動作速度は、MOSトランジス
タの実効ゲート電圧、すなわち動作電圧からVTを差し
引いた値で支配され、この値が大きいほど高速だからで
ある。例えば、実効チャネル長が0.15μm以下、チ
ップ内部の標準的動作電圧が1V、昇圧されたワード線
の電圧が1.75V程度と予想される16ギガビットD
RAMでは、トランジスタのVT(チャネル幅μm,ド
レイン電流10nAで定義、接合温度25℃の標準条
件、簡単のためにPMOSトランジスタのVTは符号を
反転させて示す)は−0.04Vともなる。しかし、動
作電圧が2V程度以下になり、VTを0.4V程度以下
にせざるを得なくなると、以下に述べるように、MOS
トランジスタのサブスレッショルド特性(テーリング特
性)によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。
いて説明する。理想的には、入力信号INが低レベル
(=VSS)の時はNチャネルMOSトランジスタMNが
オフ、INが高レベル(=VCC)の時はPチャネルMO
SトランジスタMPがオフになり、いずれにしても出力
電圧が確定した状態では電流が流れることはない。しか
し、MOSトランジスタのVTが低くなると、サブスレ
ッショルド特性を無視することができなくなる。
域におけるドレイン電流IDSは、ゲート・ソース間電圧
VGSの指数関数に比例し、次式で表される。
ル幅、I0、W0はVTを定義する際の電流値およびチャ
ネル幅、Sはテーリング係数(VGS-log IDS特性の傾
きの逆数)である。したがって、VGS=0でもサブスレ
ッショルド電流
フ状態のトランジスタはVGS=0であるから、非動作時
において高電源電圧VCCから接地電位である低電源電圧
VSSに向かって上記の電流ILが流れることになる。こ
のサブスレッショルド電流は、図7に示すように、しき
い電圧をVTからVT'に低下させると、ILからIL'に指
数関数的に大きくなる。数2の上式から明らかなよう
に、サブスレッショルド電流を低減するためには、VT
を大きくするかSを小さくすればよい。しかし、前者は
実効ゲート電圧の低下による速度の低下を招く。特に、
耐圧の点から微細化とともに動作電圧を低くしていく
と、速度低下は顕著になり、微細化の利点を生かせなく
なるので好ましくない。また後者は、室温動作を前提と
する限り、次の理由により困難である。テーリング係数
Sは、ゲート絶縁膜の容量COXとゲート下の空乏層の容
量CDにより、次のように表される。
度、qは素電荷である。上式から明らかなように、COX
およびCDの如何にかからわずS≧kT ln 10/qであ
り、室温では60mV以下にすることは困難である。
に、多数のMOSトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、VTが低くSが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。
るメモリを用いてさらに説明する。メモリLSI、例え
ばダイナミック・ランダム・アクセス・メモリ(DRA
M)では図8に示すように、メモリアレーMA内の任意
のメモリセルMCを選択するために、行線(ワード線W
L)を選択・駆動するためのXデコーダ(XDEC)と
ワードドライバ(WD)ならびに列線(データ線D)の
信号を増幅するセンスアンプ(SA)とセンスアンプを
駆動するセンスアンプ駆動回路(SAD)および列線を
選択するYデコーダ(YDEC)から構成される。さら
にこれらの回路を制御するための周辺回路(PR)が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のCMOS論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧V
T(以下、簡単のためにPMOSトランジスタとNMO
Sトランジスタの絶対値は等しく、VTと仮定する。)
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。例えば、デコ
ーダやドライバについてみると、アドレス信号によって
多数の同じ形式の回路の中から少数の特定の回路を選択
し駆動する。VTが十分大きければ、多数の非選択回路
は完全にカットして、すなわち貫通電流を実質的に零に
したまま、この選択・駆動がなされる。一般にメモリの
記憶容量が増加すると、このデコーダやドライバの数は
増えるが、非選択回路に貫通電流が流れない限り、記憶
容量が増大しても全体の電流が増えることはない。しか
し、これが可能なのはVTが大きい場合だけで、上述の
ように低くなると貫通電流は激増する。同様にチップ全
体が非選択(待機状態)の場合、従来はチップ内のほと
んどの回路をオフにして、電源電流を極力小さくできて
いたが、もはやこれは不可能となる。この問題はメモリ
LSIに限らず、メモリを内蔵するCMOS論理回路を
基本にした全ての半導体集積回路で共通である。
Sトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ,デコーダなどの貫通電流を低減することに
ある。
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも1個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。
択回路に流れる貫通電流を最小化できる。
(図8中WD)に適用した例について説明する。ワード
線が選択され所要のワード電圧VCHがワード線に印加さ
れた後の状態を例にとると、図9に示す従来の構成で
は、VTが十分高くありさえすれば、すべてのCMOS
ドライバには貫通電流が流れない。しかし、VTが0.
4V程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
(r)が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計IAは、
は電流値I0で定義したしきい値電圧、Sはテーリング
係数である。ワードドライバ電源VCHは通常、外部電源
をチップ内部で昇圧して供給されるので、電流駆動能力
には限界があり、IAが大きくなると処理できなくな
る。これを解決する方法として、(1)ワードドライバ
の給電線に所要の電圧を所望の期間だけ印加する方法、
(2)ワードドライバ群を複数のドライバからなる多数
のブロックに分けて、所要の電圧を選択したい特定ブロ
ックにのみ印加する方法、(3)両者を組み合わせた方
法、がある。
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図11に示す動
作タイミングに従い、ワードドライバを構成するPMO
Sトランジスタの電圧関係に着目して、動作を説明す
る。NMOSトランジスタとキャパシタ(蓄積容量)か
らなる周知のDRAM用メモリセルの場合、非選択状態
のすべてのワード線の電圧はVSS(0V)でなければな
らないために、選択しようとするワードドライバを含む
全てのワードドライバ内の該PMOSトランジスタのゲ
ート電圧はVCHである。次に選択動作が始まると選択ド
ライバ(#1)のPMOSトランジスタのゲートNX1だ
けが0Vとなる。このとき、その他のワードドライバ
(#2〜#r)ではVCHのままであり、これですべての
ワードドライバのPMOSトランジスタのゲート電圧が
確定する。今、PMOSトランジスタのソースが接続さ
れた共通給電線PBの電圧を、上述したPMOSトラン
ジスタのゲート電圧が確定する前までは、該PMOSト
ランジスタのサブスレッショルド電流が無視できる程度
に、VCHよりも低いある電圧以下、極端な場合には0V
に設定しておく。ここで、ある電圧とは、PMOSトラ
ンジスタのVTに対して、VCH−(0.4V−VT)程度
である。なぜなら、PMOSトランジスタのサブスレッ
ショルド電流を無視できる程度に小さくするためには、
ゲート−ソース間の電圧からVTを引いた実効ゲート電
圧が、前述したように0.4V程度必要だからである。
例えば、16ギガビットDRAMでは、前述したように
VCH=1.75V,VT=−0.04V程度なので、こ
こでいうある電圧は、1.31V程度である。ゲート電
圧確定後に共通給電線PBをVCHに上げると、選択ワー
ド線には対応したPMOSトランジスタからVCHの電圧
が印加される。所望の期間印加した後、すべてのワード
ドライバでPMOSトランジスタのゲート電圧をVCHに
すると、選択ワード線は対応するNMOSトランジスタ
によって0Vに放電する。その後に、共通給電線PBの
電圧を再び上述したある電圧以下に降下させる。このよ
うな駆動法によって、共通駆動線にVCHが印加されてい
る期間中には非選択ワードドライバのPMOSトランジ
スタにはサブスレッショルド電流は依然として流れ続け
るという問題点があるが、それ以外の時間帯には外電流
が流れることはない。なお、共通給電線に所要のワード
電圧を印加した後にドライバの論理入力が確定しても、
ワード線には正常な電圧が得られる。この場合には、給
電線にワード電圧を印加してからドライバの論理入力が
確定するまでの期間は、すべてのワードドライバにサブ
スレッショルド電流が無駄に流れる。これに対して、論
理入力が確定してから共通給電線にワード電圧を印加す
る方法では、この期間の無駄な電流は削減できる。ただ
し、やや低速な動作となる。共通給電線の寄生容量が大
きいために、この部分での立ち上がり時間が長く必要と
なり、その分だけアクセス時間が遅くなるためである。
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図12は、n個のワードドライバからなる
ブロックm個を1次元配置したもの(ただし、m・n=
r)で、図10に示した実施例に比べて1/mだけサブ
スレッショルド電流を小さくできる。図13は、l(小
文字のエル)個のワードドライバからなるブロックをk
(以下ではボルツマン定数ではない)個だけ行方向に、
またj個だけ列方向に2次元(マトリクス)配置したも
の(ただし、j・k・l=r)である。この構成では、
図10に示した実施例に比べて1/(j・k)だけサブ
スレッショルド電流を小さくできる。図12の1次元配
置は図13の2次元配置についての説明から自明となる
ので、以下では2次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。
施例で、図15はその動作タイミング図である。選択し
たいブロック、例えばB1,1に対応する行線(PS1)に
所要のワード電圧VCHを印加し、対応する列線(ΦB1)
には0Vを印加する。ブロック選択PMOSトランジス
タQ1,1はオンとなり、B1,1に属する給電線(P1,1)
はVCHに充電される。B1,1に属するワードドライバを
構成するPMOSトランジスタのゲート電圧は既に確定
しているので、それに応じて選択されたワード線にVCH
が印加される。もちろん前述したように、P1,1にVCH
を印加した後に上述のゲート電圧が確定してもワード線
を正常に駆動できる。所望の期間だけ印加した後、P11
はそれに接続されているNMOSトランジスタで0Vに
放電される。非選択ブロックに属する給電線は0Vのま
まである。ここで簡単のために、ブロック選択PMOS
トランジスタならびに給電線放電用NMOSトランジス
タのVTを充分高く(0.4V程度)選んだ場合を考え
る。非選択ブロックの給電線は常に0Vなので、非選択
ブロック中のワードドライバにはサブスレッショルド電
流は流れない。したがって、全体の貫通電流を、ほぼ選
択ブロック内のl個のワードドライバの貫通電流だけと
大幅に低減できる。また、給電線が分割され、分割され
た寄生容量の小さい給電線を駆動すれば良いので、図1
0に示した実施例に比べて高速に動作できる。
例である。図14に示した実施例と同様に、行の給電線
(例えばPS1)と列の制御線(例えばΦB1)で交点のブ
ロックだけを選択する。図4に示した実施例と異なる点
は以下の通りである。図4では、選択されていない状態
における各ブロックの給電線の電圧は0Vで、ブロック
の選択動作が開始されてからも非選択ブロックの給電線
は全て0Vである。いずれかひとつのブロックを選択す
るとき、その給電線の電圧を0VからVCHまで充電しな
ければならないため、低速でかつ過渡電流が大きくなる
欠点がある。これを解決するためには、あるブロックが
非選択状態から選択状態になるとき、その給電線の電圧
変化ができるだけ小さく、なおかつ他の非選択ブロック
のサブスレッショルド電流が無視できるほど小さく抑え
られていることが望ましい。図1に示す実施例は、これ
を実現するもので、以下の二つの特長を持つ。 (1)ドライバをブロックに分けた階層型給電線:それ
ぞれl個のワードドライバからなるブロックをj・k個
設けて、マトリクス状に配置する。それらをk個ずつに
分け、j個のセクタとする。各ブロックの給電線PB1〜
PBkを、ブロック選択トランジスタQB1〜QBkを介し
て、セクタの給電線(例えばPS1)に接続する。また、
各セクタの給電線PS1〜PSjを、セクタ選択トランジス
タQS1〜QSjを介して、給電線Pに接続する。さらに、
Pを動作モードと待機モードを選択するトランジスタQ
を介して、ワード電圧VCHの給電線に接続する。 (2)階層的なゲート幅の設定:ブロック選択トランジ
スタのゲート幅(d・W)を、ブロック内のワードドラ
イバトランジスタのゲート幅の合計(l・W)よりも十
分小さく選んでおく(d≪l)。また、セクタ選択トラ
ンジスタのゲート幅(e・W)を、セクタ内のブロック
選択トランジスタのゲート幅の合計(k・d・W)より
も十分小さく選んでおく(e≪k・d)。さらに、Qの
ゲート幅(f・W)を、全セクタ選択トランジスタのゲ
ート幅の合計(j・e・W)よりも十分小さく選んでお
く(f≪j・e)。
て、選択ワードドライバ(#1)を含むブロックB1及
びB1を含むセクタS1に対応した給電線PB1及びPS1に
VCHを供給する。ここで、すべてのトランジスタのVT
は、同じ低い値と仮定する。この構成により、非選択セ
クタ(S2〜Sj)のそれぞれ全体の貫通電流は、対応し
たセクタ選択トランジスタ(QS2〜QSj)1個のサブス
レッショルド電流に等しくなる。また、選択セクタ(S
1)内の非選択ブロック(B2〜Bk)の各々の貫通電流
は、対応したブロック選択トランジスタ(QB2〜QBk)
1個のサブスレッショルド電流に等しくなる。なぜな
ら、サブスレッショルド電流はトランジスタのゲート幅
に比例するから、例えばS1内の非選択ブロックで仮に
l・iの電流が流れようとしても、結局は全体の貫通電
流は、ブロック選択トランジスタのサブスレッショルド
電流(d・i)に制限されるためである。したがって、
全貫通電流IAは、表1に示すようにほぼ(l+k・d
+j・e)iとなる。IAを小さくするためには、lと
(k・d)及び(j・e)を同程度の値に設定するのが
よい。ここで、d,e,fを4程度にしておけば、直列
トランジスタ(Q,QS1,QB1)の速度並びにチップ面
積に与える影響は小さくできる。
ほとんどオフの状態にする。全体の貫通電流ISはQの
サブスレッショルド電流と等しくなり、従来に比べf/
j・k・lだけ小さくできる。なお、ブロックの給電線
の電圧は、j・k・l・Wとf・Wの比とテーリング係
数によって定まるΔVだけVCHから下がり、図2に示す
ようになる。
RAMを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅5μmで電流10nAが
流れる電圧で定義したしきい値電圧VTが−0.12
V,テーリング係数Sが97mV/dec.,接合温度
Tが75℃,実効ゲート長Leffが0.15μm,ゲー
ト酸化膜厚TOXが4nm,ワード電圧VCHが1.75
V,電源電圧VCCが1Vである。本発明により、サブス
レッショルド電流が従来の約700mAから、動作時で
は約350分の1の約2mAに、待機時では約3300
0分の1の約20μAに低減できる。
(Φ,ΦS1〜ΦSj,ΦB1〜ΦBk:V CH)には、QとQS1
〜QSj及びQB1〜QBkがほとんどオフになっているの
で、PはVCHよりも低い電圧VCH−ΔV"になってお
り、PS1〜PSjはより低い電圧VCH−ΔV'に、PB1〜
PBkはそれよりもさらに低い電圧VCH−ΔVになってい
る。すべてのワード線は、PB1〜PBkの電圧と無関係に
VSSに固定されている。外部クロック信号/RAS(こ
こで「/」はバー信号を示す)がオンになると、まずΦ
でQがオンになり、Pの寄生容量Cをt1時間充電しV
CHにする。次に、ΦS1でQS1がオンになり、PS1の寄生
容量CS1をt2時間充電しVCHにする。また、ΦB1でQ
B1がオンになり、PB1の寄生容量CB1をt3時間充電し
VCHにする。このとき、QS2〜QSj及びQB2〜QBkはほ
とんどオフのままである。その後、Xデコーダ出力信号
X1によりワードドライバ#1が選択され、ワード線が
駆動される。/RASがオフになると、QとQS1及びQ
B1はオフになる。P,PS1,PB1は、長時間が経過する
と、それぞれVCH−ΔV",VCH−ΔV',VCH−ΔVと
なる。ここで、アクセス時間を損なうことなく、給電線
(P,P1)をVCHに充電できる。なぜなら、Cが大き
くてもΔV"は数百mV程度と小さく、しかも/RAS
がオンした直後からPの充電時間(t1)を十分とれる
からである。また、セクタやブロックに分割されている
のでCS1,CB1が比較的小さいため、PS1,PB1の充電
時間(t2,t3)は短くできるからである。
レート(基板)の接続に触れなかったが、PMOSトラ
ンジスタのサブストレートを全てVCHに接続するのが望
ましい。その方が、ドレインを接続する給電線にサブス
トレートも接続するよりも、給電線の充電に要する電荷
が小さく充電時間が短くなる。前述のように非選択ブロ
ックの給電線はVCHからΔVだけ低下したときに、基板
バイアス効果により非選択ブロック内のPMOSトラン
ジスタのしきい電圧が高くなるためである。ソースがゲ
ートよりも低い電圧になる上に、しきい電圧が高くなる
ことによって、サブストレートがドレインと同じ電圧の
場合に比べ、小さなΔVで同じ電流低減効果が得られ
る。
昇圧されているので、ワードドライバのMOSトランジ
スタには他の回路よりも大きな振幅の電圧がゲートに入
力される。そこで、その分だけVTを高くしてさらに低
電流化することもできる。ただし、動作速度がやや遅く
なるという欠点がある。
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図1のQとQS1〜QSj及びQ
B1〜QBkのしきい電圧をワードドライバ内のトランジス
タよりも高くし、d,e,fを大きく設定することによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのに対し、
オン抵抗には1次関数でしか影響しないためである。ゲ
ート幅に伴いゲート容量が大きくなっても、図3での充
電時間t1,t2,t3が確保できれば、動作速度の点で
問題ない。したがって、動作速度を劣化させることなく
貫通電流をさらに低減できる。レイアウト面積の点で
も、比較的個数が少ないため問題ない。場合によって
は、Qだけにしきい電圧の高いトランジスタを用いて
も、待機電流の低減に有効である。
OSトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。(1)スイッチが選択された場合:該スイッチを
短絡したと仮定したときに該スイッチの負荷(例えばブ
ロック選択用スイッチでは、l個のワードドライバ)で
流れる動作電流(サブスレッショルド電流及び選択され
たワード線の充電電流)よりも、該スイッチの電流駆動
能力が大きい。(2)スイッチが非選択の場合:該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
(サブスレッショルド電流)よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。
なっている活性期間中は、Φ,ΦS1,ΦB1を下げた
ままにして、Q,QS1,QB1をオンに保っていた。これ
は、/RASにより発生される活性時と待機時の動作モ
ードを指定する信号によりΦを制御し、その信号とアド
レス信号との組み合わせ信号によりΦS1,ΦB1を制御す
ることにより実現される。さらに、/RASの立ち下が
りからワード線の駆動が終了するまでの期間を指定する
信号を用いて、ワード線駆動後はΦ,ΦS1,ΦB1をVCH
にしてQ,QS1,QB1をオフにすることも可能である。
これによりワード線駆動後の貫通電流を、活性時であっ
ても待機電流ISと同程度に低減できる。この効果は、
/RASが0Vとなっている活性期間が長いほど大き
い。ただし、この場合、メモリセルの再書込みのため
に、/RASの立上りから一定期間、Φ,ΦS1,ΦB1を
下げてQ,QS1,QB1をオンにする必要がある。
のブロックに分けた例である。データ線対あたり512
個のメモリセル(MC1〜MC512)が設けられ、512
本のワード線により選択される。メモリセルを高密度に
配置するために、このワード線の線幅と間隔は最小加工
寸法と同程度である。そのため、ワードドライバをワー
ド線と同ピッチでレイアウトすることはできず、一般に
4段程度に分けてレイアウトされる。レイアウト上の各
段をそのままワードドライバのブロック(B1〜B4)と
したのが図4であり、各ブロックの給電線を別にするこ
とにより、レイアウト面積が増加することはない。この
ように、lの値を、データ対線あたりのメモリセル数よ
りも小さくできる。逆に大きくすることが可能なのは自
明であり、lの値の自由度は大きい。したがって、動作
時の貫通電流IAが最も小さくなるようにlと(k・
d)及び(j・e)を設定することができる。
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。
ダに適用した例を示す。NAND回路とインバータのC
MOS論理回路2段で構成されたAND回路で構成した
例で、VCCとVSSの両側に階層型給電線を用いることが
特徴である。NAND回路は、待機時ではすべてVCCを
出力し、動作時に少数が0Vを出力する。貫通電流はV
SS側のNMOSトランジスタで定まるので、VSS側に階
層型給電線を用いる。反対に、インバータは、待機時で
はすべて0Vを出力し、動作時に少数がVCCを出力す
る。貫通電流はPMOSトランジスタで定まるので、V
CC側に階層型給電線を用いる。このように、VCCとVSS
の両側に階層型給電線を用いることにより、多段の論理
回路であっても、動作を不安定にすること無く、貫通電
流を低減できる。なお、図10から図15に示したよう
な方式のいずれも、同様にデコーダなどの多段の回路に
適用できる。
中心に動作を行う回路でも、VCCとVSSの両側に本発明
を適用することにより、貫通電流を低減できる。待機時
に同じ電圧を出力し、動作時に少数が動作する回路群で
あれば、本発明を適用できる。そのとき、全ての回路が
同一のトランジスタサイズである必要はなく、構成が異
なっていても良い。また、ブロック内の回路数やセクタ
内のブロック数が異なっていても良い。
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。
ック・ランダム・アクセス・メモリ(SRAM)やリー
ド・オンリー・メモリ(ROM)あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理LSIにも適用
できる。また、NMOS論理回路などのCMOS以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧0.4V程度以下のLS
Iでは、効果が著しい。特に、動作電圧2V程度以下で
は動作速度の点から0.2V程度のしきい電圧が必要に
なり、あるいはゲート長0.2μm程度以下ではスケー
リング則により0.2V程度のしきい電圧となるので、
そのようなLSIでは非常に効果が大きく、電池動作な
ども始めて可能となる。
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
る。
点を示す図である。
る。
分けた例を示す図である。
図である。
る。
した実施例を示す図である。
ある。
ある。
ある。
る。
ある。
デコーダ、D…データ線、SA…センスアンプ、YDE
C…Yデコーダ、SAD…センスアンプ駆動回路、MC
…メモリセル、MA…メモリアレー、PR…周辺回路、
VCH…ワード電圧、VCC…電源電圧、VSS…接地電圧
(0V)、S1〜Sj…セクタ、B1〜Bk…ブロック、j
…セクタ数、k…セクタ1個あたりのブロック数、l…
ブロック1個あたりの回路数、P…給電線、Q…動作モ
ードと待機モードを選択するトランジスタ、PS1〜PSk
…セクタの給電線、QS1〜QSj…セクタ選択トランジス
タ、PB1〜PBk…ブロックの給電線、QB1〜QBk…ブロ
ック選択トランジスタ。
Claims (5)
- 【請求項1】複数の行線と、 該行線と交わるように配置された列線と、 2次元に配置された複数の回路ブロックとを有し、 該行線と該列線により選択された特定の回路ブロックに
所要の動作電圧が供給され、他の回路ブロックには上記
所要の動作電圧の供給を停止することを特徴とする半導
体集積回路装置。 - 【請求項2】上記行線及び上記列線の選択動作は、アド
レス信号に従うことを特徴とする請求項1に記載の半導
体集積回路装置。 - 【請求項3】上記行線は、給電線であり、 上記列線により制御されるスイッチを介して、上記回路
ブロックに接続されることを特徴とする請求項1に記載
の半導体集積回路装置。 - 【請求項4】上記スイッチは、MOSトランジスタによ
り構成されることを特徴とする請求項3に記載の半導体
集積回路装置。 - 【請求項5】上記複数の回路ブロックは、CMOS回路
により構成されることを特徴とする請求項1から請求項
4までのいずれかに記載の半導体集積回路装置。
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