JP3721067B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は微細MOSトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。
【0002】
【従来の技術】
1989 インターナショナル シンポジウム オン ブイ・エル・エス・アイ テクノロジー,システムズ アンド アプリケーションズ、プロシーディングズ オブ テクニカル ペーパーズ(1989年5月)第188頁から第192頁(1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings of Technical Papers, pp.188-192 (May 1989))に述べられているように、MOSトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。
この場合に、高速動作を維持するためには、動作電圧の低下に見合ってMOSトランジスタのしきい電圧(VT)も低下させる必要がある。これは、動作速度は、MOSトランジスタの実効ゲート電圧、すなわち動作電圧からVTを差し引いた値で支配され、この値が大きいほど高速だからである。
例えば、実効チャネル長が0.15μm以下、チップ内部の標準的動作電圧が1V、昇圧されたワード線の電圧が1.75V程度と予想される16ギガビットDRAMでは、トランジスタのVT(チャネル幅μm,ドレイン電流10nAで定義、接合温度25℃の標準条件、簡単のためにPMOSトランジスタのVTは符号を反転させて示す)は−0.04Vともなる。
しかし、動作電圧が2V程度以下になり、VTを0.4V程度以下にせざるを得なくなると、以下に述べるように、MOSトランジスタのサブスレッショルド特性(テーリング特性)によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。
【0003】
図6に示す従来のCMOSインバータについて説明する。理想的には、入力信号INが低レベル(=VSS)の時はNチャネルMOSトランジスタMNがオフ、INが高レベル(=VCC)の時はPチャネルMOSトランジスタMPがオフになり、いずれにしても出力電圧が確定した状態では電流が流れることはない。しかし、MOSトランジスタのVTが低くなると、サブスレッショルド特性を無視することができなくなる。
【0004】
図7に示すように、サブスレッショルド領域におけるドレイン電流IDSは、ゲート・ソース間電圧VGSの指数関数に比例し、次式で表される。
【0005】
【数1】
【0006】
ただし、WはMOSトランジスタのチャネル幅、I0、W0はVTを定義する際の電流値およびチャネル幅、Sはテーリング係数(VGS-log IDS特性の傾きの逆数)である。したがって、VGS=0でもサブスレッショルド電流
【0007】
【数2】
【0008】
が流れる。図6のCMOSインバータでオフ状態のトランジスタはVGS=0であるから、非動作時において高電源電圧VCCから接地電位である低電源電圧VSSに向かって上記の電流ILが流れることになる。
このサブスレッショルド電流は、図7に示すように、しきい電圧をVTからVT'に低下させると、ILからIL'に指数関数的に大きくなる。
数2の上式から明らかなように、サブスレッショルド電流を低減するためには、VTを大きくするかSを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
テーリング係数Sは、ゲート絶縁膜の容量COXとゲート下の空乏層の容量CDにより、次のように表される。
【0009】
【数3】
【0010】
ここで、kはボルツマン定数、Tは絶対温度、qは素電荷である。上式から明らかなように、COXおよびCDの如何にかからわずS≧kT ln 10/qであり、室温では60mV以下にすることは困難である。
【0011】
【発明が解決しようとする課題】
以上述べた現象のために、多数のMOSトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、VTが低くSが大きくなるため、この問題はさらに深刻になる。低電圧動作・低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、あるいは携帯用機器に必須である電池動作の時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【0012】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリLSI、例えばダイナミック・ランダム・アクセス・メモリ(DRAM)では図8に示すように、メモリアレーMA内の任意のメモリセルMCを選択するために、行線(ワード線WL)を選択・駆動するためのXデコーダ(XDEC)とワードドライバ(WD)ならびに列線(データ線D)の信号を増幅するセンスアンプ(SA)とセンスアンプを駆動するセンスアンプ駆動回路(SAD)および列線を選択するYデコーダ(YDEC)から構成される。さらにこれらの回路を制御するための周辺回路(PR)が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時などでの低消費電力化のために、上述のCMOS論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧VT(以下、簡単のためにPMOSトランジスタとNMOSトランジスタの絶対値は等しく、VTと仮定する。)が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。VTが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはVTが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択(待機状態)の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリLSIに限らず、メモリを内蔵するCMOS論理回路を基本にした全ての半導体集積回路で共通である。
【0013】
従って本発明の目的とするところは、MOSトランジスタを微細化しても高速・低電力の半導体集積回路装置を提供すること、特にメモリあるいはメモリを内蔵する半導体集積回路装置において問題となるワードドライバ,デコーダなどの貫通電流を低減することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、所望の時間帯には少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を少なくとも1個以上のブロックとし、該ブロックに対応して給電線を設け、この給電線に選択的に所望の動作電圧を与える。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【0015】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【0016】
【発明の実施の形態】
まず、本発明をDRAMのワードドライバ(図8中WD)に適用した例について説明する。ワード線が選択され所要のワード電圧VCHがワード線に印加された後の状態を例にとると、図9に示す従来の構成では、VTが十分高くありさえすれば、すべてのCMOSドライバには貫通電流が流れない。しかし、VTが0.4V程度以下と低くなると、ワードドライバに貫通電流が流れるようになり、大容量化しワードドライバ数(r)が増加すると共にこの大きさは無視できなくなる。この貫通電流の合計IAは、
【0017】
【数4】
【0018】
と表せる。ここで、図2に示すようにVTは電流値I0で定義したしきい値電圧、Sはテーリング係数である。ワードドライバ電源VCHは通常、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、IAが大きくなると処理できなくなる。
これを解決する方法として、(1)ワードドライバの給電線に所要の電圧を所望の期間だけ印加する方法、(2)ワードドライバ群を複数のドライバからなる多数のブロックに分けて、所要の電圧を選択したい特定ブロックにのみ印加する方法、(3)両者を組み合わせた方法、がある。
【0019】
図10は、ワードドライバの給電線に所要の電圧を所望の期間だけ印加し、サブスレッショルド電流が流れる時間を限定した実施例である。ドライバの論理入力が確定した後にブロックの共通給電線に所要のワード電圧を供給することに特長がある。図11に示す動作タイミングに従い、ワードドライバを構成するPMOSトランジスタの電圧関係に着目して、動作を説明する。NMOSトランジスタとキャパシタ(蓄積容量)からなる周知のDRAM用メモリセルの場合、非選択状態のすべてのワード線の電圧はVSS(0V)でなければならないために、選択しようとするワードドライバを含む全てのワードドライバ内の該PMOSトランジスタのゲート電圧はVCHである。次に選択動作が始まると選択ドライバ(#1)のPMOSトランジスタのゲートNX1だけが0Vとなる。このとき、その他のワードドライバ(#2〜#r)ではVCHのままであり、これですべてのワードドライバのPMOSトランジスタのゲート電圧が確定する。今、PMOSトランジスタのソースが接続された共通給電線PBの電圧を、上述したPMOSトランジスタのゲート電圧が確定する前までは、該PMOSトランジスタのサブスレッショルド電流が無視できる程度に、VCHよりも低いある電圧以下、極端な場合には0Vに設定しておく。ここで、ある電圧とは、PMOSトランジスタのVTに対して、VCH−(0.4V−VT)程度である。なぜなら、PMOSトランジスタのサブスレッショルド電流を無視できる程度に小さくするためには、ゲート−ソース間の電圧からVTを引いた実効ゲート電圧が、前述したように0.4V程度必要だからである。例えば、16ギガビットDRAMでは、前述したようにVCH=1.75V,VT=−0.04V程度なので、ここでいうある電圧は、1.31V程度である。ゲート電圧確定後に共通給電線PBをVCHに上げると、選択ワード線には対応したPMOSトランジスタからVCHの電圧が印加される。所望の期間印加した後、すべてのワードドライバでPMOSトランジスタのゲート電圧をVCHにすると、選択ワード線は対応するNMOSトランジスタによって0Vに放電する。その後に、共通給電線PBの電圧を再び上述したある電圧以下に降下させる。このような駆動法によって、共通駆動線にVCHが印加されている期間中には非選択ワードドライバのPMOSトランジスタにはサブスレッショルド電流は依然として流れ続けるという問題点があるが、それ以外の時間帯には外電流が流れることはない。なお、共通給電線に所要のワード電圧を印加した後にドライバの論理入力が確定しても、ワード線には正常な電圧が得られる。この場合には、給電線にワード電圧を印加してからドライバの論理入力が確定するまでの期間は、すべてのワードドライバにサブスレッショルド電流が無駄に流れる。これに対して、論理入力が確定してから共通給電線にワード電圧を印加する方法では、この期間の無駄な電流は削減できる。ただし、やや低速な動作となる。共通給電線の寄生容量が大きいために、この部分での立ち上がり時間が長く必要となり、その分だけアクセス時間が遅くなるためである。
【0020】
図12ならびに図13は、上述した問題点を解決する概念的実施例で、ワードドライバ群を複数のドライバからなる多数のブロックに分割し、サブスレッショルド電流を選択されたブロックだけに限定したことに特長がある。すなわち、分割数に逆比例して該電流を低減できる。図12は、n個のワードドライバからなるブロックm個を1次元配置したもの(ただし、m・n=r)で、図10に示した実施例に比べて1/mだけサブスレッショルド電流を小さくできる。図13は、l(小文字のエル)個のワードドライバからなるブロックをk(以下ではボルツマン定数ではない)個だけ行方向に、またj個だけ列方向に2次元(マトリクス)配置したもの(ただし、j・k・l=r)である。この構成では、図10に示した実施例に比べて1/(j・k)だけサブスレッショルド電流を小さくできる。図12の1次元配置は図13の2次元配置についての説明から自明となるので、以下では2次元配置を例にさらにいくつかの実施例をもとに詳細に説明する。
【0021】
図14は2次元配置の代表的選択方式の実施例で、図15はその動作タイミング図である。選択したいブロック、例えばB1,1に対応する行線(PS1)に所要のワード電圧VCHを印加し、対応する列線(ΦB1)には0Vを印加する。ブロック選択PMOSトランジスタQ1,1はオンとなり、B1,1に属する給電線(P1,1)はVCHに充電される。B1,1に属するワードドライバを構成するPMOSトランジスタのゲート電圧は既に確定しているので、それに応じて選択されたワード線にVCHが印加される。もちろん前述したように、P1,1にVCHを印加した後に上述のゲート電圧が確定してもワード線を正常に駆動できる。所望の期間だけ印加した後、P11はそれに接続されているNMOSトランジスタで0Vに放電される。非選択ブロックに属する給電線は0Vのままである。ここで簡単のために、ブロック選択PMOSトランジスタならびに給電線放電用NMOSトランジスタのVTを充分高く(0.4V程度)選んだ場合を考える。非選択ブロックの給電線は常に0Vなので、非選択ブロック中のワードドライバにはサブスレッショルド電流は流れない。したがって、全体の貫通電流を、ほぼ選択ブロック内のl個のワードドライバの貫通電流だけと大幅に低減できる。また、給電線が分割され、分割された寄生容量の小さい給電線を駆動すれば良いので、図10に示した実施例に比べて高速に動作できる。
【0022】
図1は、2次元配置の選択方式の他の実施例である。図14に示した実施例と同様に、行の給電線(例えばPS1)と列の制御線(例えばΦB1)で交点のブロックだけを選択する。図4に示した実施例と異なる点は以下の通りである。図4では、選択されていない状態における各ブロックの給電線の電圧は0Vで、ブロックの選択動作が開始されてからも非選択ブロックの給電線は全て0Vである。いずれかひとつのブロックを選択するとき、その給電線の電圧を0VからVCHまで充電しなければならないため、低速でかつ過渡電流が大きくなる欠点がある。これを解決するためには、あるブロックが非選択状態から選択状態になるとき、その給電線の電圧変化ができるだけ小さく、なおかつ他の非選択ブロックのサブスレッショルド電流が無視できるほど小さく抑えられていることが望ましい。
図1に示す実施例は、これを実現するもので、以下の二つの特長を持つ。
(1)ドライバをブロックに分けた階層型給電線:それぞれl個のワードドライバからなるブロックをj・k個設けて、マトリクス状に配置する。それらをk個ずつに分け、j個のセクタとする。各ブロックの給電線PB1〜PBkを、ブロック選択トランジスタQB1〜QBkを介して、セクタの給電線(例えばPS1)に接続する。また、各セクタの給電線PS1〜PSjを、セクタ選択トランジスタQS1〜QSjを介して、給電線Pに接続する。さらに、Pを動作モードと待機モードを選択するトランジスタQを介して、ワード電圧VCHの給電線に接続する。
(2)階層的なゲート幅の設定:ブロック選択トランジスタのゲート幅(d・W)を、ブロック内のワードドライバトランジスタのゲート幅の合計(l・W)よりも十分小さく選んでおく(d≪l)。また、セクタ選択トランジスタのゲート幅(e・W)を、セクタ内のブロック選択トランジスタのゲート幅の合計(k・d・W)よりも十分小さく選んでおく(e≪k・d)。さらに、Qのゲート幅(f・W)を、全セクタ選択トランジスタのゲート幅の合計(j・e・W)よりも十分小さく選んでおく(f≪j・e)。
【0023】
動作時には、QとQS1及びQB1をオンにして、選択ワードドライバ(#1)を含むブロックB1及びB1を含むセクタS1に対応した給電線PB1及びPS1にVCHを供給する。ここで、すべてのトランジスタのVTは、同じ低い値と仮定する。この構成により、非選択セクタ(S2〜Sj)のそれぞれ全体の貫通電流は、対応したセクタ選択トランジスタ(QS2〜QSj)1個のサブスレッショルド電流に等しくなる。また、選択セクタ(S1)内の非選択ブロック(B2〜Bk)の各々の貫通電流は、対応したブロック選択トランジスタ(QB2〜QBk)1個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、例えばS1内の非選択ブロックで仮にl・iの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流(d・i)に制限されるためである。したがって、全貫通電流IAは、表1に示すようにほぼ(l+k・d+j・e)iとなる。IAを小さくするためには、lと(k・d)及び(j・e)を同程度の値に設定するのがよい。ここで、d,e,fを4程度にしておけば、直列トランジスタ(Q,QS1,QB1)の速度並びにチップ面積に与える影響は小さくできる。
【0024】
例えば待機時には、Q,Q1〜Qkをすべてほとんどオフの状態にする。全体の貫通電流ISはQのサブスレッショルド電流と等しくなり、従来に比べf/j・k・lだけ小さくできる。なお、ブロックの給電線の電圧は、j・k・l・Wとf・Wの比とテーリング係数によって定まるΔVだけVCHから下がり、図2に示すようになる。
【0025】
表1には、数値例として16ギガビットDRAMを想定して得られた電流値も示している。そこで用いたパラメータは、ゲート幅5μmで電流10nAが流れる電圧で定義したしきい値電圧VTが−0.12V,テーリング係数Sが97mV/dec.,接合温度Tが75℃,実効ゲート長Leffが0.15μm,ゲート酸化膜厚TOXが4nm,ワード電圧VCHが1.75V,電源電圧VCCが1Vである。本発明により、サブスレッショルド電流が従来の約700mAから、動作時では約350分の1の約2mAに、待機時では約33000分の1の約20μAに低減できる。
【0026】
【表1】
【0027】
図3は、動作波形の模式図である。待機時(Φ,ΦS1〜ΦSj,ΦB1〜ΦBk:VCH)には、QとQS1〜QSj及びQB1〜QBkがほとんどオフになっているので、PはVCHよりも低い電圧VCH−ΔV"になっており、PS1〜PSjはより低い電圧VCH−ΔV'に、PB1〜PBkはそれよりもさらに低い電圧VCH−ΔVになっている。すべてのワード線は、PB1〜PBkの電圧と無関係にVSSに固定されている。外部クロック信号/RAS(ここで「/」はバー信号を示す)がオンになると、まずΦでQがオンになり、Pの寄生容量Cをt1時間充電しVCHにする。次に、ΦS1でQS1がオンになり、PS1の寄生容量CS1をt2時間充電しVCHにする。また、ΦB1でQB1がオンになり、PB1の寄生容量CB1をt3時間充電しVCHにする。このとき、QS2〜QSj及びQB2〜QBkはほとんどオフのままである。その後、Xデコーダ出力信号X1によりワードドライバ#1が選択され、ワード線が駆動される。/RASがオフになると、QとQS1及びQB1はオフになる。P,PS1,PB1は、長時間が経過すると、それぞれVCH−ΔV",VCH−ΔV',VCH−ΔVとなる。ここで、アクセス時間を損なうことなく、給電線(P,P1)をVCHに充電できる。なぜなら、Cが大きくてもΔV"は数百mV程度と小さく、しかも/RASがオンした直後からPの充電時間(t1)を十分とれるからである。また、セクタやブロックに分割されているのでCS1,CB1が比較的小さいため、PS1,PB1の充電時間(t2,t3)は短くできるからである。
【0028】
以上の説明では、トランジスタのサブストレート(基板)の接続に触れなかったが、PMOSトランジスタのサブストレートを全てVCHに接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。前述のように非選択ブロックの給電線はVCHからΔVだけ低下したときに、基板バイアス効果により非選択ブロック内のPMOSトランジスタのしきい電圧が高くなるためである。ソースがゲートよりも低い電圧になる上に、しきい電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔVで同じ電流低減効果が得られる。
【0029】
なお、ワード電圧VCHは電源電圧VCCから昇圧されているので、ワードドライバのMOSトランジスタには他の回路よりも大きな振幅の電圧がゲートに入力される。そこで、その分だけVTを高くしてさらに低電流化することもできる。ただし、動作速度がやや遅くなるという欠点がある。
【0030】
この欠点は、ワードドライバ内のトランジスタのしきい電圧を低くし、スイッチとして用いるトランジスタのしきい電圧をそれよりも高くすることにより、緩和される。例えば、図1のQとQS1〜QSj及びQB1〜QBkのしきい電圧をワードドライバ内のトランジスタよりも高くし、d,e,fを大きく設定することにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのに対し、オン抵抗には1次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図3での充電時間t1,t2,t3が確保できれば、動作速度の点で問題ない。したがって、動作速度を劣化させることなく貫通電流をさらに低減できる。レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Qだけにしきい電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【0031】
本実施例では、スイッチとして1個のPMOSトランジスタを用いているが、その他にも次の二つの条件を満たす範囲で種々の素子もしくは回路が考えられる。(1)スイッチが選択された場合:該スイッチを短絡したと仮定したときに該スイッチの負荷(例えばブロック選択用スイッチでは、l個のワードドライバ)で流れる動作電流(サブスレッショルド電流及び選択されたワード線の充電電流)よりも、該スイッチの電流駆動能力が大きい。(2)スイッチが非選択の場合:該スイッチを短絡したと仮定したときに負荷で流れる待機電流(サブスレッショルド電流)よりも、該スイッチの電流供給能力が小さい。この二つの条件を満たすように、選択時と非選択時とでインピーダンスをそれぞれ小と大というように可変にできればよい。
【0032】
図3に示した動作では、/RASが0Vとなっている活性期間中は、Φ,ΦS1,ΦB1を下げたままにして、Q,QS1,QB1をオンに保っていた。これは、/RASにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦS1,ΦB1を制御することにより実現される。さらに、/RASの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ,ΦS1,ΦB1をVCHにしてQ,QS1,QB1をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流ISと同程度に低減できる。この効果は、/RASが0Vとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、/RASの立上りから一定期間、Φ,ΦS1,ΦB1を下げてQ,QS1,QB1をオンにする必要がある。
【0033】
図4は、512個のワードドライバを4個のブロックに分けた例である。データ線対あたり512個のメモリセル(MC1〜MC512)が設けられ、512本のワード線により選択される。メモリセルを高密度に配置するために、このワード線の線幅と間隔は最小加工寸法と同程度である。そのため、ワードドライバをワード線と同ピッチでレイアウトすることはできず、一般に4段程度に分けてレイアウトされる。レイアウト上の各段をそのままワードドライバのブロック(B1〜B4)としたのが図4であり、各ブロックの給電線を別にすることにより、レイアウト面積が増加することはない。このように、lの値を、データ対線あたりのメモリセル数よりも小さくできる。逆に大きくすることが可能なのは自明であり、lの値の自由度は大きい。したがって、動作時の貫通電流IAが最も小さくなるようにlと(k・d)及び(j・e)を設定することができる。
【0034】
以上本発明をワードドライバに適用した実施例を説明したが、本発明の趣旨を逸脱しないかぎり、これに限定されるものではない。以下に示すような変形も可能である。
【0035】
図5に、図1の階層型給電線方式をデコーダに適用した例を示す。NAND回路とインバータのCMOS論理回路2段で構成されたAND回路で構成した例で、VCCとVSSの両側に階層型給電線を用いることが特徴である。NAND回路は、待機時ではすべてVCCを出力し、動作時に少数が0Vを出力する。貫通電流はVSS側のNMOSトランジスタで定まるので、VSS側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて0Vを出力し、動作時に少数がVCCを出力する。貫通電流はPMOSトランジスタで定まるので、VCC側に階層型給電線を用いる。このように、VCCとVSSの両側に階層型給電線を用いることにより、多段の論理回路であっても、動作を不安定にすること無く、貫通電流を低減できる。なお、図10から図15に示したような方式のいずれも、同様にデコーダなどの多段の回路に適用できる。
【0036】
センスアンプ駆動回路のようにVCC/2を中心に動作を行う回路でも、VCCとVSSの両側に本発明を適用することにより、貫通電流を低減できる。待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていても良い。また、ブロック内の回路数やセクタ内のブロック数が異なっていても良い。
【0037】
複数の回路が同時に動作する場合、1個のブロック内で複数の回路を動作させるか、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタは複数に分割して配置しても良い。その場合、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線を短時間で充電できる。
【0038】
本発明は、DRAMだけでなく、スタティック・ランダム・アクセス・メモリ(SRAM)やリード・オンリー・メモリ(ROM)あるいはフラッシュメモリなどのメモリおよびメモリ内蔵論理LSIにも適用できる。また、NMOS論理回路などのCMOS以外の論理回路にも適用できる。本発明は、しきい電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい電圧0.4V程度以下のLSIでは、効果が著しい。特に、動作電圧2V程度以下では動作速度の点から0.2V程度のしきい電圧が必要になり、あるいはゲート長0.2μm程度以下ではスケーリング則により0.2V程度のしきい電圧となるので、そのようなLSIでは非常に効果が大きく、電池動作なども始めて可能となる。
【0039】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図1】ワードドライバに適用した実施例を示す図である。
【図2】ワードドライバのPMOSトランジスタの動作点を示す図である。
【図3】図1に示した実施例の動作タイミング図である。
【図4】512個のワードドライバを4個のブロックに分けた例を示す図である。
【図5】デコーダに適用した実施例である。
【図6】従来のCMOSインバータの回路図である。
【図7】トランジスタのサブスレッショルド特性を示す図である。
【図8】メモリのブロック図である。
【図9】ワードドライバの従来の給電線を示す図である。
【図10】サブスレッショルド電流の流れる時間を限定した実施例を示す図である。
【図11】図10に示した実施例の制御タイミング図である。
【図12】ブロックを1次元配置した実施例を示す図である。
【図13】ブロックを2次元配置した実施例を示す図である。
【図14】2次元配置の代表的選択方式の実施例である。
【図15】図14に示した実施例の制御タイミング図である。
【符号の説明】
WD…ワードドライバ、WL…ワード線、XDEC…Xデコーダ、D…データ線、SA…センスアンプ、YDEC…Yデコーダ、SAD…センスアンプ駆動回路、MC…メモリセル、MA…メモリアレー、PR…周辺回路、VCH…ワード電圧、VCC…電源電圧、VSS…接地電圧(0V)、S1〜Sj…セクタ、B1〜Bk…ブロック、j…セクタ数、k…セクタ1個あたりのブロック数、l…ブロック1個あたりの回路数、P…給電線、Q…動作モードと待機モードを選択するトランジスタ、PS1〜PSk…セクタの給電線、QS1〜QSj…セクタ選択トランジスタ、PB1〜PBk…ブロックの給電線、QB1〜QBk…ブロック選択トランジスタ。
Claims (3)
- 第1のワード線群及び第2のワード線群を含む複数のワード線と、上記複数のワード線と交差するデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置された複数のメモリセルとを有する半導体集積回路であって、
第1の領域に上記データ線の延在する方向に複数配置された第1のワードドライバ群を含む第1ブロックと、
第2の領域に上記データ線の延在する方向に複数配置された第2のワードドライバ群を含む第2ブロックと、
上記第1のワードドライバ群に接続される上記第1のワード線群の各々は、上記第2のワードドライバ群に接続される上記第2のワード線群の各々と隣接して配置され、
上記第1の領域と上記第2の領域とは、上記ワード線の延在する方向にずれた位置に各々配置され、
上記第1ブロックは上記第1のワードドライバ群に動作電圧を供給する第1給電線を含み、上記第1給電線は第1の電流制限手段により制御され、
上記第2ブロックは上記第2のワードドライバ群に動作電圧を供給する第2給電線を含み、上記第2給電線は第2の電流制限手段により制御され、
上記第1ブロックが上記第1の電流制限手段により上記第1のワードドライバ群に含まれるMOSトランジスタのサブスレッショルド電流が制限されているときに、上記第2ブロックの上記第2給電線には上記第2の電流制限手段を介して動作電圧が供給され、上記第2のワードドライバ群が動作可能な状態にされた半導体集積回路。 - 上記第2ブロックが上記第2の電流制限手段により上記第2のワードドライバ群に含まれるMOSトランジスタのサブスレッショルド電流が制限されているときに、上記第1ブロックの上記第1給電線には上記第1の電流制限手段を介して動作電圧が供給され、上記第1のワードドライバ群が動作可能な状態にされた請求項1記載の半導体集積回路。
- 上記第1領域と上記第2領域とが、互いに隣接配置された請求項1又は2記載の半導体集積回路。
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