JPH10106267A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10106267A JPH10106267A JP25172096A JP25172096A JPH10106267A JP H10106267 A JPH10106267 A JP H10106267A JP 25172096 A JP25172096 A JP 25172096A JP 25172096 A JP25172096 A JP 25172096A JP H10106267 A JPH10106267 A JP H10106267A
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- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- mos transistor
- supply line
- sram
- Prior art date
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
置を提供する。 【解決手段】 SRAMの行デコーダ2の各ワード線
Wで選択されるメモリセル群の各電源ライン51と電圧
供給源側の電源ライン52との間には、各々スイッチン
グMOSトランジスタ50を設け、ワード線Wの選択信
号で、スイッチングMOSトランジスタ50を開閉し、
メモリセル10の選択時には、ワード線で選択されるメ
モリセル群の電源ライン51を電圧供給源側の電源ライ
ン52から遮断する。 【効果】 SRAMの半導体装置の低消費電力化が可能
となる。
Description
さらに詳しくは、消費電力を低減した完全CMOS型S
RAMの半導体装置に関する。
(Randam Access Memory)半導体
メモリは、益々高集積化、高速化が進められている。こ
のRAMが高集積化するに伴い、半導体メモリの消費電
力が益々増大してきて、電力消費量自体の問題や半導体
メモリの温度上昇の問題が起きている。EEPROM等
の不揮発性RAM(Non−Volatile Mem
ory)ならば、メモリの読み出し/書き込み動作をさ
せる時だけメモリセルに電源を供給すればよいが、DR
AM(Dynamic RAM)やSRAM(Stat
ic RAM)等のように電源を与えないと、メモリセ
ルの記憶内容が消滅してしまう揮発性RAMの場合は、
メモリの読み出し/書き込み動作時や読み出し/書き込
み動作をしないスタンバイ時の消費電力をできるだけ少
なくする必要がある。
ける、低消費電力化と高集積化を目指したSRAMとし
ては、高抵抗負荷型SRAM、TFT負荷型SRAM、
PMOS負荷とNMOSドライバ構成の完全CMOS型
SRAM等がある。
例に関し、図3、図4を参照して説明する。まず、完全
CMOS型SRAMの構成は、図3に示すように、メモ
リセル10をXYに配置したメモリセルアレイ部1、選
択メモリセルの行を指定する行デコーダ部2および記憶
内容の読み出し時に信号を増幅するセンスアンプと選択
メモリセルの列を指定する列デコーダとより成るセンス
アンプ/列デコーダ部3より概略構成されている。
には、共通の電源ライン4と共通のアースライン(GN
D)5とにより、電源電圧Vが与えられている。また、
各メモリセル10の情報の読み出し/書き込みは、図3
に示すような各メモリセル10の両側に設けられた2個
の選択MOSトランジスタ11を通して行われ、この2
個の選択MOSトランジスタ11のソース・ドレインの
一方は、センスアンプ/列デコーダ部3からのメモリセ
ル10の選択線であるビット線Bおよびビット線B′に
接続し、2個の選択MOSトランジスタ11のゲート
は、行デコーダ部2からのメモリセル10の選択線であ
るワード線Wに接続している。
は、図4に示すように、4個のMOSトランジスタT1
〜T4 で構成されたフリップフロップ回路構成のメモリ
セル10と2個のMOSトランジスタT5 、T6 による
選択MOSトランジスタ11で構成されている。メモリ
セル10のMOSトランジスタT1 、T2 は、エンハン
スメントN型MOSトランジスタで、メモリセル10の
MOSトランジスタT3 、T4 は、エンハンスメントP
型MOSトランジスタである。また、選択MOSトラン
ジスタ11のMOSトランジスタT5 、T6 は、エンハ
ンスメントN型MOSトランジスタである。
電力について述べる。高集積化した完全CMOS型SR
AMのメモリセル10が百万個以上になると、完全CM
OS型SRAMの行デコーダ部2やセンスアンプ/列デ
コーダ部3等のメモリセルアレイ部1の周辺回路での消
費電力に比べて、メモリセルアレイ部1の消費電力が大
きな割合となってくる。従って、ここでは、完全CMO
S型SRAMのメモリセルアレイ部1に注目した消費電
力に関して述べる。
費電力は、基本構成素子20を構成する6個のMOSト
ランジスタT1 〜T6 のソース・ドレイン接合電流とウ
エル−半導体基板間の接合電流、およびメモリセル10
のT1 、T3 のソースとドレイン間電流とT2 、T4 の
ソースとドレイン間電流による消費電力となる。これら
接合電流やソースとドレイン間電流は、個々には非常に
小さく、1個の基本構成素子20では1pA以下であっ
ても、基本構成素子20が百万個以上となるメモリセル
アレイ部1全体で見ると、数μA程度となる。
読み出す時の消費電力は、今メモリセルのMOSトラン
ジスタT1 がONの場合、上述した非選択状態時の電流
の外に、選択されたメモリセル10のビット線BからM
OSトランジスタT5 とMOSトランジスタT1 を通っ
てアースに流れる電流と、選択されたメモリセル10の
ノードAの電位上昇によるMOSトランジスタT2 の電
流が増加し、ノードBの電位が降下して、負荷であるP
MOSトランジスタT3 の電流増加分とによる消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。上記のノードAの電位上昇によるMOSトラン
ジスタT2 の電流値は、メモリセル10の状態を変化さ
せる程の電流値ではないが、MOSトランジスタT2 の
OFF状態で流れる電流値より数桁大きい、サブスレッ
ショルド領域の電流値である。
書き込む時の消費電力は、今メモリセルのMOSトラン
ジスタT1 をONからOFFにする書き込みの場合、ビ
ット線Bにビット線B′より大きな電圧を与えて、MO
SトランジスタT2 をOFFからONへ、MOSトラン
ジスタT1 をONからOFFにするメモリセル10の状
態の変化を起こすような大きな過度電流による消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。この過度電流のピーク値は、上述したメモリセ
ル10読み出し時のMOSトランジスタT2 の電流値よ
り、1桁以上大きな電流値である。
読み出しや書き込み時の電流値のピーク値は、非選択状
態にある時の電流値に比べて数桁以上大きく、連続して
読み出しや書き込みが行われると、電力消費量が桁違い
に大きくなり、電力消費量自体だけでなく、SRAM半
導体装置の温度上昇による動作不良の問題が起こる虞も
ある。
電力を低減させた、SRAMの半導体装置を提供するこ
とを目的とする。
上述の課題を解決するために提案するものであり、SR
AMの半導体装置において、SRAMの行デコーダの各
ワード線で選択されるメモリセル群の電源ラインと電圧
供給源側の電源ラインとの間には、各々スイッチングM
OSトランジスタを設け、ワード線の選択信号で、前記
スイッチングMOSトランジスタを開閉することを特徴
とするものである。
ット線によりメモリセルが選択される時、その選択メモ
リセルのワード線で選択されるメモリセル群の電源ライ
ンと電圧供給源側の電源ラインとの間に設け、ワード線
の選択信号で、スイッチングMOSトランジスタを開閉
することで、メモリセルの記憶情報の読み出し/書き込
み時には、上記メモリセル群の電源ラインへ電力供給を
しないことで、消費電力を低減することができる。
書き込み時に、ワード線により選択されるメモリセル群
の電源ラインが電圧供給源側の電源ラインから遮断され
ると、読み出し/書き込み時、特に書き込み時に電源ラ
インの電圧が、メモリセルを流れる過度電流により低下
し、この電源ラインの電圧低下で過度電流自体が低下す
るので、消費電力が低減される。
面を参照して説明する。なお従来技術の説明で参照した
図3、図4中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
を適用した例であり、これを図1および図2を参照して
説明する。まず、図1、図2に示すように、本実施例の
SRAMの半導体装置の基本構成は従来例と概略同様な
ので、従来例と同様な部分の説明は省略する。本実施例
の完全CMOS型SRAMにおいては、図1に示すよう
に、行デコーダ2の各ワード線Wで選択されるメモリセ
ル群の各電源ライン51と電圧供給源側の電源ライン5
2との間には、各々スイッチングMOSトランジスタ5
0、例えばエンハンスメントのP型MOSトランジスタ
Ts が設けてあり、P型MOSトランジスタTs のゲー
トは、ワード線Wに接続している。
は、図2に示すように、4個のMOSトランジスタT1
〜T4 で構成されたフリップフロップ回路構成のメモリ
セル10と2個のMOSトランジスタT5 、T6 による
選択MOSトランジスタ11で構成されている。この基
本構成素子20のメモリセル10の電源ライン51は、
スイッチングMOSトランジスタ50である、エンハン
スメントP型MOSトランジスタTs を介して電圧供給
源側の電源ライン52に接続している。また、前述した
如く、スイッチングMOSトランジスタ50である、エ
ンハンスメントP型MOSトランジスタTs のゲート
は、ワード線Wに接続している。
スタである、MOSトランジスタT1 、T2 は、例えば
エンハンスメントN型MOSトランジスタで、メモリセ
ル10の負荷MOSトランジスタである、MOSトラン
ジスタT3 、T4 は、例えばエンハンスメントP型MO
Sトランジスタである。上述の如く、選択MOSトラン
ジスタ11のMOSトランジスタT5 、T6 と、スイッ
チングMOSトランジスタ50のMOSトランジスタT
s とは、異なるタイプで構成する。
タ50を設けた完全CMOS型SRAMのメモリセルア
レイ部1の消費電力について述べる。まず、メモリセル
10が非選択状態にある時は、ワード線Wが低レベル電
位となる選択信号を出しているので、エンハンスメント
のP型MOSトランジスタTs はON状態となってい
て、電源ライン51と電圧供給源側の電源ライン52と
接続した状態であり、メモリセル10が非選択状態にあ
る時の消費電力は、従来例と同様となる。
情報を読み出す時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
は、ワード線Wが高レベル電位となる選択信号を出し、
スイッチングMOSトランジスタである、エンハンスメ
ントのP型MOSトランジスタTs がOFFして、電源
ライン51が電圧供給源側の電源ライン52から遮断さ
れた状態となり、また選択MOSトランジスタ11であ
る、エンハンスメントN型MOSトランジスタT5 、T
6 はONして、ビット線B、B′とメモリセル10が接
続した状態となる。なお、ここでビット線B、B′は、
センスアンプ/列デコーダ部3に含めて図示を省略した
列選択MOSトランジスタのON/OFFにより、予め
電位が与えられている。
T1 がONとなっている状態の場合、MOSトランジス
タT5 、T6 がONすると、MOSトランジスタT1 は
ビット線Bより電流iR を引き込む。このビット線Bの
電流iR は、上述した列選択MOSトランジスタのON
/OFFにより、センスアンプ/列デコーダ部3のセン
スアンプで読み出されて外部に出力されるものである。
しかし、この電流iR は、スイッチングMOSトランジ
スタ50により、電源ライン51が電圧供給源側の電源
ライン52から遮断された状態となっても、ほとんど変
わらない。
と、メモリセル10のノードA部の電位は、メモリセル
10の非選択時のノードA部電位より僅かに高い、ある
中間電位となり、OFF状態にあるMOSトランジスタ
T2 は、大きなサブスレッショルド電流が流れる状態と
なり、電源ライン51よりMOSトランジスタT4 、T
2 を通して電流i1 が流れる。しかし、この電流i
1 は、ノードB部電位を変えてメモリセル10の記憶情
報を変えるような状態変化を起こさない程度の電流値で
あり、ノードB部での寄生容量(接合容量やゲート容量
等)C2 に蓄積された電荷を放電させてしまうような電
流値ではない。従って、寄生容量C2 に比べて十分大き
い電源ライン51の寄生容量(接合容量や配線容量等)
CV に蓄積された電荷の放電による電源ライン51の電
圧変化はほとんどない。
す時の消費電力は、メモリセルの非選択時より電流iR
や電流i1 の増加はあるが、従来例と比べて、電流iR
や電流i1 の値の変化はほとんどなく、従って、電源ラ
イン51が電圧供給源側の電源ライン52から遮断され
た状態となっても、消費電力の低減効果はほとんどな
い。
情報を書き込む時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
は、ワード線Wが高レベル電位となる選択信号を出し、
スイッチングMOSトランジスタである、エンハンスメ
ントのP型MOSトランジスタTs がOFFして、電源
ライン51と電圧供給源側の電源ライン52とが遮断さ
れた状態となり、また選択MOSトランジスタ11であ
る、エンハンスメントN型MOSトランジスタT5 、T
6 はONして、ビット線B、B′とメモリセル10が接
続した状態となる。なお、この書き込みにおいて、今メ
モリセルのMOSトランジスタT1 をONからOFFに
する書き込みの場合、ビット線Bの電圧は高レベル電
位、ビット線B′は低レベル電位とした状態にする。
より、MOSトランジスタT2 がOFFからONへ、M
OSトランジスタT4 がONからOFFへ変わり、この
結果ノードB部の電位が下がり、MOSトランジスタT
1 がONからOFFへ、MOSトランジスタT3 がOF
FからONへ変わる。このメモリセル10の状態変化時
に、MOSトランジスタT2 、T4 を通して流れる、大
きな過度電流iW1と、MOSトランジスタT1 、T3 を
通して流れる、大きな過度電流iW2が、電源ライン51
より流れる。この過度電流iW1、iW2が流れると、スイ
ッチングMOSトランジスタ50により、電圧供給源側
の電源ライン52から遮断された電源ライン51の寄生
容量CV に蓄積されていた電荷が減少し、電源ライン5
1の電圧が低下する。
度電流iW1、iW2値が低下する。ただ、この電源ライン
51の電圧は、ノードA部の電位と同じ程度になると、
MOSトランジスタT4 のソースとゲート間の電圧が低
下した状態となって、電流が流れなくなる。また、ON
状態となったMOSトランジスタT3 は、ソースとドレ
イン間の電圧が低下して電流が流れなくなるので、電源
ライン51の電圧はノードAの電位以下にはならない。
このため、ノードA部とノードB部は、それぞれ高電位
レベルと低電位レベルが保存された状態となる。
過度電流iW1、iW2値は、電源ライン51が常時一定電
圧の従来例における過度電流値よりも少なくなり、この
過度電流の減少分が、メモリセル10書き込み時の消費
電力減少となる。
AMで説明したが、抵抗負荷のSRAM、TFT負荷の
SRAMでも、本実施例と同様に、選択MOSトランジ
スタとタイプの異なるスイッチングMOSトランジスタ
を電源ラインに設け、このスイッチングMOSトランジ
スタのゲートをワード線Wと接続することで、メモリセ
ルの選択時に電源ラインを電圧供給側から遮断すること
で、消費電力の低減が可能になる。
のSRAMの半導体装置は、電源ラインにスイッチング
MOSトランジスタを設け、メモリセルの選択時に、ワ
ード線の選択信号を用いて、ワード線で選択されるメモ
リセル群の電源ラインをOFFすることで、SRAMの
半導体装置の低消費電力化が可能となる。
AMの概略構成図である。
AMにおける、メモリセルアレイ部の基本構成素子の概
略構成図である。
ある。
リセルアレイ部の基本構成素子の概略構成図である。
スアンプ/列デコーダ部、4…電源ライン、5…アース
ライン、10…メモリセル、11…選択MOSトランジ
スタ、20…基本構成素子、50…スイッチングMOS
トランジスタ、51,52…電源ライン
Claims (3)
- 【請求項1】 SRAMの半導体装置において、 前記SRAMの行デコーダの各ワード線で選択されるメ
モリセル群の電源ラインと電圧供給源側の電源ラインと
の間に、各々スイッチングMOSトランジスタを設け、 前記ワード線の選択信号で、前記スイッチングMOSト
ランジスタを開閉することを特徴とするSRAMの半導
体装置。 - 【請求項2】 前記メモリセル群の各メモリセルは、完
全CMOS型メモリセルであることを特徴とする、請求
項1に記載の半導体装置。 - 【請求項3】 前記スイッチングMOSトランジスタ
は、選択MOSトランジスタと異なるタイプのMOSト
ランジスタであることを特徴とする、請求項1に記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25172096A JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25172096A JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10106267A true JPH10106267A (ja) | 1998-04-24 |
Family
ID=17226986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25172096A Abandoned JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10106267A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
US7436731B2 (en) | 2005-07-29 | 2008-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
-
1996
- 1996-09-24 JP JP25172096A patent/JPH10106267A/ja not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7436731B2 (en) | 2005-07-29 | 2008-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
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