JP3591530B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3591530B2 JP3591530B2 JP2002230752A JP2002230752A JP3591530B2 JP 3591530 B2 JP3591530 B2 JP 3591530B2 JP 2002230752 A JP2002230752 A JP 2002230752A JP 2002230752 A JP2002230752 A JP 2002230752A JP 3591530 B2 JP3591530 B2 JP 3591530B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- mos transistor
- semiconductor integrated
- integrated circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は微細MOSトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。
【0002】
【従来の技術】
1989 インターナショナル シンポジウム オン ブイ・エル・エス・アイ テクノロジー,システムズ アンド アプリケーションズ、プロシーディングズ オブ テクニカル ペーパーズ(1989年5月)第188頁から第192頁(1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings of Technical Papers, pp.188−192 (May 1989))に述べられているように、MOSトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。
【0003】
この場合に、高速動作を維持するためには、動作電圧の低下に見合ってMOSトランジスタのしきい電圧(VT)も低下させる必要がある。これは、動作速度は、MOSトランジスタの実効ゲート電圧、すなわち動作電圧からVTを差し引いた値で支配され、この値が大きいほど高速だからである。しかし、VTを0.4V程度以下にすると、以下に述べるように、MOSトランジスタのサブスレッショルド特性(テーリング特性)によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。
【0004】
図6に示す従来のCMOSインバータについて説明する。理想的には、入力信号INが低レベル(=VSS)の時はNチャネルMOSトランジスタMNがオフ、INが高レベル(=VCC)の時はPチャネルMOSトランジスタMPがオフになり、いずれにしても電流が流れることはない。しかし、MOSトランジスタのVTが低くなると、サブスレッショルド特性を無視することができなくなる。
【0005】
図7に示すように、サブスレッショルド領域におけるドレイン電流IDSは、ゲート・ソース間電圧VGSの指数関数に比例し、次式で表される。
【0006】
【数1】
【0007】
ただし、WはMOSトランジスタのチャネル幅、I0、W0はVTを定義する際の電流値およびチャネル幅、Sはテーリング係数(VGS−log IDS特性の傾きの逆数)である。したがって、VGS=0でもサブスレッショルド電流
【0008】
【数2】
【0009】
が流れる。図6のCMOSインバータでオフ状態のトランジスタはVGS=0であるから、非動作時において高電源電圧VCCから接地電位である低電源電圧VSSに向かって上記の電流ILが流れることになる。
【0010】
このサブスレッショルド電流は、図7に示すように、しきい電圧をVTからVT’に低下させると、ILからIL’に指数関数的に大きくなる。
【0011】
数2の上式から明らかなように、サブスレッショルド電流を低減するためには、VTを大きくするかSを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
【0012】
テーリング係数Sは、ゲート絶縁膜の容量COXとゲート下の空乏層の容量CDにより、次のように表される。
【0013】
【数3】
【0014】
ここで、kはボルツマン定数、Tは絶対温度、qは素電荷である。上式から明らかなように、COXおよびCDの如何にかからわずS≧kT ln 10/qであり、室温では60mV以下にすることは困難である。
【0015】
以上述べた現象のために、多数のMOSトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、VTが低くSが大きくなるため、この問題はさらに深刻になる。低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【0016】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリは図8に示すように、メモリアレーMA内の任意のメモリセルMCを選択するために、行線(ワード線W)を選択・駆動するためのXデコーダ(XDEC)とワードドライバ(WD)ならびに列線(データ線D)の信号を増幅するセンスアンプ(SA)とセンスアンプを駆動するセンスアンプ駆動回路(SAD)および列線を選択するYデコーダ(YDEC)から構成される。さらにこれらの回路を制御するための周辺回路(PR)が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時の低消費電力化のために、上述のCMOS論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧VT(以下、簡単のためにPMOSトランジスタとNMOSトランジスタの絶対値は等しく、VTと仮定する。)が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
【0017】
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。VTが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはVTが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択(待機状態)の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリに限らず、CMOS論理回路を基本にした全ての半導体集積回路で共通である。
【0018】
【発明が解決しようとする課題】
本発明の目的は、MOSトランジスタを微細化しても高速・低電力の半導体装置を提供すること、特にメモリあるいはメモリを内蔵する半導体装置において問題となるワードドライバ,デコーダ,センスアンプ駆動回路などの貫通電流を低減することにある。
【0019】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、動作時は少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を複数のブロックに分け、各ブロックに対応して給電線を設け、この給電線をスイッチを介して他の給電線に接続し、そのスイッチに選択機能をもたせる。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【0020】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【0021】
【発明の実施の形態】
まず、本発明をダイナミック・ランダム・アクセス・メモリ(DRAM)のワードドライバ(図8中WD)に適用した例を図1に示す。ワード線が選択された後の状態を例にとると、従来の回路(a)では、VTが十分高くありさえすれば、すべてのCMOSドライバには貫通電流が流れない。しかし、VTが低くなると、ワードドライバに貫通電流が流れるようになり、大容量化(m・n大)と共にこの大きさは無視できなくなる。この貫通電流の合計IAは、
【0022】
【数4】
【0023】
と表せる。ここで、VTは図2に示すように電流値I0で定義したしきい値電圧、Sはテーリング係数である。ワードドライバ電源VCHは、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、IAが大きくなると処理できなくなる。
【0024】
これに対して、本発明の階層型給電線方式(b)の特徴は、次の二点である。
▲1▼ドライバをブロックに分けた階層型電源線:n個のワードドライバからなるブロックをm個設け、各ブロックの給電線P1〜Pmを、ブロック選択トランジスタQ1〜Qmを介して、給電線Pに接続する。さらに、Pを動作モードと待機モードを選択するトランジスタQを介して、ワード電圧VCHの給電線に接続する。▲2▼階層的なゲート幅の設定:ブロック選択トランジスタのゲート幅(a・W)を、ブロック内のワードドライバトランジスタのゲート幅の合計(n・W)よりも十分小さく選んでおく(a≪n)。また、Qのゲート幅(b・W)を、全ブロックトランジスタのゲート幅の合計(m・a・W)よりも十分小さく選んでおく(b≪m・a)。
【0025】
動作時には、QとQ1をオンにして、選択ワードドライバ(#1)を含むブロック(B1)に対応した給電線(P1)にVCHを供給する。ここで、すべてのトランジスタのVTは、同じ低い値と仮定すると、この構成により、非選択ブロック(B2〜Bm)のそれぞれ全体の貫通電流は、対応したブロック選択トランジスタ(Q2〜Qm)1個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、仮にn・iの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流(a・i)に制限されるためである。そのとき、非選択ブロックの給電線P2〜Pmの電圧はほぼ待機時のままΔVだけ下がっている。なぜなら、P2〜Pmを充電するQ2〜Qmのサブスレッショルド電流は比較的小さいためである。したがって、全貫通電流IAは、表1に示すようにほぼ(n+m・a)iとなる。IAを小さくするためには、nと(m・a)を同程度の値に設定するのがよい。ここで、aを4程度にしておけば、直列トランジスタ(Q,Q1)の速度並びにチップ面積に与える影響は小さくできる。
【0026】
待機時には、Q,Q1〜Qmをすべてほとんどオフの状態にする。全体の貫通電流ISはQのサブスレッショルド電流と等しくなり、従来に比べa/m・nだけ小さくできる。ブロックの給電線の電圧は、m・n・Wとa・Wの比とテーリング係数によって定まるΔVだけVCHから下がる。
【0027】
【表1】
【0028】
図3は、動作波形の模式図である。待機時(Φ,Φ1〜Φm:VCH)には、Q及びQ1〜Qmがほとんどオフになっているので、PはVCHよりも低い電圧VCH−ΔV’になっており、P1〜Pmはそれよりもさらに低い電圧になっている。すべてのワード線は、P1〜Pmの電圧と無関係にVSSに固定されている。外部クロック信号/RAS(ここで“/”はバー信号を示す)がオンになると、まずΦでQがオンになり、Pの寄生容量Cをt1時間充電しVCHにする。次に、Φ1でQ1がオンになり、P1の寄生容量C1をt2時間充電しVCHにする。このとき、Q2〜Qmはほとんどオフのままである。その後、Xデコーダ出力信号X1によりワードドライバ#1が選択され、ワード線が駆動される。/RASがオフになると、Q及びQ1はオフになる。P,P1は、前述した機構により長時間が経過すると、それぞれVCH−ΔV’,VCH−ΔVとなる。ここで、アクセス時間を損なうことなく、給電線(P,P1)をVCHに充電できる。なぜなら、Cが大きくてもΔV’は数百mV程度と小さく、しかも/RASがオンした直後からPの充電時間(t1)を十分とれるからである。また、ブロックに分割されているのでC1が比較的小さいため、P1の充電時間(t2)は短くできるからである。
【0029】
デコーダにも階層型給電線を適用することにより、貫通電流を大幅に低減できる。
【0030】
図4,図5に、センスアンプ駆動回路(図8中SAD)に適用した階層型給電線方式ならびに、1個のトランジスタと1個のキャパシタから成るメモリセルによるメモリアレーの要部を示す。よく知られたVCC/2プリチャージ方式を用いているため、このセンスアンプ駆動回路はVCC/2を中心に動作を行う。このため、VCCとVSSの両方に階層型給電線を用いていることが特徴である。ここでPMOSトランジスタQPとNMOSトランジスタQNのコンダクタンスが等しいとする。サブアレー内のCMOSセンスアンプ(SA)群は対応するセンスアンプ駆動回路で選択的に駆動されるが、この時給電線VCC,VSSに流れる電流IA’は、多数の非選択駆動回路の貫通電流で支配される。例えば、図中のトランジスタQP,QNのゲートをそれぞれVCC,0にして非選択状態にしても、センスアンプ駆動線CP,CNがVCC/2なので、サブスレッショルド電流がP’1からP’’1へ流れる。これを阻止するためには、両側に適用することが不可欠である。もし、前述したようにVCCだけに階層型給電線を適用すると、VCC/2から新たにQNのサブスレッショルド電流がP’’1へ流れるようになり、VCC/2のレベル低下を招く。なぜなら、チップに内蔵されたVCC/2の供給回路の電流駆動能力は小さいためである。
【0031】
周辺回路(図8中PR)部には上述した貫通電流が流れないと仮定し、ワードドライバ,デコーダならびにセンスアンプ駆動回路に本発明を適用した効果を、図9に示す。例題として16ギガビットDRAMをとりあげた。そこで用いたパラメータは、ゲート幅5μmで電流10nAが流れる電圧で定義したしきい値電圧VTが−0.12V,テーリング係数Sが97mV/dec.,接合温度Tが75℃,実効ゲート長Leffが0.15μm,ゲート酸化膜厚TOXが4nm,ワード電圧VCHが1.75V,電源電圧VCCが1V,サイクル時間が180ns,リフレッシュサイクル数が128k,チップサイズが23mm×45mm,1サイクルで充放電するデータ線の総容量が17nFである。本発明により、動作電流が従来の約1.05Aから約10分の1の109mAに低減できる。これは、貫通電流が従来の約0.97Aから約30分の1の34mAに著しく低減できるためである。
【0032】
以上本発明を、ワードドライバやセンスアンプ駆動回路に適用した実施例を示しながら説明してきたが、本発明の趣旨を逸脱しないかぎり、これまでに述べた実施例に限定されるものではない。以下に本発明の変形例を示す。
【0033】
図10に、デコーダに適用した階層構成電源線方式の例を示す。NAND回路とインバータのCMOS論理回路2段で構成されたAND回路で構成した例で、センスアンプ駆動回路のようにVCC/2を中心に動作を行う回路でなくても、VCCとVSSの両側に階層型給電線を用いることが特徴である。NAND回路は、待機時ではすべてVCCを出力し、動作時に少数が0Vを出力する。貫通電流はVSS側のNMOSトランジスタで定まるので、VSS側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて0Vを出力し、動作時に少数がVCCを出力する。貫通電流はPMOSトランジスタで定まるので、VCC側に階層型給電線を用いる。
【0034】
待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていてもよい。
【0035】
図11は、本発明をワードドライバに適用した別の実施例で、2メガ個のワードドライバの内16個が同時に動作する場合の例を示している。図1に示した実施例での給電線を複数に分割しても受けた例である。512個のワードドライバでブロックを構成し、512個のブロック(B1,1〜B1,256,B2,1〜B2,256)からなる8個のセクタ(S1〜S8)を設けている。各セクタ内で、2個のブロック(例えばB1,1とB2,1)が給電線(例えばP1)を共有している。給電線P1〜P256を、ブロック選択トランジスタQ1〜Q256を介して、128本ずつ給電線PL,PRに接続する。給電線PL,PRは8個のセクタに共通である。さらに、PL,PRをトランジスタQL,QRを介して、VCHの給電線に接続する。Q1〜Q256のゲート幅を、2個のブロック内のワードドライバ、すなわち1キロ個のワードドライバのトランジスタのゲート幅の合計よりも十分小さく選んでおく。また、QL,QRのゲート幅を、給電線PL,PRにそれぞれ接続されているブロック選択トランジスタ、すなわち(8×128)個のブロック選択トランジスタのゲート幅の合計よりも十分小さく選んでおく。動作時には、8個のセクタは同じ動作をする。例えば、QL,QRと各セクタ内のQ1をオンにして、選択ワードドライバ(#1)を含む2個のブロック(B1,1とB2,1)にVCHを供給する。貫通電流は、図1に示した実施例でmを256,nを4キロとしたときと同じになる。このように、複数の回路が同時に動作する場合、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタを複数に分割して配置することにより、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線(P1)を短時間で充電できる。
【0036】
図12に本発明をNMOSドライバに適用した実施例を示す。トランジスタのドレイン側に階層型給電線を用いているのが特徴である。各ドライバは2個のNMOSトランジスタで構成されたプッシュ・プル回路である。非選択のドライバは0Vを出力し、選択されたドライバはVCC−VTを出力する。トランジスタのドレイン側、すなわちVCC側に階層型給電線を用いることにより、非選択のドライバの出力を変化させることなく、図1に示した実施例と同様に貫通電流を低減できる。例えば、図12に示すようにブロック選択トランジスタQ2〜Qmがオフのとき、サブスレッショルド電流に対するドレイン電圧の影響が小さくても、P2〜Pmの電圧が大きく低下して、ワードドライバトランジスタに電流が流れなくなる。このように、本発明はCMOS以外の論理回路にも適用できる。
【0037】
以上の説明では、トランジスタのサブストレートの接続に触れなかったが、いずれの実施例でも、電源に接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。例えば、図1に示した実施例では、PMOSトランジスタのサブストレートを全てVCHに接続することにより、前述のように非選択ブロックの給電線はVCHからΔVだけ低下したときに、基板バイアス効果により非選択ブロック内のPMOSトランジスタのしきい値電圧が高くなる。ソースがゲートよりも低い電圧になる上に、しきい値電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔVで同じ電流低減効果が得られる。
【0038】
トランジスタのしきい値電圧は全て同じとして説明したが、スイッチとして用いるトランジスタのしきい値電圧を他のトランジスタよりも高くすることにより、貫通電流をさらに低減できる。例えば、図1のQ及びQ1〜Qmのしきい値電圧をワードドライバ内のトランジスタよりも高くし、a及びbを大きく選ぶことにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのにたいし、オン抵抗には1次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図3での充電時間t1,t2が確保できれば、動作速度の点で問題ない。また、レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Qだけにしきい値電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【0039】
図3に示したタイミング図では、/RASが0Vとなっている活性期間中は、Φ及びΦ1を下げたままにして、Q及びQ1をオンに保っていた。これは、/RASにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦ1を制御することにより実現される。さらに、/RASの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ及びΦ1をVCHにしてQ及びQ1をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流ISと同程度に低減できる。この効果は、/RASが0Vとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、/RASの立上りから一定期間、Φ及びΦ1を下げてQ及びQ1をオンにする必要がある。例えば図10に示したデコーダに適用した実施例についても、同様に出力確定後の貫通電流をさらに低減可能である。
【0040】
本発明は、DRAMだけでなく、スタティック・ランダム・アクセス・メモリ(SRAM)やリード・オンリー・メモリ(ROM)などのメモリおよびメモリ内蔵論理LSIにも適用できる。本発明は、しきい値電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい値電圧0.2V程度以下のLSIでは、効果が著しい。動作電圧2V程度以下では動作速度の点からその程度のしきい値電圧が必要になり、あるいはゲート長0.2μm程度以下ではスケーリング則によりそのようなしきい値電圧となるので、特に効果が大きい。
【0041】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図1】ワードドライバに適用した実施例を示す図である。
【図2】ワードドライバのPMOSトランジスタの動作点を示す図である。
【図3】図1に示した実施例の動作タイミング図である。
【図4】センスアンプ駆動回路に適用した実施例を示す図である。
【図5】メモリアレー要部の構成例を示す図である。
【図6】従来のCMOSインバータの回路図である。
【図7】トランジスタのサブスレッショルド特性を示す図である。
【図8】メモリのブロック図である。
【図9】本発明の効果を示す図である。
【図10】デコーダに適用した実施例である。
【図11】ワードドライバに適用した別の実施例である。
【図12】NMOSドライバに適用した実施例を示す図である。
【符号の説明】
WD…ワードドライバ、W…ワード線、XDEC…Xデコーダ、D…データ線、SA…センスアンプ、YDEC…Yデコーダ、SAD…センスアンプ駆動回路、CN,CP…センスアンプ駆動線、MC…メモリセル、MA…メモリアレー、PR…周辺回路、VCH…ワード電圧、VCC…電源電圧、VSS…接地電圧(0V)、m,m’…ブロック数、n…ブロック内の回路数、B1〜Bm,B’1’〜B’m’…ブロック、P1〜Pm,P’1’〜P’m’,P”1’〜P”m’…ブロックの給電線、Q1〜Qm,Q’1’〜Q’m’,Q”1’〜Q”m’…ブロック選択トランジスタ、P,P’,P”…第2の給電線、Q,Q’,Q”…動作モードと待機モードを選択するトランジスタ。
Claims (8)
- 複数の回路ブロックと、
上記複数の回路ブロックに動作電圧を供給するための第1ノード及び第2ノードと、
上記第1ノードと上記複数の回路ブロックの各々の第3ノードとの間に接続された複数の第1のMOSトランジスタと、
上記第2ノードと上記複数の回路ブロックの各々の第4ノードとの間に接続された複数の第2のMOSトランジスタとを具備し、
上記複数の回路ブロックの各々は、上記第3ノードと上記第4ノードとの間にソース・ドレイン経路を有してゲート・ソース間電圧が等しい条件でもソース・ドレイン間にサブスレッショルド電流が流れるMOSトランジスタで構成され、待機状態にある上記第3ノードの電位及び上記第4ノードの電位が上記第1ノードの電位と上記第2ノードの電位との中間の電位に設定され、
動作状態にある回路ブロックに対しては、対応する上記第1MOSトランジスタ及び上記第2MOSトランジスタをオン状態として、動作状態にある回路ブロックのMOSトランジスタに充放電電流が流れることを許容し、
待機状態にある回路ブロックに対しては、対応する上記第1MOSトランジスタ及び上記第2MOSトランジスタをオフ状態として、待機状態にある回路ブロックのMOSトランジスタに流れるサブスレッショルド電流を制限する半導体集積回路。 - 請求項1に記載の半導体集積回路において、
上記複数の回路ブロックの各々は、NMOSトランジスタとPMOSトランジスタとを含むCMOS論理回路により構成される半導体集積回路。 - 請求項1または2に記載の半導体集積回路において、
上記第1MOSトランジスタ及び上記第2MOSトランジスタは、ゲート・ソース間電圧が等しい条件でもソース・ドレイン間にサブスレッショルド電流が流れるMOSトランジスタであり、
上記回路ブロックを構成するMOSトランジスタのゲート幅の合計は、対応する上記第1MOSトランジスタのゲート幅及び上記第2MOSトランジスタのゲート幅よりも小さい半導体集積回路。 - 請求項1乃至3のいずれかに記載の半導体集積回路において、
上記複数の回路ブロックを構成するMOSトランジスタのサブストレートは、上記第1ノードまたは上記第2ノードに接続される半導体集積回路。 - 請求項1乃至4のいずれかに記載の半導体集積回路において、
上記第1MOSトランジスタ及び上記第2MOSトランジスタのしきい値電圧の絶対値は、上記複数の回路ブロックを構成するMOSトランジスタのしきい値電圧の絶対値よりも大きい半導体集積回路。 - 請求項1乃至5のいずれかに記載の半導体集積回路において、
第5ノードと、
上記第1ノードと上記第5ノードとの間に設けられた第3MOSトランジスタとを具備し、
上記第3MOSトランジスタを通じて上記第1ノードに第1の動作電位を供給し、少なくとも1個の上記第1MOSトランジスタをオン状態とすることにより、上記第1の動作電位を該第1MOSトランジスタを通じて対応する回路ブロックに供給する半導体集積回路。 - 請求項1乃至6のいずれかに記載の半導体集積回路において、
第6ノードと、
上記第2ノードと上記第6ノードとの間に設けられた第4MOSトランジスタとを具備し、
上記第4MOSトランジスタを通じて上記第2ノードに第2の動作電位を供給し、少なくとも1個の上記第2MOSトランジスタをオン状態とすることにより、上記第2の動作電位を該第2MOSトランジスタを通じて対応する回路ブロックに供給することを特徴とする半導体集積回路。 - 請求項1乃至7のいずれかに記載の半導体集積回路において、
上記複数の回路ブロックを構成するMOSトランジスタのしきい値電圧は、0.2V以下であり、
上記しきい値電圧は、ゲート幅と実効ゲート長の比が5/0.15のときに絶対値が10nAのドレイン電流が流れるゲート・ソース間電圧で定義した定電流しきい値電圧であることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002230752A JP3591530B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002230752A JP3591530B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000163139A Division JP3362729B2 (ja) | 1993-01-07 | 2000-05-29 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003078403A JP2003078403A (ja) | 2003-03-14 |
JP3591530B2 true JP3591530B2 (ja) | 2004-11-24 |
Family
ID=19196265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002230752A Expired - Lifetime JP3591530B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3591530B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5426600B2 (ja) | 2011-03-30 | 2014-02-26 | 株式会社東芝 | 半導体メモリ |
-
2002
- 2002-08-08 JP JP2002230752A patent/JP3591530B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003078403A (ja) | 2003-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7242214B2 (en) | Semiconductor integrated circuits with power reduction mechanism | |
US5521527A (en) | Semiconductor integrated circuits with power reduction mechanism | |
US8106678B2 (en) | Semiconductor integrated circuits with power reduction mechanism | |
US7599232B2 (en) | Semiconductor memory device | |
JP2003168735A (ja) | 半導体集積回路装置 | |
JP3102179B2 (ja) | 半導体集積回路 | |
JP4737646B2 (ja) | 半導体集積回路装置 | |
JP3362729B2 (ja) | 半導体集積回路 | |
JP3591530B2 (ja) | 半導体集積回路 | |
JP3047659B2 (ja) | 半導体集積回路 | |
JP3102371B2 (ja) | 半導体装置及び半導体集積回路 | |
JP3192106B2 (ja) | 半導体集積回路 | |
JP3366208B2 (ja) | 半導体集積回路 | |
JP5116127B2 (ja) | 半導体装置 | |
JP3721067B2 (ja) | 半導体集積回路 | |
JPH04302897A (ja) | ダイナミック型半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040803 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040816 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |