JPH06224647A

JPH06224647A - 増幅回路

Info

Publication number: JPH06224647A
Application number: JP13854293A
Authority: JP
Inventors: Shinji Hara; 信二原; Kiyoyuki Koike; 清之小池; Kosuke Osato; 浩介大里
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-12-03
Filing date: 1993-06-10
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】ＧａＡｓＦＥＴを用いた可変増幅器におい
て、正の電源のみを用いかつ低利得時も雑音指数が良好
な可変増幅器を提供する。【構成】カスコードＦＥＴを用いた増幅器において、
ソース接地のＦＥＴ１のソース電極に正のバイアス電圧
を与えて、ＦＥＴ１の動作点を飽和領域内にし、かつゲ
ート接地のＦＥＴ２のゲート電極の電位を、接地電位か
ら電源電位の範囲で変化させることにより、ＦＥＴ２の
動作点を飽和領域から線形領域の範囲内で移動させる。
また、ＦＥＴ２のゲート電極の電位を、ＦＥＴ２の動作
点が飽和領域となるように設定することにより、高線形
の増幅回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＵＨＦからマイクロ波
帯で用いられる増幅回路に関し、特にガリウムヒ素電界
効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）を用いた増
幅回路の構成に関する。

【０００２】

【従来の技術】カスコードＦＥＴや、双ゲートＦＥＴを
用いた増幅回路は、帰還容量低減の効果による高利得動
作が可能であり、マイクロ波帯においてよく用いられて
いる。

【０００３】図１４は、従来のマイクロ波可変増幅回路
の例である。図において、符号１はソース接地の電界効
果トランジスタ（ＦＥＴ）、ＦＥＴ１、５はゲート接地
のＦＥＴ、ＦＥＴ２である。２、３、４はそれぞれＦＥ
Ｔ１のゲート電極、ドレイン電極、ソース電極であり、
６、７、８はそれぞれＦＥＴ２のゲート電極、ドレイン
電極、ソースである。９、１０はキャパシタ、１１、１
２はインダクタであり、インダクタ１１とキャパシタ９
で入力側の整合回路を構成し、インダクタ１２とキャパ
シタ１０で出力側の整合回路を構成している。１３、１
４は直流カット用のキャパシタ、１５は電源であり、Ｆ
ＥＴ２のドレイン電極７に電圧Ｖ_DD（Ｖ）を供給してい
る。１６は、利得制御用の電源であり、ＦＥＴ２のゲー
ト電極６に制御電圧Ｖｃを０Ｖからピンチオフ電圧程
度、すなわち負の電圧に変化させることにより、利得可
変特性を得ている。

【０００４】なお、双ゲートＦＥＴの動作は、ほぼカス
コードＦＥＴと等価であるので説明は省略する。

【０００５】図１５は、図１４に示した増幅回路の動作
説明図である。図１５（ａ）において、実線はＦＥＴ１
の直流特性であり、横軸はドレイン３−ソース４間の電
圧Ｖｔｓ１、縦軸はドレイン電極からソース電極へ流れ
る電流Ｉｄである。ゲート２−ソース４間の電圧Ｖｇｓ
１をパラメータとしており、Ｖｄｓ１が一定のとき、Ｖ
ｇｓ１＝０（Ｖ）から、負の方向に増加させることによ
り、Ｉｄは減少する。破線は、ゲート電極６に加える電
圧Ｖｃをパラメータとし、０（Ｖ）から負の方向に増加
させた場合のＦＥＴ１のＶｄｓ１、Ｉｄの関係を示す。
また、ＦＥＴ２のドレイン７−ソース８間の電圧Ｖｄｓ
２は、Ｖｄｓ＝Ｖ_DD−Ｖｄｓ１となるため、図に付け加
えた目盛となる。従来例においては、Ｖｇｓ＝０（Ｖ）
に固定されており、Ｖｃとして負電圧を用いているた
め、ＦＥＴ１における動作点は、図中の太線で記した矢
印上を移動する。動作点が線形領域で移動するため、Ｖ
ｃを負の方向に増加することにより、ＦＥＴ１の利得が
減少し、従来例の増幅回路は、可変増幅器として動作す
る。一方、図１５（ｂ）においては、実線はＦＥＴ２の
直流特性、破線はＶｇｓ１＝０（Ｖ）時のＦＥＴ１の直
流特性を示す。図１５（ａ）より、ＦＥＴ２上の動作点
は、図１５（ｂ）に示した太線の矢印上を移動すること
になる。したがって、ＦＥＴ２は飽和領域で動作点が変
化するため、ＦＥＴ２の特性は大きくは変化しない。す
なわち、従来例の増幅器は、２段増幅器の初段を可変増
幅器（減衰器）として動作させているといえる。このよ
うな構成の場合、ＦＥＴ１の小信号パラメータは、Ｖｃ
によって大きく変化してしまう。したがって、増幅回路
の整合状態が悪化するとともに、雑音指数も急激に悪化
するという欠点があった。また、図１４に示した従来の
増幅回路においては、負電源が必要なため、電池を用い
る携帯電話機などへ増幅回路を適用した場合に、別途負
電源発生回路が必要となるという欠点があった。

【０００６】図１６は、利得を一定にした増幅回路の従
来例を示す回路図である。図１６に示す増幅回路と図１
４に示す増幅回路とが異なるところは、ＦＥＴ１のソー
ス電極と接地端子との間に自己バイアスのための抵抗３
３（抵抗値Ｒｓ）、および交流的に接地するためのキャ
パシタ３２が設けられ、かつＦＥＴ２のゲート電極が直
接接地されていることである。なお、入力キャパシタ９
１および出力キャパシタ１０１が追加されているが、入
力整合回路および出力整合回路は、実質的には図１４の
入力整合回路および出力整合回路と等価である。

【０００７】マイクロ波帯で用いられるＦＥＴ１は、通
常デプレッションモードのＭＥＳＦＥＴであり、ゲート
電極は、ソース電極に対して負バイアスとする必要があ
る。図１６においては、ＦＥＴ１を流れる電流Ｉｄによ
ってソース電極は正の電位（Ｉｄ×Ｒｓ）となる。一
方、ＦＥＴ１のゲート電極は直流的に接地されているた
め、ゲート電極はソース電極に対して負バイアス（−Ｉ
ｄ×Ｒｓ）となっている。また、ＦＥＴ２のゲート電極
は、バイアス回路の簡略化のため、直接接地されてい
る。

【０００８】図１７は、利得を一定にした増幅器のもう
１つの従来例を示す回路図である。この増幅回路は、Ｆ
ＥＴ２のゲート電極を高周波的に接地し、ＦＥＴ１のソ
ース電極とＦＥＴ２のゲート電極との間を高抵抗３で接
続することにより、ＦＥＴ２のゲート電位を正（Ｉｄ×
Ｒｓ）としている。

【０００９】図１８は、図１６および図１７に示した増
幅回路の動作を説明するための図である。図１８におい
て、実線はＦＥＴ１の直流特性、破線はＦＥＴ２の直流
特性を示す。縦軸は、ＦＥＴ１および２を流れるドレイ
ン電流である。横軸は、ドレイン−ソース間電圧であ
り、ＦＥＴ１は左端を０Ｖ、ＦＥＴ２は右端を０Ｖとし
て記述してある。動作点は、ＦＥＴ１を流れる電流とＦ
ＥＴ２を流れる電流とが等しく、かつ、与えられたＦＥ
Ｔ１のゲート−ソース間電圧Ｖｇｓ１、ＦＥＴ２のゲー
ト電位Ｖｇ２を満たすＶｄ１にきめられる。そうするこ
とによって、Ｖｄｓ１およびＶｄｓ２が決定される。図
１６の従来例においては、Ｖｇ２＝０である。また、図
１７の従来例においては、Ｖｇ２＝Ｉｄ×Ｒｓである。
このため、従来の増幅回路においては、Ｖｄｓ１はほぼ
０Ｖとなっている。図１８の実線で示されたＦＥＴ１に
おいて、Ｖｄｓ１がＶｓ（ピンチオフ電圧）より低い領
域は線形領域と呼ばれ、ドレイン−ソース間電圧の増加
に伴いほぼ線形にドレイン電流が増加する。また、Ｖｓ
より高い電圧領域は飽和領域と呼ばれ、ドレイン−ソー
ス間電圧が増加してもドレイン電流はほぼ一定となって
いる。一方、増幅回路の入出力特性の線形性を考える場
合には、ゲート−ソース間電圧Ｖｇｓとドレイン電流Ｉ
ｄで考える必要があり、増幅回路の入出力特性は、上記
線形領域では逆に非線形であり、飽和領域で線形とな
る。したがって、線形領域で動作する図１６および図１
７の従来例は、高線形の特性を得ることができなかっ
た。

【００１０】図１９は従来の帰還増幅回路の一例を示す
回路図である。この増幅回路は、単一のＦＥＴ１とドレ
イン電極とゲート電極との間を接続する抵抗５０とを含
む。なお、説明を簡単化するためにバイアス回路を省略
し、かつ入力整合回路２０および出力整合回路３０の詳
細は省略している。

【００１１】動作において、一般に、ＦＥＴを遮断周波
数よりも十分低い周波数で動作させると、ＦＥＴは不安
定となる。また、入力インピーダンスが非常に高く、整
合を取ることが難しくなる。そこで、ドレイン電極とゲ
ート電極との間を抵抗５０により接続し、ドレイン電極
の信号を帰還する手法がよく用いられている。この手法
を用いると、入力インピーダンスの低下、安定指数の増
加が得られる。ここで、安定指数は１以上となることが
望ましい。表１は、遮断周波数２０ＧＨｚ程度のＦＥＴ
の、９００ＭＨｚにおける帰還抵抗の効果を示す表であ
る。

【００１２】

【表１】

【００１３】表１に示したとおり、帰還抵抗として低抵
抗を用いるほど、安定指数は増加するが、利得の低下、
最小雑音指数の増加を招くことがわかる。

【００１４】図２０は、従来の帰還増幅回路のもう１つ
の例を示す回路図である。図２０に示す増幅回路と図９
に示す増幅回路とが異なるところは、ソース接地のＦＥ
Ｔ１にゲート接地のＦＥＴ２を縦続接続し、ＦＥＴ２の
ドレイン電極とＦＥＴ１のゲート電極との間を抵抗５０
により接続していることである。

【００１５】動作において、一般に、カスコードＦＥＴ
を用いると、シングルゲートＦＥＴを用いる場合に比べ
て、帰還容量の低減などから高利得動作が可能である
が、不安定性が増す。表２は、図２０に示した増幅回路
の特性を示す表である。

【００１６】

【表２】

【００１７】帰還抵抗がない構成の場合には、最大利得
が３０．４ｄＢとなり、シングルゲートＦＥＴに比べ
て、大幅に増加していることがわかる。

【００１８】表１および表２により、以下のことがわか
る。高利得化のためにカスコードＦＥＴを用いた場合に
おいても、安定化のために帰還抵抗を付加すると、シン
グルゲートＦＥＴを用いた場合と同程度の利得しか得ら
れない。すなわち、従来の技術では高利得かつ高安定の
増幅回路を実現することが困難であった。

【００１９】

【発明が解決しようとする課題】図１４に示した従来の
可変増幅回路では、負電源が必要なため、電池を用いる
携帯電話機などに適用した場合には、別途電源が必要と
なるという問題がある。また、２段増幅器の初段を可変
増幅器として動作させているため、増幅回路の整合状態
が悪化するとともに、雑音指数も急激に悪化するという
問題がある。

【００２０】図１６および図１７に示した増幅回路で
は、２段増幅器の初段の動作点が線形領域となるため、
高線形の入出力特性が得られないという問題がある。

【００２１】図１７および図２０に示した増幅回路で
は、高利得かつ高安定の増幅器を得ることができないと
いう問題がある。

【００２２】それゆえに、この発明の１つの目的は、正
の電源でのみ動作し、かつ低利得時にも低雑音指数を維
持する増幅回路を提供することである。

【００２３】この発明のもう１つの目的は、高い線形性
を有する増幅回路を提供することである。

【００２４】この発明のさらにもう１つの目的は、高利
得かつ高安定性を有する増幅回路を提供することであ
る。

【００２５】

【課題を解決するための手段】請求項１の発明に係る増
幅回路は、ソース接地の第１のＦＥＴ、ゲート接地の第
２のＦＥＴ、第１のバイアス手段および第２のバイアス
手段を含む。ソース接地の第１のＦＥＴは、ゲート電極
に与えられる入力信号を増幅する。ゲート接地の第２の
ＦＥＴは、第１のＦＥＴのドレイン電極にソース電極が
接続され、ドレイン電極から出力信号を出力する。第１
のバイアス手段は、第１のゲート電極の電位がソース電
極の電位に対して負電位となるようにバイアスする。第
２のバイアス手段は、第１のＦＥＴの動作点が第１のＦ
ＥＴの飽和領域となるようにかつ第２のＦＥＴの動作点
が第２のＦＥＴのから飽和領域線形領域の範囲で移動す
るように、第２のＦＥＴのゲート電極の電位を、接地電
位から電源電位の範囲内で変化させる。

【００２６】請求項２の発明に係る増幅回路は、ソース
接地の第１のＦＥＴ、ゲート接地の第２のＦＥＴ、第１
のバイアス手段および第２のバイアス手段を含む。第１
および第２のＦＥＴは請求項１のＦＥＴと同様である。
第１のバイアス手段は、第１のＦＥＴのソース電極と接
地ノードとの間に設けられる抵抗手段を有し、この抵抗
手段により電圧降下を発生させて第１のＦＥＴのゲート
電極と第１のＦＥＴのソース電極に対し負の電圧をバイ
アスする。第２のバイアス手段は、第１および第２のＦ
ＥＴの動作点が第１および第２のＦＥＴの飽和領域とな
るように選ばれた大きさの正のバイアス電圧を、第２の
ＦＥＴのゲート電極に与える。

【００２７】請求項５の発明に係る増幅回路は、ソース
接地の第１のＦＥＴ、ゲート接地の第２のＦＥＴ、およ
びフィードバック手段を含む。第１および第２のＦＥＴ
は、請求項１の第１および第２のＦＥＴと同様である。
フィードバック手段は、第１のＦＥＴのドレイン電極の
出力信号を第１のＦＥＴのゲート電極にフィードバック
する。

【００２８】

【作用】請求項１の発明では、第１のＦＥＴのゲート電
極を負にバイアスしかつゲート接地の第２のＦＥＴのゲ
ート電極の電位を、接地電位から電源電位まで可変する
ことにより、第１のＦＥＴの動作点は、飽和領域とな
る。このため、第１のＦＥＴの特性を大きく変化させる
ことなく、第２のＦＥＴによって利得制御することがで
きる。したがって入力インピーダンス、雑音指数の変化
の少ない可変増幅回路を実現することができる。

【００２９】請求項２の増幅回路では、第１のＦＥＴお
よび第２のＦＥＴの動作点が飽和領域となるようにバイ
アス電圧を設定しているので、高い線形性の増幅回路を
実現できる。

【００３０】請求項５の発明では、第１のＦＥＴのドレ
イン電極の出力信号を第１のＦＥＴのゲート電極にフィ
ードバックすることにより、単一のＦＥＴの増幅回路に
ＦＥＴをかけたものおよびカスコードＦＥＴの増幅回路
の入力と出力との間にフィードをかけたもののいずれに
対しても利得、雑音指数、および安定指数において優れ
た増幅回路を実現できる。

【００３１】

【実施例】図１は、本発明における第１の実施例であ
る。２１は直流カット用のキャパシタ、２２はソース電
極の電位を決める電源、２３は利得制御用電源である。
電源２３を０（Ｖ）付近からＶ_DDまで変化させることに
より、ＦＥＴ１、ＦＥＴ２の動作点はそれぞれ図２
（ａ）、（ｂ）のようになる。ここで、Ｖｇｓ１＝−Ｖ
ｓ１である。図２（ａ）に示したようにＦＥＴ１の動作
点は、図１４の従来例と異なり、Ｖｇｓ１が一定（負）
の線上を飽和領域で移動する。一方、ＦＥＴ２の動作点
は（ｂ）の太線矢印の範囲を飽和領域から、線形領域に
かけて移動する。このため、第１のＦＥＴのパラメータ
は余り変化せず、ＦＥＴ２によって、利得が制御され
る。したがって、利得を下げた場合も増幅器の入力整合
状態が変わらず、かつ雑音指数も良好である。Ｖｓ１＝
０（Ｖ）、すなわちＶｇｓ＝０（Ｖ）の場合、ＦＥＴ２
の動作点は主として飽和領域を移動するため、可変利得
範囲はあまり広く取れない。図２において、Ｖｓ１を正
の適当な値にすることにより、Ｖｇｓ１が負の適当な値
となり、ＦＥＴ１の動作点は完全に飽和領域でかつＦＥ
Ｔ２の動作点は線形領域を移動することにより、可変範
囲を広げることが可能である。

【００３２】図３は、この発明における第２の実施例で
ある。第１の実施例において、Ｖｓ１を正の電位とする
ために自己バイアス回路を用いて、電源の数を減らして
いる。第１の実施例において、ＦＥＴ１のソース電極４
は、抵抗３３を介して接地している。コンダクタ３１、
キャパシタ３２は、高周波特性を高めるために挿入され
ている。

【００３３】図４は図３の回路を実際に試作し、測定し
た結果を示す。ＦＥＴ２のゲート電圧を１（Ｖ）から３
（Ｖ）まで変化させることにより、約１５ｄＢの利得可
変特性が得られている。また、雑音指数はほぼ一定とな
っている。

【００３４】図５は、本発明における第３の実施例であ
る。第２の実施例において、抵抗３３の代わりにダイオ
ードを用いて、Ｖｓ１を決定している。動作は、基本的
に前記実施例と同様である。

【００３５】図６は、本発明における第４の実施例であ
る。第２の実施例において、ゲート電極２に正の電圧Ｖ
ｃ１を加えている。５１は、直流カット用のキャパシタ
である。

【００３６】図７は、本発明における第５の実施例であ
る。第２の実施例において、カスコードＦＥＴの代わり
に双ゲートＦＥＴ５３を用いている。

【００３７】図８は、本発明の第６の実施例を示す回路
図である。図８に示した増幅回路が図３に示す増幅回路
と異なるところは、外部電源４０が、第２のＦＥＴが飽
和領域で動作するように定電位Ｖｇ２に固定されている
ことである。ここで、Ｖｇ２は、Ｖｇ２＝（Ｖ_DD−Ｉｄ×Ｒｓ）／２…（１）ただし、Ｒｓは、抵抗３３の抵抗値である。

【００３８】上記のＶｇ２は、本件発明者らが図１８の
動作説明図から回析した結果に基づいている。すなわ
ち、第１のＦＥＴ１および第２のＦＥＴ２を線形性の良
好な飽和領域で動作させる条件は、Ｖｄｓ１＝Ｖｄｓ２
と表わすことができる。そして、Ｖｄｓ１＝Ｖｄｓ２と
なるＶｇ２は、上記の（１）式に表わす値となる。

【００３９】図９は、図８に示した増幅回路を実際に試
作し、第２のＦＥＴ２のゲート電圧を外部から強制的に
変化させたときの３次のインターセーブポイントＩＰ３
（３ｒｄｏｒｄｅｒＩｎｔｅｒｃｅｐｔＰｏｉｎ
ｔ）を示すグラフである。ここで、ＩＰ３は、増幅器な
どの線形性の評価に用いられるもので、高い値ほど線形
性がよい。ここで、電源電圧Ｖ_DD＝４．８Ｖ、Ｉｄ＝
３．５ｍＡ、Ｒｓ＝３７０Ωである。第９図より、
（１）式によって求められたＶｇ２＝１．７５Ｖの近傍
で線形性がよいことが示された。また、実用上は、０．
８〜２．４Ｖの範囲であれば問題がないことがわかる。
また、図１０は、図８に示した増幅回路のインダクタン
ス成分およびキャパシタ成分のみを異ならせて試作した
増幅回路において、第２のＦＥＴのゲート電極の電圧を
外部から強制的に変化させたときのＩＰ３を示すグラフ
である。ここで、Ｖ_DD＝３Ｖ、Ｉｄ＝４．２ｍＡ、Ｒｓ
＝３７０Ωである。（１）式より求められる値は、Ｖｇ
２＝０．７Ｖであり、実測結果では、実用上０．５〜
０．９Ｖ近傍で線形性がよいことが示されている。

【００４０】図９および図１０の実測結果から、上記
（１）式により求められたＶｇ２の電位が増幅回路を高
線形で動作させるために最も適した電位であることがわ
かる。

【００４１】図１１は、本発明に係る増幅回路の第７の
実施例を示す回路図である。図１１の増幅回路が図８の
増幅回路と異なるところは、外部電源４０に代えて第２
のＦＥＴ２のドレイン電圧を分圧してＶｇ２を作るため
の抵抗４２および４３を設けていることである。抵抗４
２および４３は、第２のＦＥＴのドレイン電極と接地端
子との間に直列的に設けられ、抵抗４２と抵抗４３との
接続点が第２のＦＥＴのゲート電極に接続されている。

【００４２】このような構成を採ることにより、単一電
源により高線形の増幅回路を得ることができる。

【００４３】図１２は、この発明に係る増幅回路の第８
の実施例を示す回路図である。図１２に示す増幅回路が
図１９および図２０に示す増幅回路と異なるところは、
第１のＦＥＴ１のドレイン電極と第１のＦＥＴのゲート
電極との間を抵抗５０により接続していることである。
表３は、図１２の増幅回路において、帰還抵抗５０の値
を変化させた場合の特性を示す表である。

【００４４】

【表３】

【００４５】表１および表２と比較して、図１２に示し
た増幅回路は、安定指数において若干従来例よりも向上
し、利得においては大幅に向上していることがわかる。

【００４６】図１３は、この発明に係る増幅回路の第９
の実施例を示す回路図である。図１３に示す増幅回路
は、図１１に示した増幅回路に対しフィードバックのた
めの抵抗５０およびキャパシタ６０を設けていることで
ある。

【００４７】動作において、一般に、カスコードＦＥＴ
を用いた増幅回路は高利得が得やすいが、使用周波数が
ＦＥＴの遮断周波数より十分低い周波数（１／１０程度
以下）においては不安定になりやすく、回路設計が難し
いという欠点がある。また、図２０に示したように第２
のＦＥＴのドレイン電極から第１のＦＥＴのゲート電極
に帰還をかけた場合には利得低下が大きく、カスコード
ＦＥＴにした利点が損なわれてしまうが、本実施例の構
成にすると、小さな利得低下で安定化を図ることができ
るとともに、高い線形性を有する増幅回路を実現するこ
とができる。

【００４８】

【発明の効果】請求項１の発明によれば、増幅器を正の
電源のみで構成でき、かつ利得可変時における入力整合
の悪化、雑音指数の悪化を抑制することのでできる可変
増幅回路を提供することができる。

【００４９】請求項２の発明によれば、第１のＦＥＴお
よび第２のＦＥＴの動作点が飽和領域となるようにバイ
アスされるので、高線形性を有する増幅回路を提供する
ことができる。

【００５０】請求項５の発明によれば、第１のＦＥＴの
ドレイン電極の出力信号を第１のＦＥＴのゲート電極に
フィードバックすることにより、従来例よりも高利得か
つ高安定性を有する増幅回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示した増幅回路の動作を説明するための
図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】図３に示した増幅回路の特性測定結果を示すグ
ラフである。

【図５】本発明の第３の実施例を示す回路図である。

【図６】本発明の第４の実施例を示す回路図である。

【図７】本発明の第５の実施例を示す回路図である。

【図８】本発明の第６の実施例を示す回路図である。

【図９】図８に示した本発明の特性測定結果を示すグラ
フである。

【図１０】図８に示した増幅回路のインダクタンス成分
およびキャパシタ成分を変え、また、異なる電源電圧、
周波数で作動させた場合の特性測定結果を示グラフ図で
ある。

【図１１】本発明の第７の実施例を示す回路図である。

【図１２】本発明の第８の実施例を示す回路図である。

【図１３】本発明の第９の実施例を示す回路図である。

【図１４】従来の可変増幅回路の回路図である。

【図１５】図１４に示した可変増幅回路の動作説明図で
ある。

【図１６】従来の増幅回路の回路図である。

【図１７】従来の増幅回路のもう１つの例を示す回路図
である。

【図１８】図１６および図１７に示した増幅回路の動作
を説明するための図である。

【図１９】従来の帰還型増幅回路の回路図である。

【図２０】従来の帰還型増幅回路のもう１つの例を示す
回路図である。

【符号の説明】

１ソース接地ＦＥＴ２，６ＦＥＴのゲート電極３，７ＦＥＴのドレイン電極４，８ＦＥＴのソース電極５ゲート接地ＦＥＴ９，１０，１３，１４，２１，３２，６０，９１，１０
１キャパシタ１１，１２，３１インダクタ１５，１６，２２，２３，４０，５２電源２０入力整合回路３０出力整合回路３３，４２，４３，５０抵抗４１ダイオード５３双ゲートＦＥＴ５４双ゲートＦＥＴの第１ゲート電極５５双ゲートＦＥＴの第２ゲート電極５６双ゲートＦＥＴのドレイン電極５７双ゲートＦＥＴのソース電極

Claims

【特許請求の範囲】

【請求項１】ゲート電極に与えられる入力信号を増幅
するソース接地の第１のＦＥＴと、前記第１のＦＥＴのドレイン電極にソース電極が接続さ
れ、ドレイン電極から出力信号を出力するゲート接地の
第２のＦＥＴと、前記第１のＦＥＴのゲート電極の電位が前記第１のＦＥ
Ｔのソース電極の電位に対して負電位となるようにバイ
アスする第１のバイアス手段と、前記第１のＦＥＴの動作点が第１のＦＥＴの飽和領域と
なるようにかつ前記第２のＦＥＴの動作点が第２のＦＥ
Ｔの飽和領域から線形領域の範囲で移動するように、前
記第２のＦＥＴのゲート電極の電位を接地電位から電源
電位の範囲内で変化させるための第２のバイアス手段
と、を含む増幅回路。
【請求項２】ゲート電極に与えられる入力信号を増幅
するソース接地の第１のＦＥＴと、前記第１のＦＥＴのドレイン電極にソース電極が接続さ
れ、ドレイン電極から出力信号を出力するゲート接地の
第２のＦＥＴと、前記第１のＦＥＴのソース電極と接地ノードとの間に設
けられる抵抗手段を有し、この抵抗手段により電圧降下
を発生させて、前記第１のＦＥＴのゲート電極の電位を
前記第１のＦＥＴのソース電極に対して負の電圧にバイ
アスするための第１のバイアス手段と、前記第１および第２のＦＥＴの動作点が第１および第２
のＦＥＴの飽和領域となるように選ばれた大きさの正の
バイアス電圧を、前記第２のＦＥＴのゲート電極に与え
るための第２のバイアス手段と、を含む増幅回路。
【請求項３】前記第１のＦＥＴのドレイン電極の出力
信号を前記第１のＦＥＴのドレイン電極にフィードバッ
クするためのフィードバック手段を含む請求項２記載の
増幅回路。
【請求項４】前記正のバイアス電圧の電位は、電源電
圧から前記抵抗手段による電圧降下を差し引いた電位の
半分の電位に選ばれる、請求項２または３記載の増幅回
路。
【請求項５】ゲート電極に与えられる入力信号を増幅
するソース接地の第１のＦＥＴと、前記第１のＦＥＴのドレイン電極にソース電極が接続さ
れ、ドレイン電極から出力信号を出力するゲート接地の
第２のＦＥＴと、前記第１のＦＥＴのドレイン電極の出力信号を前記第１
のＦＥＴのゲート電極にフィードバックするためのフィ
ードバック手段と、を含む増幅回路。
【請求項６】前記ＦＥＴは、デプレッションモードの
Ｎ型ＭＥＳＦＥＴである、請求項１ないし５記載の増幅
回路。