JP4693706B2 - スタンバイ機能付き増幅器 - Google Patents

Description

本発明は、移動体通信機器をはじめとして、各種の無線通信機器に用いられる高周波信号用の増幅器に係り、特に、スタンバイ機能を備えた増幅器の構成の簡素化、省電力化等を図ったものに関する。

従来、移動体通信機器等の無線通信機器や装置において用いられる増幅器では、通信待ち受け時などの増幅器を動作させる必要がない場合には、バッテリー寿命延長のため、増幅器に供給される電源電圧を遮断し、増幅器をスタンバイ状態（待機状態）に設定することが行われていた。
かかる場合、スタンバイ機能を伴わない増幅器においてスタンバイ状態を実現するためには、増幅器の外部に電源電圧遮断用のスイッチ回路を別途用意し、そのスイッチ回路で増幅器への電源電圧を遮断する方策が採られるのが一般的である。しかしながら、この場合には、スイッチ回路が別途必要となるために、部品点数の増加によるコストの増大や、部品実装面積の増大などの問題を招いてしまう。

それに対して、スタンバイ機能を備えた増幅器の場合、増幅器に供給されるコントロール電圧により増幅器の動作状態を切り替えることが可能であるため、上述のスタンバイ機能を伴わない増幅器におけるスイッチ回路の追加を必要とせず、コストの増大や部品実装面積の増大などの問題は解消される。

このようなスタンバイ機能付きの増幅器としては、例えば、特許文献１等に開示されたものがある。
図３には、かかる従来の増幅器の回路構成例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この増幅器は、利得可変型のもので、デュアルゲート構造の信号増幅用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）Ｑ１と、この信号増幅用ＦＥＴＱ１のバイアスの供給を制御するバイアスＳＷ用ＦＥＴＱ２と、高周波信号入力端子１８Ａと高周波信号出力端子１９Ａ間で信号増幅用ＦＥＴＱ１をバイパスするためのバイパス用ＦＥＴＱ３とを主たる構成要素として構成されたものとなっている。

すなわち、信号増幅用ＦＥＴＱ１のゲートＧ１には、入力側ＤＣカットキャパシタ４Ａ及び入力整合回路１５Ａを介して高周波信号が高周波信号入力端子１８Ａから入力されるようになっている一方、増幅出力は、そのドレインから出力インピーダンス整合回路１６A及び出力側ＤＣカットキャパシタ１７Ａを介して高周波信号出力端子１９に出力されるものとなっている。

また、信号増幅用ＦＥＴＱ１のソースには、ソースインダクタ６Ａを介して、グランドとの間にバイアスＳＷ用ＦＥＴＱ２が直列接続されており、このバイアスＳＷ用ＦＥＴＱ２のゲートに印加されるＳＷコントロール電圧
によって、信号増幅用電界効果トランジスタＱ１をスタンバイ状態とすることが可能に構成されている。

かかる構成において、増幅器を通常の動作状態（利得可変を行わない状態）とする場合には、電源電圧印加端子２１Ａに、信号増幅用ＦＥＴＱ１が動作状態となるような電源電圧を印加すると共に、ＳＷコントロール電圧印加端子３５Ａには、バイアスＳＷ用ＦＥＴＱ２がＯＮ状態となるようなバイアスを印加する一方、バイパスコントロール電圧印加端子３６Ａには、Ｖ(ＣＯＮＴ３６Ａ)≫−Ｖｐ（Ｑ３）を満足するコントロール電圧を印加することとなる。なお、ここで、Ｖ(ＣＯＮＴ３６Ａ)は、バイアスコントロール電圧印加端子３６Ａに印加されるコントロール電圧、Ｖｐ(Ｑ３)は、バイパス用ＦＥＴＱ３のピンチオフ電圧である。

かかる電圧印加によって、信号増幅用ＦＥＴＱ１は動作状態となる一方、バイパス用ＦＥＴＱ３はＯＦＦ状態となり、高周波信号入力端子１８Ａから入力された高周波信号は、バイパス用ＦＥＴＱ３による減衰を受けることなく、信号増幅用ＦＥＴＱ１において増幅されて高周波信号出力端子１９Ａに出力されることとなる。したがって、この場合、増幅器の最大利得を得ることができる。

一方、利得可変を行う場合、ＳＷコントロール電圧印加端子３５ＡにバイアスＳＷ用ＦＥＴＱ２がＯＦＦ状態となるようなバイアスを印加する一方、バイパスコントロール電圧印加端子３６Ａには、Ｖ(ＣＯＮＴ３６Ａ)≪−Ｖｐ(Ｑ３)を満足するコントロール電圧を印加することとなる。
その結果、信号増幅用ＦＥＴＱ１は、ＯＦＦ状態となる一方、バイパス用ＦＥＴＱ３がＯＮ状態となり、高周波信号入力端子１８Ａへ印加された高周波信号は、信号増幅用ＦＥＴＱ１による増幅を受けることなく、バイパス用ＦＥＴＱ３を介して高周波信号出力端子１９Ａへ出力されることとなる。

かかる利得可変状態においては、ＳＷコントロール電圧印加端子３５Ａには、バイアスＳＷ用ＦＥＴＱ２がＯＦＦ状態となるようなバイアス電圧が印加されており、それにより信号増幅用ＦＥＴＱ１がＯＦＦ状態に設定されるため、増幅器としての消費電流はほぼ零となる。すなわち、この従来の利得可変型増幅器は、利得可変状態がスタンバイ状態にあると捉えることができるものである。

ところで、上述の従来回路において、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧と信号増幅用ＦＥＴＱ１に流れる電流（動作電流）は、図４に示されたような相関関係にある。すなわち、同図によれば、利得可変を行う場合、すなわち、増幅器をスタンバイ状態に設定するには、ＳＷコントロール電圧印加端子３５Ａに、Ｖ(ＣＯＮＴ３５Ａ)≪Ｖｐ(Ｑ２)を満足するコントロール電圧を印加する必要があることが理解できる。なお、ここで、Ｖ(ＣＯＮＴ３５Ａ)は、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧、Ｖｐ(Ｑ２)は、バイアスＳＷ用ＦＥＴＱ２のピンチオフ電圧である。

上述の不等式に表された電圧範囲は、バイアスＳＷ用ＦＥＴＱ２のピンチオフ電圧Ｖｐ(Ｑ２)に依存し、ピンチオフ電圧Ｖｐ(Ｑ２)の大きさによっては、その電圧範囲は極めて狭くなるが、Ｖ(ＣＯＮＴ３５Ａ)≧Ｖｐ(Ｑ２)の電圧をＳＷコントロール電圧印加端子３５Ａに印加した場合には、バイアスＳＷ用ＦＥＴＱ２はＯＦＦ状態ではなくなり、コントロール電圧の上昇と共に動作電流も増加し、利得可変状態、すなわち、スタンバイ状態を維持することができなくなってしまう。

また、図４に示された特性の場合、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧が僅かでも変動した場合、利得可変型増幅器としての所望の動作状態に設定することができなくなってしまうため、印加するコントロール電圧の規格値を極めて狭い範囲に絞らざる得ないものとなっている。
通常、この対策として、ＳＷコントロール電圧印加端子３５Ａの印加電圧の調整のために、ロジック回路を別途用意し、そのロジック回路の出力電圧をＳＷコントロール電圧印加端子３５Ａに供給するような手法が採られることが多い。

図５には、そのようなロジック回路を設けた利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつこの利得可変型増幅器について説明する。
この従来回路は、先に図３に示された構成の利得可変型増幅器に、ロジック回路１０１を付加した構成となっているものである。なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

ロジック回路１０１は、ＦＥＴＱ４，Ｑ５が２段に接続されてレベルシフト回路が構成されてなるもので、その出力端子、すなわち、ＦＥＴＱ５のドレインがＳＷコントロール電圧印加端子３５Ａに接続されており、ロジック用コントロール電圧印加端子３９Ａに印加された電圧に応じて可変された電圧がＳＷコントロール電圧印加端子３５Ａ及びバイパスコンロトール電圧印加端子３６Ａに印加されるようになっている。なお、ロジック回路１０１の電源電圧は、ロジック回路電源電圧印加端子３８Ａに印加されるようになっている。

かかる構成においては、ロジック用コントロール電圧印加端子３９Ａのコントロール電圧に対する信号増幅用ＦＥＴＱ１の動作電流の変化が図６に示されたようになり、あるコントロール電圧を境にして信号増幅用ＦＥＴＱ１における動作電流の有無を制御できるものとなる。そのため、先の図３に示された構成に比して、コントロール電圧が変動したような場合であっても、増幅器をスタンバイ状態に設定する為の電圧範囲及び増幅器を動作状態に設定するための電圧範囲を広く確保することができ、増幅器の動作状態を所望の状態に維持することが容易、可能なものとなる。

特開２００４−２７４１０８号公報（第６−８頁、図１−図２）

しかしながら、上述のようにコントロール電圧調整のためにロジック回路を別途設けることは、回路面積の増大を招くと共にコストの増大を招くこととなる。また、ロジック回路を採用することで、ロジック回路における消費電流が増え、増幅器全体の消費電流が増加してしまうため、結果として、バッテリー寿命を延長するための低消費電力化の妨げとなってしまうという問題がある。

また、図３や図５を参照しつつ説明したような構成の従来回路では、バイアスＳＷ用ＦＥＴＱ２が信号増幅用ＦＥＴＱ１のソースに接続されているため、ソースにおけるインピーダンスを高周波的に接地するためのバイパスコンデンサＣｓ（図３、図５参照）が必要となってしまう。通常、増幅器の良好な特性を得るためには、上述のバイパスコンデンサは大容量化する必要があるが、それは、回路面積の増大やコストの増大を招くという問題がある。

本発明は、上記実状に鑑みてなされたもので、増幅器の動作を制御するトランジスタに対するコントロール電圧を調整するための従来のようなロジック回路を用いることなく、しかも、増幅用トランジスタのソース接地用のバイパスコンデンサを不要として、簡易な構成でスタンバイ機能を実現することができ、その上、スタンバイ状態における増幅器の消費電流を零とすることのできるスタンバイ機能付き増幅器を提供するものである。
本発明の他の目的は、増幅器をスタンバイ状態に設定するためのコントロール電圧範囲及び増幅器を動作状態に設定するためのコントロール電圧範囲を従来に比して広く確保することのできるスタンバイ機能付き増幅器を提供することにある。

上記本発明の目的を達成するため、本発明に係るスタンバイ機能付き増幅器は、
２つの信号増幅用電界効果トランジスタが増幅動作をなすよう縦続接続されて設けられると共に、前記２つの信号増幅用電界効果トランジスタをスタンバイ状態とするためのバイアス切替ＳＷ用電界効果トランジスタが設けられてなるスタンバイ機能付き増幅器であって、
前記２つの信号増幅用電界効果トランジスタの各々のゲートには、ゲートバイアス印加用バイアス回路が接続される一方、
前記バイアス切替ＳＷ用電界効果トランジスタは、外部からのコントロール電圧に応じてそのソース電圧が変化せしめられるよう設けられ、当該ソース電圧は、前記各々のゲートバイアス印加用バイアス回路を介して前記２つの信号増幅用電界効果トランジスタのゲートにそれぞれ印加されて、増幅器のスタンバイ状態と増幅動作の切り替えを可能としてなるものである。
かかる構成において、前記２つの信号増幅用電界効果トランジスタは、第１の信号増幅用電界効果トランジスタのドレインと第２の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第１の信号増幅用トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、
前記第１の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第２の信号増幅用トランジスタのドレインに増幅信号が出力可能とされ、
前記コントロール電圧は、前記バイアス切替ＳＷ用電界効果トランジスタのゲートに印加可能とされる一方、そのドレイン及び前記第２の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して電源電圧が印加可能とされ、
前記バイアス切替ＳＷ用電界効果トランジスタのソースは、抵抗器及びグランド側に順方向となるよう設けられたダイオードを介してグランドに接続されてなるものとすると好適である。
また、前記２つの信号増幅用電界効果トランジスタに代えてデュアルゲート電界効果トランジスタを用いても好適である。

本発明によれば、外部から印加されるコントロール電圧によって動作状態が変化せしめられるバイアス切替ＳＷ用電界効果トランジスタによって、増幅動作を行う電界効果トランジスタのバイアス電圧を変化させることで、スタンバイ状態を実現できるようにしたので、従来と異なり、コントロール電圧の変化を変換するようなロジック回路を別途設けることなく、簡易な構成でスタンバイ機能を実現することができ、しかも、スタンバイ状態における増幅器の消費電流を零にすることができる。
また、スタンバイ状態に設定するためのコントロール電圧の範囲を、従来回路に比して容易に拡大することができるものとなっているため、増幅器の動作状態を決定するコントロール電圧が変動した場合であっても、設定した所望の動作状態を維持することが可能であるという効果を奏するものである。

以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスタンバイ機能付き増幅器の構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスタンバイ機能付き増幅器は、第１及び第２の信号増幅用電界効果トランジスタ（以下、「電界効果トランジスタ」を「ＦＥＴ」と称する）１，２と、バイアス切替ＳＷ用ＦＥＴ３とを主たる構成要素として構成されたものとなっている。かかるスタンバイ機能付き増幅器は、概説すれば、コントロール電圧印加端子２０に印加されるバイアスによってバイアス切替ＳＷ用ＦＥＴ３の動作状態が可変されるようになっており、それにより、この増幅器の動作状態が選択可能に構成されてなるものである。

以下、具体的に回路接続について説明する。
第１の信号増幅用ＦＥＴ１のゲートは、入力側ＤＣカットキャパシタ４及び入力インピーダンス整合回路１５を介して高周波信号入力端子１８に接続されると共に、第１のゲートバイアス印加用バイアス回路１２を介してバイアス切替ＳＷ用ＦＥＴ３のソースに接続されたものとなっている。
第２の信号増幅用ＦＥＴ２のゲートは、第２のゲートバイアス印加用バイアス回路１３を介してバイアス切替ＳＷ用ＦＥＴ３のソースに接続されると共に、バイパスキャパシタ５を介してグランドに接続されている。

また、第１の信号増幅用ＦＥＴ１のソースは、ソースインダクタ６を介してグランドに接続される一方、ドレインは、第２の信号増幅用ＦＥＴ２のソースと相互に接続されたものとなっている。
そして、第２の信号増幅用ＦＥＴ２のドレインは、出力インピーダンス整合回路１６及び出力側ＤＣカットキャパシタ１７を介して高周波信号出力端子１９に接続されており、第１及び第２の信号増幅用ＦＥＴ１，２は、縦続接続されたものとなっている。

さらに、第２の信号増幅用ＦＥＴ２のドレインは、チョークインダクタ１４を介して電源電圧印加端子２１に接続されると共に、ドレイン抵抗器１１を介してバイアス切替ＳＷ用ＦＥＴ３のドレインに接続されている。
一方、バイアス切替ＳＷ用ＦＥＴ３のゲートは、ゲート接地用抵抗器８を介してグランドに接続されると共に、ゲート入力抵抗器７を介してコントロール電圧印加端子２０に接続されている。

また、バイアス切替ＳＷ用ＦＥＴ３のソースは、ソース抵抗器９及びダイオード１０を介してグランドに接続されている。なお、ダイオード１０は、そのアノードがソース抵抗器９に、カソードがグランドに接続されて、グランドに対して順方向となるように設けられたものとなっている。
なお、本発明の実施の形態において、第１及び第２の信号増幅用ＦＥＴ１，２とバイアス切替ＳＷ用ＦＥＴ３は、エンハンスメントモードのＦＥＴが用いられたものとなっている。

次に、かかる構成における動作について説明する。
まず、通常の増幅動作とする場合には、電源電圧印加端子２１に、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧を印加する一方、コントロール電圧印加端子２０には、バイアス切替ＳＷ用ＦＥＴ３がＯＮ状態となるようなバイアスを印加する。
このバイアス切替ＳＷ用ＦＥＴ３のドレインには、ドレイン抵抗器１１及びチョークインダクタ１４を介して電源電圧印加端子２１からの電源電圧が印加されるため、バイアス切替ＳＷ用ＦＥＴ３がＯＮ状態となった場合、そのソースには所定の電圧が発生することとなる。

なお、このバイアス切替ＳＷ用ＦＥＴ３のソースに発生する電圧は、バイアス切替ＳＷ用ＦＥＴ３のゲート幅、ソース抵抗器９及びダイオード１０並びに第１及び第２のゲートバイアス印加用バイアス回路１２，１３の回路定数を最適化することにより、所望の電圧値に設定されたものとなっている。

上述のようにバイアス切替ＳＷ用ＦＥＴ３のソースに所望された所定の電圧が発生すると、第１及び第２のゲートバイアス印加用バイアス回路１２，１３を介して、第１及び第２の信号増幅用ＦＥＴ１，２のゲートに、バイアスがそれぞれ印加されることとなる。
なお、第１及び第２のゲートバイアス印加用バイアス回路１２，１３は、具体的には、例えば、最も簡素な構成として、バイアス切替ＳＷ用ＦＥＴ３のソースと第１及び第２のゲートバイアス印加用バイアス回路１２，１３のゲートの間に、それぞれ直列に抵抗器を設ける構成などで実現できるものである。

これら第１及び第２のゲートバイアス印加用バイアス回路１２，１３は、増幅器として所望の動作電流となるように回路定数が最適化されているため、上述のようにバイアス切替ＳＷ用ＦＥＴ３のソース電圧が印加されることによって、第１及び第２の信号増幅用ＦＥＴ１，２は、所望のバイアス点で動作することとなる。

したがって、このような状態において、高周波信号入力端子１８に印加された高周波信号は、入力インピーダンス整合回路１５及び入力側ＤＣカットキャパシタ４を介して第１の信号増幅用ＦＥＴ１のゲートに入力され、第１及び第２の信号増幅用ＦＥＴ１，２による増幅を受けて、第２の信号増幅用ＦＥＴ２のドレインから増幅出力される。そして、この第２の信号増幅用ＦＥＴ２のドレインから出力された高周波信号は、出力インピーダンス整合回路１６及び出力側ＤＣカットキャパシタ１７を介して高周波信号出力端子１９に出力されることとなり、通常の増幅動作が行われるものとなっている。

一方、増幅器をスタンバイ状態にするには、コントロール電圧印加端子２０にバイアス切替ＳＷ用ＦＥＴ３がＯＦＦ状態となるようなバイアスを印加する。一方、電源電圧端子２１には、上述の場合と同様に、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧が印加されており、その電圧は、チョークインダクタ１４及びドレイン抵抗器１１を介してバイアス切替ＳＷ用ＦＥＴ３のドレインに印加されている。
しかし、上述のように、バイアス切替ＳＷ用ＦＥＴ３はＯＦＦ状態となっているため、先の通常動作の場合と異なり、そのソースには電圧は発生しない。

このため、第１及び第２のゲートバイアス印加用バイアス回路１２，１３にはバイアスが印加されず、その結果、第１及び第２の信号増幅用ＦＥＴ１，２のゲートにもバイアス印加は生じないこととなる。したがって、第１及び第２の信号増幅用ＦＥＴ１，２はＯＦＦ状態となり、その動作電流は零となる。
そして、かかる状態においては、回路内部のいずれの素子においても電流を消費することはなく、そのため、増幅器全体としての動作電流は零となる。

このように、本発明の実施の形態におけるスタンバイ機能付き増幅器は、ゲート入力抵抗器７、ゲート接地用抵抗器８、ソース抵抗器９及びダイオード１０の各素子の定数並びにバイアス切替ＳＷ用ＦＥＴ３のゲート幅を最適化することにより、スタンバイ状態に設定するためのコントロール電圧の範囲を、従来回路に比して容易に拡大することができるものとなっている。

図２には、本発明の実施の形態におけるスタンバイ機能付き増幅器のコントロール電圧に対する第１及び第２の信号増幅用ＦＥＴ１，２を流れる動作電流の変化を示す特性線が示されており、以下、同図について説明する。
同図によれば、増幅器の動作電流を零に設定する、換言すれば、第１及び第２の信号増幅用ＦＥＴ１，２の電流を零に設定する、すなわち、スタンバイ状態に設定するためのコントロール電圧の範囲は、０〜０.８Ｖとなっていることが確認できる。これは、先に「背景技術」の欄において説明した従来回路における同様なコントロール電圧の範囲が、０〜０.１Ｖ（図４参照）であったのに比して、本発明の実施の形態においては、コントロール電圧の範囲は、０.７Ｖも拡大されており、明確な特性改善がなされていることが確認できるものとなっている。

また、上述した本発明の実施の形態におけるスタンバイ機能付き増幅器は、図５に示されたような従来回路におけるロジック回路が不要であり、回路面積の増大化、コストの増大化の防止が図られたものとなっている。さらに、上述したように、スタンバイ状態においては、従来と異なり、信号増幅用ＦＥＴを流れる電流のみならず、増幅器全体としての消費電流が零となるので、従来に比して、より一層の省電力化ができるものとなっている。

なお、上述した構成例においては、第１及び第２の信号増幅用ＦＥＴ１，２は、第１の信号増幅用ＦＥＴ１のドレインと第２の信号増幅用ＦＥＴ２のソースの相互の接続によって縦続接続された構成となっているが、このような構成に限定される必要はなく、例えば、この構成に代えて、デュアルゲート構造のＦＥＴを用いた構成としてもよいものである。

本発明の実施の形態におけるスタンバイ機能付き増幅器の構成例を示す回路図である。 本発明の実施の形態におけるスタンバイ機能付き増幅器のコントロール電圧に対する第１及び第２の信号増幅用ＦＥＴを流れる動作電流の変化を示す特性線図である。 従来回路の第１の回路構成例を示す回路図である。 図３に示された従来回路のコントロール電圧に対する信号増幅用ＦＥＴをを流れる動作電流の変化を示す特性線図である。 従来回路の第２の回路構成例を示す回路図である。 図５に示された従来回路のコントロール電圧に対する信号増幅用ＦＥＴをを流れる動作電流の変化を示す特性線図である。

符号の説明

１…第１の信号増幅用電界効果トランジスタ
２…第２の信号増幅用電界効果トランジスタ
３…バイアス切替ＳＷ用電界効果トランジスタ
１２…第１のゲートバイアス印加用バイアス回路
１３…第２のゲートバイアス印加用バイアス回路
１８…高周波信号入力端子
１９…高周波信号出力端子
２０…コントロール電圧印加端子

Claims (3)

1. ２つの信号増幅用電界効果トランジスタが増幅動作をなすよう縦続接続されて設けられると共に、前記２つの信号増幅用電界効果トランジスタをスタンバイ状態とするためのバイアス切替ＳＷ用電界効果トランジスタが設けられてなるスタンバイ機能付き増幅器であって、
   前記２つの信号増幅用電界効果トランジスタの各々のゲートには、ゲートバイアス印加用バイアス回路が接続される一方、
   前記バイアス切替ＳＷ用電界効果トランジスタは、外部からのコントロール電圧に応じてそのソース電圧が変化せしめられるよう設けられ、当該ソース電圧は、前記各々のゲートバイアス印加用バイアス回路を介して前記２つの信号増幅用電界効果トランジスタのゲートにそれぞれ印加されて、増幅器のスタンバイ状態と増幅動作の切り替えを可能としてなることを特徴とするスタンバイ機能付き増幅器。
2. 前記２つの信号増幅用電界効果トランジスタは、第１の信号増幅用電界効果トランジスタのドレインと第２の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第１の信号増幅用トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、
   前記第１の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第２の信号増幅用トランジスタのドレインに増幅信号が出力可能とされ、
   前記コントロール電圧は、前記バイアス切替ＳＷ用電界効果トランジスタのゲートに印加可能とされる一方、そのドレイン及び前記第２の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して電源電圧が印加可能とされ、
   前記バイアス切替ＳＷ用電界効果トランジスタのソースは、抵抗器及びグランド側に順方向となるよう設けられたダイオードを介してグランドに接続されてなることを特徴とするスタンバイ機能付き増幅器。
3. 前記２つの信号増幅用電界効果トランジスタに代えてデュアルゲート電界効果トランジスタを用いてなることを特徴とする請求項１又は請求項２記載のスタンバイ機能付き増幅器。

Images