JP6502623B2 - 高周波増幅器 - Google Patents
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- 230000005669 field effect Effects 0.000 claims description 45
- 230000005684 electric field Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 230000008859 change Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 21
- 238000004088 simulation Methods 0.000 description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 239000007787 solid Substances 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- Amplifiers (AREA)
Description
ところで、最近、より低コストであるSi半導体集積回路の高周波特性向上がめざましく、一部のRFフロントエンド部品では、Si半導体の採用が進んでいるものの、線形性が要求される状況での化合物半導体の需要は未だ根強く存在している。
LNA回路は、微弱な受信信号を低雑音で増幅する回路であるが、受信電力は、受信状況により大きく変動し、加えて、受信信号以外の隣接周波数の信号が強入力されることもあるため、耐入力性能も要求される部品である(例えば非特許文献1等参照)。
最初に、基本的なDC動作について説明する。
まず、一般的なLNA回路のアンプ動作は、A級バイアスとなっている。
カスコード接続アンプを構成するアンプトランジスタ102A,103Aのドレイン電流IDDは、ミラートランジスタ101Aのドレイン電流である基準電流IREFに比例した電流となる。より具体的には、基準電流IREFが負荷抵抗RLにおいて電圧降下VL=RL×IREFを発生させる結果、ミラートランジスタ101Aのドレインには、電源電圧VDDからVLだけ減じた電圧Vd1が印加される。このとき、ミラートランジスタ101Aのゲート電圧Vg1は、Vd1と等しい。
ここで、ミラートランジスタ101Aの総ゲート幅をWgt1、ソース接地アンプトランジスタ102Aの総ゲート幅をWgt2とし、ソース接地アンプトランジスタ102Aのドレイン電圧及びゲート電圧が、ミラートランジスタ101Aのドレイン電圧Vd1及びゲート電圧Vg1とほぼ等しいと仮定したとき、ソース接地アンプトランジスタ102Aのドレイン電流IDDは、(Wgt2/Wgt1)×IREFだけ流れる。
しかして、カスコード接続アンプのアンプトランジスタ間接続ノードの電圧は、ゲート接地アンプトランジスタ103Aのドレイン電流がIDDとなるソース電圧で均衡する。このとき、ゲート接地アンプトランジスタ103Aのドレインには、インダクタ501Aを介して電源電圧VDDが印加されている。
また、分割抵抗器304Aと分割抵抗器305Aの接続ノードにシャント接続されている3段直列ダイオード201A〜203Aは、電源電圧VDDが定格値より高いときに、IDD増加を抑制するために設けられているものである。
図8に示された構成において、カスコード接続アンプは、前段がソース接地アンプ、後段がゲート接地アンプからなる2段アンプ構成と見なすことができる。
このため、高周波入力端子RFINは、前段アンプの入力側にDCカットキャパシタ401Aを、高周波出力端子RFOUTは、後段アンプの出力側にDCカットキャパシタ402Aを介して接続されている。
抵抗器301Aは、ミラートランジスタ101Aのゲートに、高周波信号が侵入して、アンプ回路のバイアスが変動するのを防ぐと共に、ソース接地アンプのNF(Noise Figure:雑音指数)劣化を防ぐよう機能するものである。
抵抗器301Aの代わりに、同等の高周波インピーダンスを有するチョークインダクタを接続することも可能であるが、インダクタンス値が大きいために集積回路化には不向きである。
また、このLNA回路を使用する際には、高周波入力端子RFIN、高周波出力端子RFOUTの外側に、受動素子からなるインピーダンス整合回路が接続される。
さらに、ソース接地アンプトランジスタ102Aのソースとグランドとの間にインダクタを接続して直列帰還をかけることで、インピーダンス整合とNF整合を両立させることが一般的に行われている。
先に述べたように、GaAs pHEMTプロセスでは、FETしきい値電圧の製造ばらつきが、製品歩留まりに大きく影響すると言われている。LNA回路は、カスコード接続アンプのドレイン電流IDDの増減により、その特性が大きく変動するため、製品歩留まり確保のためには、ドレイン電流IDDを一定に保つ必要がある。
このドレイン電流IDDのばらつきの第1の原因は、抵抗器301Aが高抵抗であり、かつ、ソース接地アンプトランジスタ102Aの順方向ゲート電流が流れることで、抵抗器301Aに電圧降下が生じてしまうことにある。結果として、ゲート電圧Vg1とVg2が一致せず、Vg2の変動量ΔVg2は、FETしきい値電圧の変動量ΔVthよりも小さくなる。
一方、ダイオード立ち上がり電圧Vfは、接合の種類によって異なり、GaAsの場合、ショットキー接合で0.6V程度、pn接合で1.0V程度である。ソース接地アンプトランジスタ102Aがエンハンスメント型MESFETの場合は、ゲート順方向電流が多く流れるが、これは、図8に示された従来のLNA回路でも同様である。
FETしきい値電圧が変動すると、ミラートランジスタ101Aのゲート電圧Vg1と共にドレイン電圧Vd1も変動するため、負荷抵抗RLにかかる電圧差が変動し、その結果、基準電流IREFも変動する。
以上のことから、ゲート電圧Vg1とVg2が一致しないことに加えて、基準電流IREFも変動することで、カレントミラー回路が理想動作から外れ、ドレイン電流IDDのばらつきが発生するということが言える。
同図において、電源電圧VDDの変化に対するドレイン電流IDDの変化が実線の特性線で、電源電圧VDDの変化に対するゲート電圧Vg2の変化が破線の特性線で、それぞれ示されている。
同図において、FETしきい値電圧Vthの変化に対するドレイン電流IDDの変化が実線の特性線で示されている。
また、同図において、FETしきい値電圧Vthの変化に対するゲート電圧Vg2の変化は、ゲート電圧Vg2の変化そのものをプロットするのではなく、(Vg2−Vth)をプロットしたものが破線によりゲート電圧Vg2の変化特性として示されている。
一方、FETしきい値電圧の変動に対してゲート電圧Vg2は追従しておらず、特に、FETしきい値電圧が上昇した際にドレイン電流IDDが減少することが理解できる(図9(B)参照)。
また、上述の特許公報においては、ソース接地アンプトランジスタ102Aの順方向ゲート電流が微少で抵抗器301Aに電圧降下が生じないことを前提条件としたものであるため、先に述べたドレイン電流IDDのばらつきの第1の原因について何ら解決策を提案するものではない。
ソース接地された第1及び第2の電界効果トランジスタを有し、前記第1及び第2の電界効果トランジスタの各々のゲートが相互に接続され、前記第1の電界効果トランジスタの電流を基準電流として前記第1及び第2の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第2の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第1及び第2の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第1の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第1の電界効果トランジスタのドレインと前記第2の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第1の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されると共に、
前記第1の電界効果トランジスタのゲートとグランドとの間の前記シャント抵抗器により前記第1の電界効果トランジスタのドレイン電流が調整され、前記第1の電界効果トランジスタのゲート電圧Vg1及び前記第2の電界効果トランジスタゲート電圧Vg2の関係がVg1<Vg2であって、かつ、前記第2の電界効果トランジスタのゲート電圧の変動量ΔVg2とFETしきい値電圧の変動量ΔVthとの関係がΔVg2=ΔVthとされるよう構成されてなるものである。
また、本発明によれば、ソース接地の第2の電界効果トランジスタのソースに、例えば、抵抗器やインダクタを挿入することで、カレントミラー回路のトランジスタ対の回路対称性を崩したとしてもシャント抵抗器の抵抗値や、第1の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
さらに、本発明によれば、ソース接地の第2の電界効果トランジスタがエンハンスメント型MESFETのようなゲート順方向電流が流れるトランジスタである場合であっても、ゲート順方向電流が第1の電界効果トランジスタのドレインと第2の電界効果トランジスタのゲート間のドレイン・ゲート間抵抗器に流れることで生ずる電圧降下を見込んだ上で、シャント抵抗器の抵抗値や、第1の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、高周波信号の増幅を行うアンプトランジスタ(第2の電界効果トランジスタ)102と、このアンプトランジスタ102とカレントミラー回路を構成するミラートランジスタ(第1の電界効果トランジスタ)101とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態において、ミラートランジスタ101とアンプトランジスタ102には、共に、エンハンスメント型FETが用いられている。
さらに、ミラートランジスタ101とアンプトランジスタ102の各々のゲートは、シャント抵抗器302を介してグランドに接続される一方、ゲート用DCカットキャパシタ401及び高周波入力端子11を介して外部から高周波信号が入力可能となっている。
一方、アンプトランジスタ102のドレインは、インダクタ501及び電源電圧端子14を介して外部から電源電圧が印加可能とされると共に、ドレイン用DCカットキャパシタ402及び高周波出力端子12を介して増幅された高周波信号を外部へ出力可能となっている。
最初に、基本的なDC動作について説明する。
この高周波増幅器におけるカレントミラー回路は、従来と異なり、ミラートランジスタ101のドレインとゲートの接続がない構成となっている。
ミラートランジスタ101のゲート電圧Vg1は、ミラートランジスタ101のドレイン電圧Vd1が、ゲート抵抗器301、ドレイン・ゲート間抵抗器303、及び、シャント抵抗器302での電圧降下で分圧されることによって設定され、ゲート抵抗器301とシャント抵抗器302の接続ノードの電圧が印加されるようになっている。
アンプトランジスタ102のゲート順方向電流が無視できない場合、ドレイン・ゲート間抵抗器303にはシャント抵抗器302を流れる電流に加えて、アンプトランジスタ102のゲート順方向電流も流れるため、ドレイン・ゲート間抵抗器303での電圧降下量が増加する。
ミラートランジスタ101のドレインには、負荷601を介して基準電圧VREFが印加されており、ミラートランジスタ101のドレイン電圧Vd1は、負荷601の電流特性がミラートランジスタ101のドレインを流れる基準電流IREF及びドレイン・ゲート間抵抗器303を流れる電流の和と一致するバイアス点で均衡する。
以上のようにして、アンプトランジスタ102のゲート電圧Vg2は、カレントミラー回路型バイアス回路と抵抗バイアス回路の合成回路によって設定され、それに応じたドレイン電流IDDが流れるようになっている。
ミラートランジスタ101とアンプトランジスタ102から構成されるカレントミラー回路は、ミラートランジスタ101のドレイン電流が基準電流IREFとなるように、ミラートランジスタ101のゲート電圧Vg1を可変させる回路もあるが、本発明の実施の形態においては、ミラートランジスタ101のゲートにシャント抵抗器302が接続されることで逆に固定化されるものとなっている。
ミラートランジスタ101のゲート電圧Vg1の可変量は、シャント抵抗器302の大きさに比例する。
また、同時に、アンプトランジスタ102のゲート順方向電流Ig2は、FETしきい値電圧増加時に増加し、FETしきい値電圧減少時に減少する。
一方、シャント抵抗器302を流れる電流は、ゲート電圧Vg1が固定されているため変動は少ない。
また、ドレイン・ゲート間抵抗器303の抵抗値をR3とし、負荷601が抵抗性負荷である場合、負荷601での電圧降下の変動量がΔVth+R3×ΔIg2となるようなΔIloadとすべくΔIREFを適宜調整した場合、アンプトランジスタ102のゲート電圧変動量ΔVg2はΔVthと一致し、ドレイン電流IDDのばらつきは発生しない。
また、負荷601が定電流特性を有している場合であっても、ミラートランジスタ101のドレイン電圧の変動量ΔVd1が、ΔVth+R3×ΔIg2となるようΔIREFを適宜調整することで、同様の作用、効果を得ることが可能である。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第1の実施例は、図1における負荷601を抵抗負荷で構成したものである。
各素子の具体的な回路定数は、ミラートランジスタ101がエンハンスメント型FETで、総ゲート幅Wgt1=12μm、アンプトランジスタ102がエンハンスメント型FETで、総ゲート幅Wgt2=200μm、ゲート抵抗器301の抵抗値R1=15kΩ、シャント抵抗器302の抵抗値R2=200kΩ、ドレイン・ゲート間抵抗器303の抵抗値R3=15kΩ、負荷抵抗器304の抵抗値R4=17kΩである。なお、本回路は、電源電圧VDD=3.3V時にドレイン電流IDD=8mAとなるように設定されている。
図3(A)において、電源電圧VDDの変化に対するドレイン電流IDDの変化が実線の特性線で、電源電圧VDDの変化に対するゲート電圧Vg2の変化が破線の特性線で、それぞれ示されている。
図3(B)において、FETしきい値電圧Vthの変化に対するドレイン電流IDDの変化が実線の特性線で示されている。
また、図3(B)において、FETしきい値電圧Vthの変化に対するゲート電圧Vg2の変化は、ゲート電圧Vg2の変化そのものをプロットするのではなく、(Vg2−Vth)をプロットしたものを破線によりゲート電圧Vg2の変化特性として示している。
一方、FETしきい値電圧の変動に対してゲート電圧Vg2は、従来回路と異なり、追従しており、ドレイン電流IDDのばらつきが非常に少ないことが理解できる(図3(B)参照)。
なお、図1、又は、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の実施例は、図1における負荷601を、負荷とアクティブロードトランジスタとを有する定電流負荷で構成したものである。
そして、アクティブロードトランジスタ104のドレインは、電源電圧端子14に接続されている。
図2に示された第1の実施例と比べると、シャント抵抗器302の抵抗値が大きく、FETしきい値電圧変動時の基準電流IREFの変動量ΔIREFを減少させる構成となっている。
なお、図5(A)は、先の図3(A)に、図5(B)は、先の図3(B)に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
なお、このシミュレーションでは、デプレッション型FETのしきい値電圧は固定されており、アクティブロードトランジスタのしきい値電圧Vthのばらつきは考慮されていない。
また、定電流負荷のため、ドレイン電流IDDの電源電圧依存性は、図3(A)に比べて小さいが、完全には無くなっていないことが理解できる(図5(A)参照)。これは、アンプトランジスタ102のドレイン電圧増加が原因である。
なお、図1、図2、又は、図4に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の実施例は、図8に示された従来回路に本発明を適用した場合の構成例である。
なお、図6においては、図8における構成要素の符号に代えて、図2に示された構成と同一構成部分の構成要素については、図2に示された構成要素と同一の符号を付し、また、図2の構成と異なる構成要素については、新たな符号を付して、以下、図2に示された構成と異なる部分を中心に説明することとする。
第1のアンプトランジスタ102のドレインとインダクタ501の一端との間には、第2のアンプトラジスタ103が直列接続されて設けられている。すなわち、第1のアンプトランジスタ102のドレインには、第2のアンプトランジスタ103のソースが接続され、第2のアンプトランジスタ103のドレインは、インダクタ501の一端とドレイン用DCカットキャパシタ402の接続点に接続されている。
また、第1及び第2の負荷抵抗器304,305の相互の接続点とグランドとの間には、第1乃至第3のダイオード201〜203が直列接続されて設けられている。
そして、第2のダイオード202のカソードは、第3のダイオード203のアノードに接続され、第3のダイオード203のカソードは、グランドに接続されたものとなっている。
図2に示された第1の実施例と比べると、シャント抵抗器302の抵抗値が小さく、FETしきい値電圧変動時の基準電流IREFの変動量ΔIREFを増加させる構成となっている。
なお、図7(A)は、先の図3(A)に、図7(B)は、先の図3(B)に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
また、ドレイン電流IDDの電源電圧依存性は、定電流負荷である図4の回路に比べて遜色なく(図5(A)及び図7(A)参照))、十分実用に耐えるものである。これは、カスコード接続アンプ構成のため、第1のアンプトランジスタ102のドレイン電圧増加が少ないことによるものである。
以上、説明したように、本発明に係る高周波増幅器は、カレントミラー回路の理想動作を妨げる原因であった、ソース接地のアンプトランジスタのゲート順方向電流の存在と基準電流の変動に対して、抵抗バイアスにより意図的にカレントミラー動作を妨げるようにすることで、最終的なドレイン電流IDDのばらつき低減が得られるよう調整可能である。
また、本発明に係る高周波増幅器は、カレントミラー回路の負荷の種類やアンプ回路の複雑さに関わらず、FETしきい値電圧変動時のドレイン電流IDDのばらつきを低減可能としており、製造歩留まりの向上に資するものである。
303…ドレイン・ゲート間抵抗器
101…ミラートランジスタ
102,103…アンプトランジスタ
Claims (3)
- ソース接地された第1及び第2の電界効果トランジスタを有し、前記第1及び第2の電界効果トランジスタの各々のゲートが相互に接続され、前記第1の電界効果トランジスタの電流を基準電流として前記第1及び第2の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第2の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第1及び第2の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第1の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第1の電界効果トランジスタのドレインと前記第2の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第1の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されると共に、
前記第1の電界効果トランジスタのゲートとグランドとの間の前記シャント抵抗器により前記第1の電界効果トランジスタのドレイン電流が調整され、前記第1の電界効果トランジスタのゲート電圧Vg1及び前記第2の電界効果トランジスタゲート電圧Vg2の関係がVg1<Vg2であって、かつ、前記第2の電界効果トランジスタのゲート電圧の変動量ΔVg2とFETしきい値電圧の変動量ΔVthとの関係がΔVg2=ΔVthとされることを特徴とする高周波増幅器。 - 前記第1又は第2の電界効果トランジスタのソースが、抵抗器又はインダクタを介してグランドに接続されてなることを特徴とする請求項1記載の高周波増幅器。
- 前記第1又は第2の電界効果トランジスタは、ゲートが、ショットキー結合、又は、pn接合で形成されてなり、ゲート順方向電流が流れるよう構成されてなるエンハンスメント型電界効果トランジスタであることを特徴とする請求項1、又は、請求項2記載の高周波増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014119751A JP6502623B2 (ja) | 2014-06-10 | 2014-06-10 | 高周波増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014119751A JP6502623B2 (ja) | 2014-06-10 | 2014-06-10 | 高周波増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015233237A JP2015233237A (ja) | 2015-12-24 |
JP6502623B2 true JP6502623B2 (ja) | 2019-04-17 |
Family
ID=54934458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014119751A Active JP6502623B2 (ja) | 2014-06-10 | 2014-06-10 | 高周波増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6502623B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3371151B2 (ja) * | 1993-01-08 | 2003-01-27 | ソニー株式会社 | モノリシックマイクロウエーブ半導体集積回路 |
JPH0993053A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | バイアス回路 |
JPH09260957A (ja) * | 1996-01-18 | 1997-10-03 | Fujitsu Ltd | 半導体増幅回路 |
JP3798198B2 (ja) * | 1999-09-29 | 2006-07-19 | 株式会社ルネサステクノロジ | 高周波電力増幅モジュールおよび無線通信装置 |
JP3543719B2 (ja) * | 2000-02-22 | 2004-07-21 | 日本電気株式会社 | 電界効果トランジスタを用いる差動増幅器の変動補償システム及び方法 |
US6515546B2 (en) * | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
JP4887131B2 (ja) * | 2006-12-18 | 2012-02-29 | パナソニック株式会社 | 電力増幅器 |
-
2014
- 2014-06-10 JP JP2014119751A patent/JP6502623B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015233237A (ja) | 2015-12-24 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180530 |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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