JP4575818B2 - 増幅回路用バイアス回路 - Google Patents

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Description

本発明は、高周波増幅回路にバイアス電圧を供給するためのバイアス回路に関し、本回路は、UWB(ウルトラ・ワイド・バンド)用と称される500MHz以上の広帯域動作が要求される増幅回路用バイアス回路への適用も可能であり、低電圧低消費電力動作が可能である。
狭帯域で使われる高周波増幅回路の従来例としては、たとえば非特許文献１に示されるものがある。非特許文献１のp.164〜166には、高周波特性を改善するためのカスコード型増幅回路の例が示され、p.288〜292には、素子定数を例示した増幅回路の例が示されている。
また、広帯域で使われる高周波増幅回路の従来例としては、たとえば非特許文献２に示されるものがある。高周波増幅回路の周波数選択性を示す指標であるクォリティファクタについては、たとえば非特許文献３に示されるものがある。
Thomas H. Lee著, 「The Design of CMOS Radio-FrequencyIntegrated Circuits」, CAMBRIDGE UniversityPress, 1998, p.164−166, p.288−292 P.R. グレイ/R.G. メイヤー著, 「超LSIのためのアナログ集積回路設計技術（下巻）」, 第11刷, 培風館, 2000年10月20日, p.286−289 川上正光著, 「基礎電気回路I 線形定常編(1)」, p.72-77
上記の増幅回路には、以下に述べる課題がある。非特許文献１の回路は、明らかに狭帯域動作のためのものであって、UWBに要求される500MHz以上の広い帯域を得ることが困難である。広帯域動作を得るには、非特許文献２に開示された回路が必要である。しかし、この回路は、電源電圧を低くすると、安定した増幅動作ができなくなるという問題があった。すなわち従来の回路構成では、広帯域で十分にゲインの高い増幅動作と、低い電源電圧での増幅動作の両立を図ることが困難であった。
本発明はこのような従来技術の欠点を解消し、広帯域で十分にゲインの高い増幅動作と、低い電源電圧での増幅動作の両立を図った増幅回路用バイアス回路を提供することを目的とする。
本発明は上述の課題を解決するために、接地と、第１のトランジスタと、第２のトランジスタと、第１の抵抗性負荷と、第１の電源電圧がこの順に直列接続された増幅回路にバイアス電圧を供給する増幅回路用バイアス回路において、増幅回路は、第１のトランジスタのゲートまたはベースに第１のバイアス電圧が供給され、第２のトランジスタのゲートまたはベースに第２のバイアス電圧が供給され、バイアス回路は、ゲートとドレインもしくはコレクタとベースがダイオード接続された第３のトランジスタを含み、第３のトランジスタのドレインもしくはコレクタが、増幅回路の第１のバイアス電圧を供給し、バイアス回路はさらに、第４のトランジスタと、第５のトランジスタと、第２の抵抗性負荷をこの順に直列接続して含み、第２の抵抗性負荷は第２の電源電圧に接続され、第４のトランジスタのゲートまたはベースは、第３のトランジスタのドレインまたはコレクタに接続され、第５のトランジスタのゲートとドレイン、またはベースとコレクタはダイオード接続され、ドレインまたはコレクタから第２のバイアス電圧が供給されることとしたものである。
このときに、第１〜第５のトランジスタをすべてMOSトランジスタ(金属酸化膜半導体電界効果トランジスタ：Metal Oxide Semiconductor Field Effect Transistor)として、特性を揃えることが好ましい。また、増幅回路は、シングルエンド型とすることができる。
なお、第２の抵抗性負荷の抵抗値をRb、流れる直流電流値をIbとし、第１の抵抗性負荷の抵抗値をRa、流れる直流電流値をk×Ibとしたときに、RaがRb×(1/k)に実質的に等しいか、Rb×(1/k)以上であることが好ましい。
本発明は上述の課題を解決するために、接地と、第１のトランジスタと、一対の第２のトランジスタと、一対の第１の抵抗性負荷と、第１の電源電圧がこの順に直列接続された増幅回路にバイアス電圧を供給する差動型増幅回路用バイアス回路であって、第２のトランジスタの一方は第１の抵抗性負荷の一方と、第２のトランジスタの他方は第１の抵抗性負荷の他方と、それぞれ直列接続され、一対の第２のトランジスタのソースまたはエミッタが第１のトランジスタに接続され、第１のトランジスタのゲートまたはベースに第１のバイアス電圧が供給され、一対の第２のトランジスタのそれぞれのゲートまたはベースに第２のバイアス電圧が供給され、バイアス回路は、ゲートとドレインもしくはコレクタとベースがダイオード接続された第３のトランジスタを含み、第３のトランジスタのドレインもしくはコレクタが、差動型増幅回路の第１のバイアス電圧を供給し、バイアス回路はさらに、第４のトランジスタと、第５のトランジスタと、第２の抵抗性負荷をこの順に直列接続して含み、第２の抵抗性負荷は第２の電源電圧に接続され、第４のトランジスタのゲートまたはベースは、第３のトランジスタのドレインまたはコレクタに接続され、第５のトランジスタのゲートとドレイン、またはベースとコレクタはダイオード接続され、ドレインまたはコレクタから第２のバイアス電圧が供給されることとしてもよい。
次に添付図面を参照して本発明による増幅回路用バイアス回路の実施例を詳細に説明する。本発明の実施例の説明に先立って、本発明の理解を容易にするために、第１の比較例として狭帯域の増幅回路、および増幅回路用バイアス回路を図２により説明し、第２の比較例として広帯域の増幅回路および増幅回路用バイアス回路を図３により説明する。第２の比較例は広帯域増幅回路であるが、本発明と比較して、電源電圧を低くしたときに、安定した増幅動作が困難である。
図２は、第１の比較例の狭帯域で使われるカスコード型の高周波増幅回路であり、増幅回路20とバイアス回路22とから構成される。増幅回路20は、たとえばソース接地されたNMOS(Ｎチャネル型MOS)トランジスタNN10と、このNMOSトランジスタNN10にカスコード接続されたNMOSトランジスタNN11を含む。
NMOSトランジスタNN10のゲートは、直流成分を通さないコンデンサC10を介して増幅回路20の入力端子INに接続される。ゲートはさらに、インピーダンス素子Z10の一端に接続される。インピーダンス素子Z10の他端は、コンデンサC11を介して接地されるとともに、抵抗Ra1を介してバイアス電圧入力端子VR21に接続される。
NMOSトランジスタNN10のドレインは、NMOSトランジスタNN11のソースに接続され、NMOSトランジスタNN11のドレインは、増幅回路20の出力端子OUTならびにインダクタLDの一端に接続される。インダクタLDの他端は、電源電圧を供給するための電源電圧端子VDDに接続される。また、NMOSトランジスタNN11のゲートは電源電圧端子VDDに接続される。なお、以下では、電源電圧端子VDDに供給される電源電圧もVDDと呼ぶこととする。
バイアス回路22は、たとえばNMOSトランジスタNB10と電流源IBとを含む。NMOSトランジスタNB10のソースは接地され、ゲートとドレインがバイアス電圧出力端子VBR21に接続され、バイアス電圧出力端子VBR21は電流源IBを介して電源電圧端子VDDに接続される。バイアス回路22のバイアス電圧出力端子VBR21は、増幅回路20のバイアス電圧入力端子VR21に接続される。
上記インピーダンス素子Z10は、前段の回路の出力インピーダンスと整合を取るためのもので、一般的には数十〜数百オームの抵抗が用いられる。インピーダンス素子Z10は、インダクタを含んでもよい。コンデンサC11は、回路の動作帯域において十分低いインピーダンスとなるような大きな容量値、たとえば数ピコファラッドを有するものが選ばれる。抵抗Ra1は、高インピーダンスとなるような大きな値、たとえば数キロオームを有するものが選ばれる。
次に、これらの回路の動作について述べる。回路は、入力端子INに与えられた電圧信号の交流成分を増幅し、増幅された電圧信号を出力端子OUTから出力する。上記インダクタLDは増幅回路20の負荷として働く。適正なゲインを得るためには、NMOSトランジスタNN10ならびにNMOSトランジスタNN11がともに飽和領域で働くようにバイアスされなければならない。
最初にNMOSトランジスタNN10のバイアスについて説明する。NMOSトランジスタNN10のゲートに加わる電圧の直流分は、バイアス電圧入力端子VR21の電圧と等しい。バイアス電圧入力端子VR21の電圧は、バイアス回路22において、ゲートとドレインが接続されたNMOSトランジスタNB10によって生成される。ここで、NMOSトランジスタNB10のゲート幅をWB10、流れる電流をIb、NMOSトランジスタNN10のゲート幅をWN10、流れる電流をId、各トランジスタのゲート長Lは同一とすると、
WN10/WB10=Id/Ib (1)
である。電源電圧端子VDDに供給される電圧が十分に高い時、NMOSトランジスタNN10のドレイン電圧VD1をNMOSトランジスタNB10のドレイン電圧と等しくすることができて、NMOSトランジスタNN10は飽和領域で動作することとなる。
一方、NMOSトランジスタNN11については、そのゲートにかかる電圧の直流分は電源電圧端子VDDの電圧に等しく、ドレインに接続された負荷のインダクタLDに生じる直流的な電圧降下は極めて小さい。すなわち、NMOSトランジスタNN11は、直流的には、ドレインとゲートとが接続されることになり、飽和領域で動作する。
こうした回路においては、工程のばらつきや温度変化などによる素子特性変動に対する耐性が極めて重要である。たとえば図の回路において、かりにNMOSトランジスタNN10のスレッショルド電圧Vtが微増したとする。この時、同一種、同一ゲート長のトランジスタであるところのバイアス回路のNMOSトランジスタNB10のスレッショルド電圧Vtも同じだけ微増すると期待してよい。結果として、素子特性変動があったとしても、バイアス回路の電流Ibに対して増幅回路側の電流はIdに保たれ、安定した増幅動作が得られる。
次に、第２の比較例として、広帯域な高周波増幅回路を説明する。図３は、広帯域な高周波増幅回路の一例であり、増幅回路24とバイアス回路26とからなる。
増幅回路24では、図２の増幅回路20に対して、負荷のインダクタLDが、直列接続されたインダクタLDと抵抗RA10に置き換えられている点が異なる。さらに、負荷と出力端子OUTに接続されるNMOSトランジスタNN11は、そのゲートがコンデンサC12を介して接地されるとともに、抵抗Ra2を介してバイアス電圧入力端子VR22に接続される。なお、他の部分は図２の増幅回路20と同一の接続であるので、同じ構成要素に同一の符号を記して、その説明を略す。
一方、バイアス回路26は、図２のバイアス回路22に対して、NMOSトランジスタNB10と電流源IBとの間に、ゲートとドレインが接続されたNMOSトランジスタNB11が挿入される点が異なる。NMOSトランジスタNB11のドレインは、バイアス電圧出力端子VBR22に接続され、バイアス電圧出力端子VBR22は増幅回路24のバイアス電圧入力端子VR22に接続される。
次に、回路の動作について述べる。回路は、入力端子INに与えられた電圧信号の交流成分を増幅し、電圧信号として出力端子OUTへ出力する。第１の比較例との相違点の一つとしては、インダクタLDと抵抗RA10とが増幅回路の負荷に相当する点がある。この負荷には、インダクタLDおよび抵抗RA10に対して並列的にかつ寄生的に存在する容量成分の働きにより共振周波数f0が存在する。負荷のインピーダンスの大きさをZldとすると、インダクタとコンデンサの並列回路であるため、Zldは共振周波数f0で極大値Zld0をとる。極大値Zld0に対して、インピーダンスが3dB低下するときの周波数をfH、fLとする。Δf=fH-fLとすると、下記の関係式が得られる。
Q=f0/Δf=2πf0Ld/Ra10 (2)
ここにRa10は抵抗RA10の抵抗値、LdはインダクタLDのインダクタンスである。上記f0は回路の動作中心周波数であり、Δfは動作帯域である。上記Qは、一般にクオリテイファクタと呼ばれ、回路あるいは素子の周波数選択性を示す指標である。上記式(2)の導出は非特許文献３に詳述されている。
一般に狭帯域用の増幅器においては、そのゲインを向上させるために上記f0が動作周波数の中心となるように設定されるものであり、上記Ra10は可能な限り小さいことが望まれる。
一方、広帯域増幅器においては、Δfを広くとる必要があるため、Ra10を大きめに設定しなければならない。一例として、ゲート長が0.2μm前後である設計ルールにおいて、4GHzを中心に1GHzの帯域を得るため、Ldが2〜4nHであるときに、Ra10の値としてたとえば数百オームを必要とする。
この回路においても適正なゲインを得るためには、第１の比較例と同様に、NMOSトランジスタNN10とNN11がともに飽和するようにバイアスされなければならない。ところが本例では、NMOSトランジスタNN11のバイアスが第１の比較例と異なる。すなわち、本例の回路では、負荷において数百オーム程度の抵抗RA10によって電圧降下が生じる。よって、NMOSトランジスタNN11のゲートを電源電圧端子VDDに接続すると、ドレイン電流の大きさによっては非飽和状態となる恐れがある。そこで、NMOSトランジスタNN11のゲートに、適宜バイアス電圧を与える必要がある。
このように、抵抗性負荷を備えるカスコード型回路の１つのバイアス方法として、抵抗分割によってバイアス電圧を得るものがある。抵抗分割によるものは、抵抗の変動およびバラツキと、トランジスタの変動およびバラツキが独立事象であるため、回路特性が温度や電源電圧の変動の影響を受けやすく、歩留まりも高くできない。
より安定した動作を得られるものとして、トランジスタを含むバイアス回路を設けてバイアス電圧を与える方法がある。ここでは、この方法を採用する。図３に示すように、NMOSトランジスタNN11のゲートは、バイアス回路26に結合され、NMOSトランジスタNB11のドレインによってバイアス電圧が与えられている。NMOSトランジスタNN10のバイアスについては、図２の回路と同一であり、説明を省略する。
ここで、NMOSトランジスタNB10のゲート幅をWB10、流れる電流の大きさをIb、NMOSトランジスタNN10のゲート幅をWN10、流れる電流の大きさをIdとし、各トランジスタのゲート長Ｌは同一とすると、電源電圧端子VDDから供給される電圧が十分に高いという条件下で第１の比較例と同様に、
WN10/WB10=Id/Ib (3)
となり、NMOSトランジスタNN10は飽和領域で動作する。
さらに、NMOSトランジスタNB11のゲート幅をWB11、NMOSトランジスタNN11のゲート幅をWN11とすると、NMOSトランジスタNB11のソース電圧とNMOSトランジスタNN11のソース電圧が等しいことから、
WN11/WBll=Id/Ib (4)
であり、かつ、NMOSトランジスタNN11のドレイン電圧VOUTがNMOSトランジスタNB11のドレイン電圧と直流的に等しくなる。NMOSトランジスタNB11は飽和領域で動作しているので、NMOSトランジスタNB11と、各ノード電圧の等しいNMOSトランジスタNN11もまた飽和領域で動作する。
これまで述べてきた第１および第２の比較例の増幅回路には、以下に述べる課題がある。図２の回路は、上記説明から、明らかなように狭帯域動作のためのものであって、UWBに要求される500MHz以上の広い帯域を得ることが困難である。
広帯域動作を得るには、図３に関して述べたように、負荷において数百オーム以上の抵抗成分を必要とするが、このような抵抗を有する回路は、電源電圧端子VDDの電圧を低くすると、下記理由により安定した増幅動作ができなくなるという問題がある。
図３の回路において、バイアス回路26のNMOSトランジスタNB10およびNB11のドレイン・ソース間電圧は、トランジスタのスレッショルド電圧Vtより大きい電圧となる。すでに述べたようにNMOSトランジスタNN10およびNN11の各ノードの電圧は、バイアス回路26のNMOSトランジスタNB10およびNB11の各ノードの電圧と等しいため、それぞれのトランジスタのドレイン・ソース間電圧もスレッショルド電圧Vt以上となる。
ここで、スレッショルド電圧Vtとは、トランジスタの電流が十分小さい値、たとえば0.1μA（マイクロアンペア）となるまで小さくなる時のゲート電圧であるが、実際の動作においては、各トランジスタに実用的な雑音指数(NF)を得るべく、数mAのドレイン電流を流さなければならないことを考慮すると、各トランジスタのドレイン・ソースにはスレッショルド電圧Vtの1.5倍程度の電圧をかけなければならない。すなわち、出力端子OUTの電圧Voutの直流電圧成分は、スレッショルド電圧Vtの3倍程度必要となる。
また、負荷において上記数百オーム程度の抵抗RA10によって数百mV程度の直流的な電圧降下が生じる。一般にオフリークの小さなエンハンスメント型のトランジスタのスレッショルド電圧Vtは、0.4〜0.5V程度である。この値は、抵抗RA10による電圧降下分に近い値である。したがって、この回路では、スレッショルド電圧Vtの4倍程度の大きさの電源電圧を電源電圧端子VDDに供給することが必要となり、これは狭帯域増幅回路に要するものより大きい。以上述べたように、第２の比較例の回路構成では、広帯域で十分なゲインの高い増幅動作の実現と、低い電源電圧での増幅動作の実現の両立を図ることが困難である。
次に、この問題点を解決する本発明の実施例を説明する。図１は、本発明の増幅回路および増幅回路用バイアス回路の第１の実施例である。増幅回路10は、信号入力端子と信号出力端子を1つずつ備えるシングルエンドと呼ばれるものであり、各トランジスタの接続関係はカスコード型と称される構成である。
詳細には増幅回路10は、ソース接地されたNMOSトランジスタNN10と、このNMOSトランジスタNN10にカスコード接続されたNMOSトランジスタNN11を含む。NMOSトランジスタNN10は、そのゲートが、直流成分を通さないためのコンデンサC10を介して増幅回路10の入力端子INに接続されるとともに、インピーダンス素子Z10の一端に接続される。インピーダンス素子Z10の他端は、コンデンサC11を介して接地されるとともに、抵抗Ra1を介してバイアス電圧入力端子VR1に接続される。
NMOSトランジスタNN10のドレインは、NMOSトランジスタNN11のソースに、NMOSトランジスタNN11のドレインは増幅回路10の出力端子OUTならびに増幅回路10の負荷に接続される。また、NMOSトランジスタNN11は、そのゲートがコンデンサC12を介して接地されるとともに、抵抗Ra2を介してバイアス電圧入力端子VR2に接続される。増幅回路10の負荷は、たとえば直列に接続されたインダクタLDと抵抗RA10とから成る。インダクタLDの一端は出力端子OUTに接続され、抵抗RA10の一端は電源電圧端子VDDに接続される。この回路においても、第１の比較例と同様に抵抗RA10としては数十オームから数キロオームの範囲内のものが用いられる。
本実施例においては、第１のバイアス電圧出力端子VBR1に電圧を供給するための第１のバイアス回路部分に加えて、第２のバイアス電圧出力端子VBR2に電圧を供給するための第２のバイアス回路部分を設ける。第１のバイアス回路部分では、NMOSトランジスタNB10と電流源IB1が、電源電圧端子VDDと接地との間に設けられる。NMOSトランジスタNB10のソースは接地される。ゲートとドレインが第１のバイアス電圧出力端子VBR1および電流源IB1に接続される。電流源IB1には、PMOSトランジスタからなるスイッチPSW1を介して接続される。電流源IB1の他端は電源電圧端子VDDに接続される。
第２のバイアス回路部分では、NMOSトランジスタNB11とNMOSトランジスタNB12と抵抗RB10とが、電源電圧端子VDDと接地との間に設けられる。NMOSトランジスタNB11のソースは接地され、ゲートはバイアス電圧出力端子VBR1に、ドレインはNMOSトランジスタNB12のソースに接続される。NMOSトランジスタNB12のゲートとドレインは、抵抗RB10の一端および第２のバイアス電圧出力端子VBR2に接続される。抵抗RB10の一端には、PMOS(Ｐチャネル型MOS)トランジスタからなるスイッチPSW2を介して接続される。抵抗RB10の他端は電源電圧端子VDDに接続される。
第１のバイアス電圧出力端子VBR1および第２のバイアス電圧出力端子VBR2は、それぞれNMOSトランジスタからなるスイッチNSW1, NSW2を介して接地される。スイッチNSW1, NSW2は、入力信号が入力されていないオフ時に増幅回路10に流れる電流を遮断するためのものであり、既述のスイッチPSW1, PSW2は、オフ時にバイアス回路12に流れる電流を遮断するためのものである。これにより、無駄な電力消費を防ぐ。
これらのスイッチは、イネーブル信号Enableに接続されており、オフ時には、イネーブル信号Enableはハイレベルに設定され、このときスイッチPSW1, PSW2はオフとなり、バイアス回路12には電流が流れない。同時に、スイッチNSW1, NSW2はオンとなり、増幅回路10の第１、第２のバイアス電圧入力端子VR1, VR2の電圧はともに0Vとなる。したがって、増幅回路10にも電流が流れなくなる。
一方、オン時には、イネーブル信号Enableはロウレベルに設定され、このときスイッチPSW1, PSW2はオンとなり、バイアス回路12に電流が流れる。同時に、スイッチNSW1, NSW2はオフとなり、増幅回路10の第１、第２のバイアス電圧入力端子VR1, VR2の電圧はともに所定のバイアス電圧となる。したがって、増幅回路10に電流が流れる。この結果、所定の増幅動作が行われる。
次に、オン時の回路の増幅動作およびバイアス動作について述べる。最初に増幅回路10について説明する。増幅回路10は、入力端子INに与えられた電圧信号の交流成分を増幅し、電圧信号として出力端子OUTから出力する。増幅回路の負荷は、インダクタンスＬを有するインダクタLDと、直流抵抗値Ra10を有する抵抗RA10との直列接続によって構成されており、第２の比較例と同様の広帯域での増幅動作が可能である。
ここで動作帯域をΔfとすれば、
Δf=Ra10/2πL (5)
である。一例として、4GHzを中心周波数とする回路では、2〜4nHのインダクタンスＬに対し、直流抵抗値Ra10の値を数百オームとすることで、1〜2GHz程度の広い帯域を得ることができる。
この回路においても適正なゲインを得るためには、第２の比較例と同様に、NMOSトランジスタNN10とNN11がともに飽和するようにバイアスされなければならない。本実施例では、以下述べるところのバイアス回路を用いて、かつ増幅回路の各定数に対して、次に述べるようなバイアス点の設定をおこなうことで、低電圧の電源での広帯域増幅動作を可能とした。
バイアス回路10の動作とバイアス点の設定を中心に説明する。ここで、NMOSトランジスタNB10のゲート幅をWB10、流れる電流の大きさをIb1とし、NMOSトランジスタNB11のゲート幅をWB11、NMOSトランジスタNB12のゲート幅をWB12、抵抗RB10の抵抗値をRb10、流れる電流の大きさをIb2とする。さらに、NMOSトランジスタNN10のゲート幅をWN10、NMOSトランジスタNN11のゲート幅をWN11、抵抗RA10の抵抗値をRa10、流れる電流の大きさをIdとする。また、各トランジスタのゲート長Ｌは同一とする。
本実施例では、上記の各定数を以下のように設定して、増幅回路のトランジスタの各電圧と、これらに対応するバイアス回路のトランジスタの各電圧を等しくなるようにできる。たとえばNMOSトランジスタのゲート幅を下記のように決める。
WB10:WB11:WN10=1:1:k (6)
WB12:WN11=1:k (7)
この時、電源電圧端子VDDの電圧が十分に高いという条件下で、NMOSトランジスタNB10、NB11、NN10は飽和し、各バイアス電流は、
Ib1:Ib2:Id=1:1:k (8)
となる。また、NMOSトランジスタNN10のドレイン電圧VN10は、NMOSトランジスタNB11のドレイン電圧VB11に等しくなる。すなわち、
VN10=VB11 (9)
である。なぜなら、この２つのトランジスタにおいては、ゲート電圧が等しく、かつドレイン電流の比とゲート幅の比が同一であるからである。
ここで、抵抗の値を、
Rb10:Ra10=k:1 (10)
と決めると、NMOSトランジスタNB12のドレイン電圧VBR2は
VBR2=VDD-Rb10×Ib2=VDD-k×Ra10×Ib2 (11)
となる。他方、NMOSトランジスタNN11のドレイン電圧の直流成分であるドレイン電圧Vout.dcは、
Vout.dc=VDD-Ra10×Id=VDD-Ra10×k×Ib2=VBR2 (12)
となる。すなわち、NMOSトランジスタNN11のドレイン電圧の直流成分は、NMOSトランジスタNB12のドレイン電圧に等しくなる。すなわち、
Vout.dc=VBR2 (13)
である。式(9)によれば、NMOSトランジスタNN11のソース電圧VN10は、NMOSトランジスタNB12のソース電圧VB11と等しく、また両者のゲートは抵抗Ra2を介して結合されるので、ゲートの電圧の直流成分も等しくなる。NMOSトランジスタNB12は、ゲートとドレインが接続されたいわゆるダイオード接続となっており、飽和領域で動作している。前述したごとく、NMOSトランジスタNB12の各ノード電圧は、NMOSトランジスタNN11の対応するノードの電圧と直流成分が等しい。したがって、NMOSトランジスタNN11もまた飽和領域で動作することとなる。このように、バイアス回路10を用いて、かつ前記のごとく動作点を定めることで、増幅回路10を構成する各トランジスタとも飽和領域で動作させることができて、広帯域な増幅器が得られる。
次に、本実施例の回路は、第２の比較例より低い電源電圧VDDを供給されても、安定に増幅動作を行えることを示す。前記の式(9)および式(13)から、NMOSトランジスタNN11のドレイン・ソース間電圧はNMOSトランジスタNB12のドレイン・ソース問電圧に等しい。また、NMOSトランジスタNB12はダイオード接続となっているので、そのドレイン・ソース間電圧はトランジスタのスレッショルド電圧Vt以上になる。すなわち、NMOSトランジスタNN11のドレイン・ソース間電圧は、少なくともスレッショルド電圧Vt以上が必要となり、所要のドレイン電流を考慮すれば、スレッショルド電圧Vtの1.5倍程度の電圧となる。
次にトランジスタNN10について述べる。トランジスタNN10のドレイン・ソース間電圧は、前記したように、NMOSトランジスタNBllのドレイン・ソース間電圧に等しく、NMOSトランジスタNB11が飽和していればNMOSトランジスタNN10も必ず飽和領域にある。NMOSトランジスタNB11の飽和条件は、下記の通りである。
VBR1-Vt≦VB11(=VN10) (14)
電圧VBR1を与えるNMOSトランジスタNB10はダイオード接続になっており、所定の電流を流すことを考慮すると、電圧VBR1はスレッショルド電圧Vtの1.5倍程度の値となり、電圧VBllはスレッショルド電圧Vtの約半分程度にできる。なお、NMOSトランジスタNB11はダイオード接続ではなく、スレッショルド電圧Vtより小さなドレイン・ソース間電圧であっても飽和領域で動作できることに注意されたい。
したがって、NMOSトランジスタNN10のドレイン・ソース間電圧は、スレッショルド電圧Vtの0.5倍程度あればよい。一方、第２の比較例の説明と同様に数GHzでの増幅動作を得るためには、たとえば抵抗RA10は数百Ω程度であり、電流Idは数mA程度であればよく、抵抗RA10による電圧降下は数百ミリボルト程度(ほぼスレッショルド電圧Vt分と同程度)になる。結局、動作に必要な電源電圧VDDは、スレッショルド電圧Vtの３倍程度あればよいといえる。
他方、第２の比較例の回路では、同様な動作条件でスレッショルド電圧Vtの４倍程度必要であり、本実施例の回路は電源電圧の低減が可能といえる。さらに、帯域が広く、かつ、よりよいNF特性を要する場合、電流Idを大きくする必要があるが、この場合、本実施例における所要電源電圧と第２の比較例の所要電源電圧との差はさらに大きなものとなることは上の議論から明らかである。
以上述べたように、本実施例によれば、第２の比較例のものより低い電源電圧であっても、広帯域の増幅動作が得られる。また、本実施例の回路は、以下述べるように多少の工程のばらつきや温度変化などがあっても、低電圧電源での広帯域増幅が可能である。たとえばかりに、NMOSトランジスタNN10およびNN11のスレッショルド電圧Vtが微増したとする。この時、同一種、同一ゲート長のトランジスタであるところのバイアス回路のNMOSトランジスタNB10、NB11、NB12のスレッショルド電圧Vtも同じだけ微増すると期待してよい。結果として、バイアス回路の電流Ib1、Ib2に対して増幅回路側の電流は目標のIdに保たれる。なぜならば、この条件でNMOSトランジスタNN10およびNN11を流れる電流が目標のIdと同じであるためには、これらのトランジスタの各ゲート・ソース間電圧が、スレッショルド電圧Vtの微増分だけ大きいことが必要である。一方、NMOSトランジスタNB10、NB12のドレイン・ソース間電圧がスレッショルド電圧Vtの微増分だけ大きくなるからである。こうして安定した増幅動作が得られる。
このように、本実施例では、増幅器における各トランジスタに対応して、同一種のトランジスタがバイアス回路に設けられており、多少の素子特性変動があったとしても所定の動作特性を得ることが可能である。
本実施例においては、本発明の趣旨を損なうこと無く、以下に述べるいくつかの変形が可能である。第１に、増幅回路10の負荷であるインダクタLDと抵抗RA10については、たとえばSOS(Silicon On Sapphire)デバイスのように十分寄生容量の小さな抵抗素子が得られる場合、インダクタLDを削除して抵抗RA10のみとしてもよい。この場合、面積の小さな増幅回路が得られる。
次に、抵抗RA10についてであるが、この抵抗の抵抗値Ra10は、式(10)によって決まるものより多少大きくしてもよい。先に示した式
Rb10:Ra10=k:1 (10)
が成立している時、NMOSトランジスタNN11のドレイン・ソース間電圧VDS11はゲート・ソース間電圧VGS11に等しい。ここでRa10の値を、Ra10+ΔRまで大きくした結果、NMOSトランジスタNN11のドレイン・ソース間電圧がVDS11-ΔVになったとすると、
ΔV<Vt (15)
である範囲では、NMOSトランジスタNN11は飽和している。なぜなら、飽和条件は、
VGS11-Vt<VDS11-ΔV (16)
であるが、式(15)と、VGS11=VDS11であることを考慮すると、式(16)が成立しているからである。式(15)は、ΔRを用いれば、
ΔV=ΔR・Id<Vt (17)
である。したがって、NMOSトランジスタNN11の飽和条件に当たる式(10)を用いると、以下のように書ける。
Rb10/k+Vt/Id≧Ra10≧Rb10/k (18)
この式により決まる抵抗値Ra10の範囲内で、抵抗値Ra10を少し大きめに設定すると、同一電流、同一電源電圧の条件で、よりゲインの高いものが得られる。
また、式(6)で定まる関係は、以下のように変えてもよい。
WB10:WB11:WN10=1:m:m×k (19)
式(19)の場合でも、以上の議論はそのまま成立する。こうすることで、回路全体に流れる電流のうちNMOSトランジスタNB10に流れる電流を低減できる。
さらに、抵抗素子RA10、RB10は、トリミング用の電子スイッチを含んでもよい。たとえば、複数の抵抗素子を設け、MOSトランジスタによりデジタル的に最適な接続経路を設定することで、素子バラツキや、温度および電圧の変動に対して、より耐性の高い回路が得られる。
図４は、本発明の増幅回路および増幅回路用バイアス回路の第２の実施例である。本回路は、差動型増幅回路30と、第１の実施例で示したバイアス回路12から構成される。増幅回路30は、差動入力端子対In、In-bと、差動出力端子対Out、Out-bとを有する。さらに、定電流源として働くNMOSトランジスタNN30と、このNMOSトランジスタNN30のドレインにソースが結合されたNMOSトランジスタ対NN31、NN32を含む。なお、本実施例でも、第１の実施例と同様に、スイッチNSW1, NSW2, PSW1, PSW2を設けることが好ましい。図４では、これらのスイッチは図示しない。また、その動作は、第１の実施例と同様であるため、説明は省略する。
NMOSトランジスタNN30のゲートは、コンデンサC31を介して接地されるとともに、抵抗Ra1を介してバイアス電圧入力端子VR1に接続される。すなわち、電流源として働くNMOSトランジスタNN30は、そのゲートが直流的にバイアス電圧入力端子VR1と結合される。
NMOSトランジスタNN31のゲートは、直流成分を通さないコンデンサC301を介して入力端子INに結合されるとともに、インピーダンス素子Z31を介してノード302に接続される。一方、NMOSトランジスタNN32のゲートは、直流成分を通さないコンデンサC302を介して入力端子IN-bに結合されるとともに、インピーダンス素子Z32を介してノード302に接続される。ノード302は、コンデンサC32を介して接地されるとともに、抵抗Ra2を介してバイアス電圧入力端子VR2に接続される。
すなわち、増幅動作に関わるNMOSトランジスタ対NN31、NN32の各ゲートは、交流的に各差動入力端子対In、In-bのそれぞれに結合されるとともに、直流的には両者ともにバイアス電圧入力端子VR2に結合される。
前記したようにNMOSトランジスタ対NN31、NN32のソースは、NMOSトランジスタNN30のドレイン(ノード301)に接続される。そして、NMOSトランジスタNN31のドレインは出力端子OUT-bと負荷Zld1に、NMOSトランジスタNN32のドレインは出力端子OUTと負荷Zld2にそれぞれ接続される。各負荷はともに電源電圧VDDに接続される。
ここで、負荷Zld1は直流抵抗成分RA101を、負荷Zld2は直流抵抗成分RA102を含み、どちらの抵抗値もRa10とする。なお、第１の実施例の変形に関して述べたように、必ずしも負荷にピーキングのためのインダクタは必要とされない。ここでは、直流抵抗素子のみがあるものとする。本実施例では、差動型増幅回路30のバイアス電圧入力端子VR1は、バイアス回路12のバイアス電圧出力端子VBR1に、差動型増幅回路30のバイアス電圧入力端子VR2は、バイアス回路12のバイアス電圧出力端子VBR2にそれぞれ接続される。なお、バイアス回路12の構成は第１の実施例のものと同一であるので説明を省略する。
次に、回路の動作について述べる。最初に、増幅回路30について説明する。増幅回路30は、入力端子対INとIN-bに与えられた差動電圧信号の交流成分を増幅し、出力端子対OutとOut-bとの間における差動電圧信号として出力する。ギガヘルツ級の信号に対して増幅動作を得るためには、負荷RA101, RA102の抵抗値Ra10としては、第１の実施例のものと同じ数百オーム程度が妥当である。
この回路においても適正なゲインを得るためには、NMOSトランジスタNN31とNN32がともに飽和するようにバイアスされなければならない。また、適正な差動動作を得るためには、NMOSトランジスタNN30が定電流源として働く必要があり、NMOSトランジスタNN30もやはり飽和していなければならない。本実施例においても、素子定数を以下に述べるように適切に定めることにより、低電圧電源であっても広帯域増幅動作が可能となる。
バイアス回路10の電流および素子定数は、第１の実施例と同じである。次に、差動型増幅回路30において、NMOSトランジスタNN31のゲート幅をWN31、流れる電流の値をId1とし、NMOSトランジスタNN32のゲート幅をWN32、流れる電流の値をId2とする。また、NMOSトランジスタNN30のゲート幅をWN30とする。さらに、各トランジスタのゲート長Ｌは同一とする。ここで、たとえばNMOSトランジスタのゲート幅を下記のように設定する。
WN31=WN32 (20)
WB12:WN31=1:k (21)
WB10:WB11:WN30=1:1:2×k (22)
差動型増幅回路は、信号が入力されない時、各対の直流電圧は等しくなるため、出力端手Outの直流電圧Vout.dcと、出力端子Out-bの直流電圧Voutb.dcは等しい。すなわち、
Voutb.dc=Vout.dc (23)
である。また、
Id1=Id2 (24)
である。この等しい値をIdとする。
よって、トランジスタNN30を流れる電流の値Id30は以下となる。
Id30=Id1+Id2=2×Id (25)
NMOSトランジスタNB10、NB11、NN30に注目する。前記したように、トランジスタNB10、NB11が飽和するように設定することは容易である。この時、各電流は、
Ib1:Ib2:Id30=1:1:2×k (26)
である。式(22)と式(26)より、第１の実施例での説明と同様、NMOSトランジスタNB10、NB11、NN30の各ドレイン電圧は等しくなる。なぜなら、これら３つのトランジスタにおいては、ゲート電圧が等しく、かつドレイン電流の比とゲート幅の比が同一であるからである。すなわちノ一ド301の電圧をV301として、
VN10=VB11=V301 (27)
である。上記電圧関係と、トランジスタNB10、NB11が飽和していることを併せて考えれば、この条件下でNMOSトランジスタNN30が飽和することは明らかである。
次に、NMOSトランジスタNB12とNMOSトランジスタNN31に注目する。ここで、抵抗の値を、
Rb10:Ra10=k:1 (28)
と設定すると、第１の実施例と同様に、NMOSトランジスタNB12のドレイン電圧VBR2は、
VBR2=VDD-Rb10×Ib2=VDD-k×Ra10×Ib2 (29)
となる。他方、NMOSトランジスタNN31のドレイン電圧の直流成分Voutb.dcは、
Voutb.dc=VDD-Ra10×Idl=VDD-Ra10×k×Ib2=VBR2 (30)
となる。すなわち、NMOSトランジスタNN31のドレイン電圧の直流成分は、バイアス電圧出力端子VBR2の電圧と等しい。また、NMOSトランジスタNN31のゲートは、このバイアス電圧出力端子VBR2と直流的に結合されるため、NMOSトランジスタNN31のドレイン・ソース間電圧はゲート・ソース間電圧と等しいこととなり、このトランジスタは飽和領域で動作している。
MOSトランジスタNB12とNMOSトランジスタNN32についても、上記の説明においてNMOSトランジスタNN31に関する電圧、電流をNMOSトランジスタNN32に置き換えても等価であり、NMOSトランジスタNN32もまた飽和領域で動作している。このように、本実施例においても、増幅回路を構成する各トランジスタのノード電圧を、バイアス回路10において対応する各トランジスタのノード電圧と直流的に等しくできる。その結果、各トランジスタとも飽和領域で動作するので、広帯域な増幅器が得られる。
次に、本実施例の回路は、第２の比較例のものよりも低い電源電圧VDDであっても、安定して増幅動作を行えることを述べる。前記したように、増幅回路30のNMOSトランジスタNN30の各ノード電圧は、バイアス回路12のNMOSトランジスタNB11の対応する各ノード電圧に等しい。そして、増幅回路30のNMOSトランジスタNN31、NN32の各ノード電圧は、バイアス回路12のNMOSトランジスタNB12の対応する各ノード電圧に等しい。すなわち、バイアス回路12の各トランジスタが飽和していれば、増幅回路30の各トランジスタも飽和領域で動作する。バイアス回路12については、第２の比較例の回路が要求する電源電圧より低い電圧まで下げても、構成トランジスタは飽和領域で動作することを、第１の実施例の説明においてすでに示した。よって、本実施例のような差動型増幅回路においても、第２の比較例のものより低い電源電圧での増幅動作が可能となる。
以上述べたように、第２の実施例によれば、第２の比較例のものより低電圧の電源電圧であっても広帯域の差動増幅動作が得られる。また、多少の工程のばらつきや温度変化などがあっても、安定な動作が可能であることは、第１の実施例のものと同様である。
第２の実施例においても、第１の実施例と同様の変形が可能である。たとえば、抵抗RA10については、抵抗の値Ra10は、式(28)によって決まるものより多少大きくしてもよい。詳細には、以下の式、
Rb10/k+Vt/Id≧Ra10≧Rb10/k (31)
を満足する範囲で、抵抗RA10を少し大きめにして、同一電流、同一電源電圧の条件で、よりゲインの高いものが得られる。
また、式(26)で定まる関係は、以下のように変えてもよい。
WB10:WB11:WN30=1:m:2×m×k (32)
これにより、回路全体に流れる電流のうちNMOSトランジスタNB10を流れる電流を低減できる。さらに、NMOSトランジスタNN30のゲート幅WN30の大きさは、トランジスタが非飽和領域に入らない範囲で、式(26)、(32)に定まるものより小さめにしてもよい。こうすることで、電流源としてのインピーダンスが高くなり、差動増幅動作時の交流的損失を低減できる。
さらに、抵抗素子RA10、RB10は、トリミング用の電子スイッチを含んでもよい。たとえば、複数の抵抗素子を設け、MOSトランジスタによりデジタル的に最適な接続経路を設定することで、素子バラツキや温度電圧変動に対して、より耐性の高い回路が得られる。
本発明の第１の実施例の増幅回路とバイアス回路のブロック図である。 第１の比較例の増幅回路とバイアス回路のブロック図である。 第２の比較例の増幅回路とバイアス回路のブロック図である。 本発明の第２の実施例の増幅回路とバイアス回路のブロック図である。
符号の説明
10, 20, 24, 30 増幅回路
12, 22, 26, バイアス回路
NB10, NB11, NB12, NN10, NN11, NN30, NN31, NN32 MOSトランジスタ
VDD 電源電圧端子

Claims (5)

  1. 接地と、第１のトランジスタと、第２のトランジスタと、第１の抵抗性負荷と、第１の電源電圧がこの順に直列接続された増幅回路にバイアス電圧を供給する増幅回路用バイアス回路において、
    該増幅回路は、前記第１のトランジスタのゲートまたはベースに第１のバイアス電圧が供給され、前記第２のトランジスタのゲートまたはベースに第２のバイアス電圧が供給され、
    該バイアス回路は、ゲートとドレインもしくはコレクタとベースがダイオード接続された第３のトランジスタを含み、該第３のトランジスタのドレインもしくはコレクタが、前記増幅回路の第１のバイアス電圧を供給し、
    該バイアス回路はさらに、第４のトランジスタと、第５のトランジスタと、第２の抵抗性負荷をこの順に直列接続して含み、第２の抵抗性負荷は第１の電源電圧に接続され、前記第４のトランジスタのゲートまたはベースは、前記第３のトランジスタのドレインまたはコレクタに接続され、第５のトランジスタのゲートとドレイン、またはベースとコレクタはダイオード接続され、該ドレインまたはコレクタから前記第２のバイアス電圧が供給され、
    前記第２の抵抗性負荷の抵抗値をRb、流れる直流電流値をIbとし、前記第１の抵抗性負荷の抵抗値をRa、流れる直流電流値をk×Ibとしたときに、RaがRb×(1/k)以上であることを特徴とする増幅回路用バイアス回路。
  2. 接地と、第１のMOSトランジスタと、第２のMOSトランジスタと、第１の抵抗性負荷と、第１の電源電圧がこの順に直列接続された増幅回路にバイアス電圧を供給する増幅回路用バイアス回路において、
    該増幅回路は、前記第１のMOSトランジスタのゲートに第１のバイアス電圧が直流的に供給され、前記第２のMOSトランジスタのゲートに第２のバイアス電圧が直流的に供給され、
    該バイアス回路は、ゲートとドレインが接続された第３のMOSトランジスタを含み、該第３のMOSトランジスタのドレインから、前記増幅回路の第１のバイアス電圧を供給し、
    該バイアス回路はさらに、第４のMOSトランジスタと、第５のMOSトランジスタと、第２の抵抗性負荷をこの順に直列接続して含み、第２の抵抗性負荷は第１の電源電圧に接続され、前記第４のMOSトランジスタのゲートは、前記第３のMOSトランジスタのドレインに接続され、第５のMOSトランジスタのゲートとドレインは接続され、該ドレインから前記第２のバイアス電圧が供給され、
    前記第２の抵抗性負荷の抵抗値をRb、流れる直流電流値をIbとし、前記第１の抵抗性負荷の抵抗値をRa、流れる直流電流値をk×Ibとしたときに、RaがRb×(1/k)以上であることを特徴とする増幅回路用バイアス回路。
  3. 請求項１または２に記載の増幅回路用バイアス回路において、前記増幅回路は、シングルエンド型であることを特徴とする増幅回路用バイアス回路。
  4. 接地と、第１のトランジスタと、一対の第２のトランジスタと、一対の第１の抵抗性負荷と、第１の電源電圧がこの順に直列接続された増幅回路にバイアス電圧を供給する差動型増幅回路用バイアス回路であって、
    前記第２のトランジスタの一方は前記第１の抵抗性負荷の一方と、前記第２のトランジスタの他方は前記第１の抵抗性負荷の他方と、それぞれ直列接続され、前記一対の第２のトランジスタのソースまたはエミッタが前記第１のトランジスタに接続され、
    前記第１のトランジスタのゲートまたはベースに第１のバイアス電圧が供給され、前記一対の第２のトランジスタのゲートまたはベースに第２のバイアス電圧が供給され、
    該バイアス回路は、ゲートとドレインもしくはコレクタとベースがダイオード接続された第３のトランジスタを含み、該第３のトランジスタのドレインもしくはコレクタが、前記差動型増幅回路の第１のバイアス電圧を供給し、
    該バイアス回路はさらに、第４のトランジスタと、第５のトランジスタと、第２の抵抗性負荷をこの順に直列接続して含み、第２の抵抗性負荷は第１の電源電圧に接続され、前記第４のトランジスタのゲートまたはベースは、前記第３のトランジスタのドレインまたはコレクタに接続され、第５のトランジスタのゲートとドレイン、またはベースとコレクタはダイオード接続され、該ドレインまたはコレクタから前記第２のバイアス電圧が供給されることを特徴とする差動型増幅回路用バイアス回路。
  5. 請求項４に記載の差動型増幅回路用バイアス回路において、
    前記第２の抵抗性負荷の抵抗値をRb、流れる直流電流値をIbとし、前記第１の抵抗性負荷の抵抗値をRa、流れる直流電流値をk×Ibとしたときに、RaがRb×(1/k)以上であることを特徴とする差動型増幅回路用バイアス回路。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833186B1 (ko) * 2006-10-18 2008-05-28 삼성전자주식회사 증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법
US20080297262A1 (en) * 2007-05-31 2008-12-04 Duster Jon S Increased gain high-frequency amplifier
WO2009044643A1 (ja) * 2007-10-05 2009-04-09 Nec Corporation 受信装置及びそれを備えた無線通信システム
JP5012412B2 (ja) * 2007-10-25 2012-08-29 富士通株式会社 増幅装置及びバイアス回路
JP5024020B2 (ja) * 2007-12-17 2012-09-12 富士通株式会社 バイアス回路
US7728672B2 (en) * 2007-12-21 2010-06-01 Electronics And Telecommunications Research Institute RF amplifier
JP5131036B2 (ja) * 2008-06-05 2013-01-30 富士通株式会社 半導体装置
US8223036B2 (en) * 2008-08-15 2012-07-17 Siemens Energy, Inc. Wireless telemetry electronic circuitry for measuring strain in high-temperature environments
US7737790B1 (en) * 2009-04-09 2010-06-15 Mediatek Inc. Cascode amplifier and method for controlling current of cascode amplifier
US8847689B2 (en) 2009-08-19 2014-09-30 Qualcomm Incorporated Stacked amplifier with diode-based biasing
JP5161856B2 (ja) * 2009-10-07 2013-03-13 株式会社エヌ・ティ・ティ・ドコモ バイアス回路
JP5529608B2 (ja) * 2010-03-30 2014-06-25 新日本無線株式会社 スタンバイ機能付き増幅器
CN101944894A (zh) * 2010-08-31 2011-01-12 无锡比迅科技有限公司 一种具有动态偏置控制的比较器
US8749309B2 (en) * 2010-12-05 2014-06-10 Rf Micro Devices (Cayman Islands), Ltd. Gate-based output power level control power amplifier
CN103270465B (zh) * 2010-12-23 2016-07-20 马维尔国际贸易有限公司 用于过程变化和电源调制的准确偏置跟踪
JP5743850B2 (ja) * 2011-10-28 2015-07-01 株式会社東芝 集積回路
WO2013153894A1 (ja) * 2012-04-09 2013-10-17 三菱電機株式会社 カスコード増幅器及び増幅回路
US8803602B2 (en) * 2012-07-06 2014-08-12 Analog Devices, Inc. Common mode bias circuit
US10243519B2 (en) 2012-12-28 2019-03-26 Psemi Corporation Bias control for stacked transistor configuration
US9667195B2 (en) 2012-12-28 2017-05-30 Peregrine Semiconductor Corporation Amplifiers operating in envelope tracking mode or non-envelope tracking mode
US11128261B2 (en) 2012-12-28 2021-09-21 Psemi Corporation Constant Vds1 bias control for stacked transistor configuration
US9444416B1 (en) * 2013-06-18 2016-09-13 Macom Technology Solutions Holdings, Inc. Broadband amplifier topology with current shutdown
JP6229369B2 (ja) * 2013-08-21 2017-11-15 三菱電機株式会社 電力増幅器
JP6204772B2 (ja) 2013-09-20 2017-09-27 株式会社東芝 カスコード増幅器
US9584072B1 (en) * 2015-08-13 2017-02-28 Raytheon Company DC bias regulator for cascode amplifier
JP6588878B2 (ja) * 2016-08-30 2019-10-09 株式会社東芝 高周波半導体増幅回路
US10250199B2 (en) 2016-09-16 2019-04-02 Psemi Corporation Cascode amplifier bias circuits
US9882531B1 (en) 2016-09-16 2018-01-30 Peregrine Semiconductor Corporation Body tie optimization for stacked transistor amplifier
US9837965B1 (en) * 2016-09-16 2017-12-05 Peregrine Semiconductor Corporation Standby voltage condition for fast RF amplifier bias recovery
US9843293B1 (en) 2016-09-16 2017-12-12 Peregrine Semiconductor Corporation Gate drivers for stacked transistor amplifiers
US10277168B2 (en) 2017-03-06 2019-04-30 Psemi Corporation Stacked power amplifier power control
US9960737B1 (en) 2017-03-06 2018-05-01 Psemi Corporation Stacked PA power control
US9948252B1 (en) 2017-04-06 2018-04-17 Psemi Corporation Device stack with novel gate capacitor topology
KR102585868B1 (ko) * 2018-07-10 2023-10-05 삼성전기주식회사 캐스코드 구조의 증폭 장치
US10587225B2 (en) 2018-07-24 2020-03-10 Psemi Corporation Transient stabilized cascode biasing
US10734953B1 (en) * 2019-02-22 2020-08-04 Qorvo Us, Inc. Power amplifier system
EP3826172A1 (en) * 2019-11-21 2021-05-26 Nxp B.V. Rf amplifier
CN117908628B (zh) * 2024-03-19 2024-05-24 成都天成电科科技有限公司 一种温度补偿电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211310A (ja) * 1985-05-21 1987-01-20 エリクソン　ジーイー　モービル　コミュニケーションズ　インコーポレーテッド Ｒｆ増幅器
JPH08172331A (ja) * 1994-12-19 1996-07-02 Sony Corp Ａｇｃ回路
JPH09148853A (ja) * 1995-11-17 1997-06-06 Fujitsu Ltd 電流出力回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320243A (ja) * 2000-05-12 2001-11-16 Sony Corp バイアス回路およびこれを用いた無線通信装置
JP3689021B2 (ja) * 2001-05-25 2005-08-31 三菱電機株式会社 タイミング制御装置及びタイミング制御方法
CN1330974C (zh) * 2002-07-12 2007-08-08 厦门雅迅网络股份有限公司 一种提高全球定位***接收机搜星能力的方法
US6977553B1 (en) * 2002-09-11 2005-12-20 Marvell International Ltd. Method and apparatus for an LNA with high linearity and improved gain control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211310A (ja) * 1985-05-21 1987-01-20 エリクソン　ジーイー　モービル　コミュニケーションズ　インコーポレーテッド Ｒｆ増幅器
JPH08172331A (ja) * 1994-12-19 1996-07-02 Sony Corp Ａｇｃ回路
JPH09148853A (ja) * 1995-11-17 1997-06-06 Fujitsu Ltd 電流出力回路

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Publication number Publication date
JP2006270466A (ja) 2006-10-05
CN1838529B (zh) 2010-05-05
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