KR100732070B1 - 이득을 가변시킬 수 있는 저 잡음 증폭기 - Google Patents

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Abstract

본 발명은 이득을 가변시킬 수 있는 저 잡음 증폭기를 개시한다. 상기 이득을 가변시킬 수 있는 저 잡음 증폭기는, 제1부하, 제2부하, 입력트랜지스터, 폴/제로 제어회로 및 이득제어회로를 구비한다. 상기 제1부하는 일 단자가 전원전압에 연결되고 다른 일 단자가 출력단자에 연결된다. 상기 제2부하는 바이어스 전압에 응답하여 동작하며 일 단자가 상기 출력단자에 연결된다. 상기 입력트랜지스터는 일 단자가 상기 제2부하의 다른 일 단자에 연결되고 다른 일 단자가 접지전압에 연결되며 게이트가 입력단자에 연결된다. 상기 폴/제로 제어회로는 적어도 하나의 폴/제로 제어신호에 응답하여 주파수 특성 및 이득을 조절하며, 일 단자가 상기 입력단자에 연결되고 다른 일 단자가 상기 출력단자에 연결된다. 상기 이득제어회로는 적어도 하나의 이득제어신호에 응답하여 이득을 조절하며, 일 단자가 상기 제2부하 및 상기 입력트랜지스터의 공통단자에 연결되고 다른 일 단자가 상기 입력단자에 연결되며 또 다른 일 단자는 접지전압에 연결된다.
가변 이득, 저 잡음 증폭기,

Description

이득을 가변시킬 수 있는 저 잡음 증폭기{Low Noise Amplifier with variable Gain}
도 1은 종래의 저 잡음 증폭기의 회로도이다.
도 2는 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 개념도이다.
도 3은 도 2에 도시된 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 일실시예이다.
도 4는 도 3에 도시된 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 다른 일실시예이다.
도 5는 인버터구조를 가지는 일반적인 증폭기를 나타낸다.
도 6은 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기에 대한 컴퓨터 시뮬레이션 결과를 나타낸다.
본 발명은 저 잡음 증폭기에 관한 것으로, 특히 이득을 가변시킬 수 있는 저 잡음 증폭기에 관한 것이다.
원거리에서 양질의 통신을 하기 위해서는 송신기의 출력을 크게 하거나 수신기의 감도를 좋게 하는 방법이 사용될 수 있다. 그런데 송신기의 출력을 크게 하는 방법은 송신기 출력단 전력용량의 한계와 장비에 미치는 영향, 그리고 경제성 등의 이유 때문에 바람직하지 못하며 상대적으로 수신기의 감도를 좋게 하는 방법이 선호된다. 수신기의 감도는 잡음으로부터 수신신호를 분리해 내는 정도를 나타내는 잡음지수(NF, Noise Figure)로 그 특성을 나타낼 수 있으며, 잡음지수가 적을수록 감도가 좋다.
최근 400MHz ~ 2.5GHz 가지의 주파수 대역폭을 활용하는 각종 휴대용 통신기술의 비약적인 발전에 따라 RF(Radio Frequency) 소자 및 회로기술의 개발이 중요하게 되었다. 이러한 RF 시스템에서 저 잡음 증폭기(LNA; Low Noise Amplifier)는 수신기의 안테나로부터 받는 아주 미약한 신호를 잡음 없이 증폭하는 회로이다. 저 잡음 증폭기는 수신기의 제인 첫 단에 위치하여, 저 잡음 증폭기의 잡음지수(NF)가 수신기 전체의 성능을 좌우하기 때문에 저 잡음 증폭기의 잡음과 신호왜곡 등을 최대한 억제할 필요가 있다.
도 1은 종래의 저 잡음 증폭기의 회로도이다.
도 1을 참조하면, 저 잡음 증폭기(100)는 3개의 인덕터(Ld, Lg, Ls) 및 3개의 모스트랜지스터(M1, M2, M3)를 구비한다.
여기서 입력임피던스 매칭용 인덕터(Ls)는 입력임피던스 매칭(Input Impedance Matching)을 하기 위해 사용되는 인덕터(Inductor)이다. 입력신호의 주파수가 f0일 때 입력임피던스의 허수부가 0(Zero)이 된다. 이 때 입력임피던스 매 칭용 인덕터(Ls)의 인덕턴스(Inductance)를 조절하여 목표로 하는 입력임피던스 값인 50Ω(Ohm)에 맞추게 되면, 최대한의 신호 전달이 가능해 진다. 주파수 대역용 인덕터(Lg)의 인덕턴스를 조절함으로서 저 잡음 증폭기가 동작하는 주파수 대역이 결정된다. 공진용 인덕터(Ld)는 제2모스트랜지스터(M2)의 드레인(Drain)과 기판(Substrate) 사이의 기생 커패시턴스(Parasitic Capacitance) 및 제3모스트랜지스터(M3)의 게이트 커패시턴스와 더불어 목표로 하는 주파수에서 공진하도록 하는 인덕터이다.
제2모스트랜지스터(M2)는 공통 게이트 증폭구조로서 출력과 입력사이의 역방향 격리(Reverse Isolation)를 증가시켜 준다. 즉 저 잡음 증폭기의 출력을 수신하는 장치로부터 반사 신호가 유입되는 것을 최대한 억제할 수 있다. 출력에서 입력으로의 피드백(Feedback)을 최소화함으로서 회로의 안정도를 향상시킨다. 제3모스트랜지스터(M3)는 이득을 증가시켜 주는 공통소스 증폭기로서 구성되어 있다.
입력트랜지스터인 제1모스트랜지스터(M1)는 게이트와 소스에 인덕터를 삽입하는 공통소스 구조를 가진다. 이 경우 입력임피던스(Zi)는 수학식 1과 같이 표시할 수 있다.
Figure 112007018573511-pat00001
이 때 Ls 값을 조절하여 Zin=50Ω으로 하면 입력임피던스 매칭을 할 수 있다. 이 방법은 외부회로를 연결할 필요가 없어 잡음지수에 유리하며, 증폭기의 이 득 즉 트랜스컨덕턴스(Trans-conductance)가 바이어스(Bais)에 무관하고 임피던스 매칭용 인덕터(Ls)에만 상관된다. 이 회로에서의 트랜스컨덕턴스와 소신호 이득은 수학식 2 및 수학식 3과 같이 표현될 수 있다.
Figure 112007018573511-pat00002
Figure 112007018573511-pat00003
수학식 3을 참조하면 임피던스 및 주파수 매칭을 한 저 잡음 증폭기의 소신호 이득(Av)은 바이어스에 무관하고, 신호 주파수(
Figure 112007018573511-pat00004
) 및 소스 인덕턴스(Ls)에 반비례한다.
도 1에 도시한 바와 같은 저 잡음 증폭기를 설계함에 있어서 꼭 갖추어야 할 조건들로는 잡음지수(NF)의 최소화, IP3(Third Order Intercept Point), 낮은 입력 임피던스 및 적절한 이득이다. 여기서 잡음지수(NF)가 작다는 것은 저 잡음 증폭기 자체에서 발생하는 잡음이 적다는 것을 의미한다. 잡음지수(NF)가 작으면 매우 작은 레벨의 신호도 잡음에 영향을 받지 않고 증폭할 수 있기 때문에 안테나를 작게 만들어도 되는 장점이 있다.
상기와 같은 전기적 특성을 모두 고려하였다 하더라도, 저 잡음 증폭기의 이용범위를 넓게 하기 위해서는 이득이 가변될 수 있어야 한다.
본 발명이 이루고자 하는 기술적 과제는, 이득을 가변시킬 수 있는 저 잡음 증폭기를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기는, 제1부하, 제2부하, 제3부하, 입력트랜지스터, 폴/제로 제어회로 및 이득제어회로를 구비한다.
상기 제1부하는 일 단자가 전원전압에 연결되고 다른 일 단자가 출력단자에 연결된다. 상기 제2부하는 바이어스 전압에 응답하여 동작하며 일 단자가 상기 출력단자에 연결된다. 상기 입력트랜지스터는 일 단자가 상기 제2부하의 다른 일 단자에 연결되고 다른 일 단자가 접지전압에 연결되며 게이트가 입력단자에 연결된다. 상기 폴/제로 제어회로는 적어도 하나의 폴/제로 제어신호에 응답하여 주파수 특성 및 이득을 조절하며, 일 단자가 상기 입력단자에 연결되고 다른 일 단자가 상기 출력단자에 연결된다. 상기 이득제어회로는 적어도 하나의 이득제어신호에 응답하여 이득을 조절하며, 일 단자가 상기 제2부하 및 상기 입력트랜지스터의 공통단자에 연결되고 다른 일 단자가 상기 입력단자에 연결되며 또 다른 일 단자는 상기 제3부하의 일 단자에 연결된다. 상기 제3부하의 다른 일 단자는 접지전압에 연결된다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 개념도이 다.
도 2를 참조하면, 이득을 가변시킬 수 있는 저 잡음 증폭기(200)는, 제1부하(L1), 제2부하(M1), 제3부하(L2), 입력트랜지스터(M2), 폴/제로 제어회로(210), 이득제어회로(220), 입력신호 유지용 커패시터(Cgs)를 구비한다.
제1부하(L)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 출력단자(Vo)에 연결된 인덕터를 이용하여 구현할 수 있다. 제2부하(M1)는 일 단자가 상기 출력단자(Vo)에 연결되며 게이트에 바이어스 전압(Vb)이 인가된 모스트랜지스터를 이용하여 구현할 수 있다. 입력트랜지스터(M2)는 일 단자가 상기 제2부하(M1)의 다른 일 단자(Vo1)에 연결되고 다른 일 단자가 제3부하(L2)의 일 단자에 연결되며 게이트가 입력단자(Vi)에 연결된다.
폴/제로 제어회로(210)는 적어도 하나의 폴/제로 제어신호(CON1)에 응답하여 저 잡음 증폭기(200)의 주파수 특성(Frequency Characteristic) 및 이득(Gain)을 조절하며, 일 단자가 상기 입력단자(Vi)에 연결되고 다른 일 단자가 상기 출력단자(Vo)에 연결된다. 이득제어회로(220)는 적어도 하나의 이득제어신호(CON2)에 응답하여 저 잡음 증폭기(200)의 이득을 조절하며, 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통노드(Vo1)에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결되며 또 다른 일 단자는 제3부하(L2)의 일 단자에 연결된다. 제3부하(L2)의 다른 일 단자는 접지전압(GND)에 연결되며 인덕터로 구현할 수 있다.
입력신호 유지용 커패시터(Cgs)는 일 단자가 입력단자(Vi)에 연결되고 다른 일 단자는 상기 제3부하(L2)의 일 단자에 연결된다.
도 3은 도 2에 도시된 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 일실시예이다.
도 3을 참조하면, 이득을 가변시킬 수 있는 저 잡음 증폭기(300)에는,
1) 폴/제로 제어회로(210) 및 이득제어회로(220)가 보다 구체적으로 도시되어 있고,
2) 폴/제로 제어신호(CON1)는 n(n은 전수)개의 폴/제로 제어신호(CON11 ~ CON1n)로 구별되고, 이득제어신호(CON2)는 m(m은 정수)개의 이득제어신호(CON21 ~ CON2m)로 구별된다는 점 이외에는 도 2와 동일하다.
따라서 이하에서는 폴/제로 제어회로(210) 및 이득제어회로(220)에 대하여 자세히 설명한다.
폴/제로 제어회로(210)는, 피드백 커패시터(Cf), 제1스위치-저항 회로(211), 제2스위치-저항 회로(212) 및 제n스위치-저항 회로(213)를 구비한다.
피드백 커패시터(Cf)의 일 단자는 상기 출력단자(Vo)에 연결된다.
제1스위치-저항 회로(211)는 제11스위치트랜지스터(M11) 및 제1저항(R1)을 구비한다. 제11스위치트랜지스터(M11)는 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 게이트에 상기 제1폴/제로 제어신호(CON11)가 인가된다. 제1저항(R1)은 일 단자가 상기 제11스위치트랜지스터(M11)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된다.
제2스위치-저항 회로(212)는, 제12스위치트랜지스터(M12) 및 제2저항(R2)을 구비한다. 제12스위치트랜지스터(M12)는 일 단자가 상기 피드백 커패시터(Cf)의 다 른 일 단자에 연결되고 게이트에 상기 제2폴/제로 제어신호(CON12)가 인가된다. 제2저항(R2)은 일 단자가 상기 제12스위치트랜지스터(M12)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된다.
제n스위치-저항 회로(213)는, 제1n스위치트랜지스터(M1n) 및 제n저항(Rn)을 구비한다. 제1n스위치트랜지스터(M1n)는 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 게이트에 제n폴/제로 제어신호(CON1n)가 인가된다. 제n저항(Rn)은 일 단자가 상기 제1n스위치트랜지스터(M1n)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된다.
이득제어회로(220)는 제1이득제어회로(221), 제2이득제어회로(222) 및 제m이득제어회로(223)를 구비한다.
제1이득제어회로(221)는, 제21스위치트랜지스터(M21), 제1분할커패시터(C1), 제2분할커패시터(C2) 및 제1전류원 트랜지스터(CS1)를 구비한다. 제1분할커패시터(C1)는 일 단자가 상기 입력단자(Vi)에 연결된다. 제21스위치트랜지스터(M21)는 일 단자가 상기 제1분할커패시터(C1)의 다른 일 단자에 연결되고 다른 일 단자는 상기 제1분할전압(Vd1)을 생성하는 노드(node)에 연결되며 게이트에 상기 제1이득제어신호(CON21)가 인가된다. 제2분할커패시터(C2)는 일 단자가 상기 제1분할전압(Vd1)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결된다. 제1전류원 트랜지스터(CS1)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트에 상기 제1분할전압(Vd1)이 인가된다.
상기 제2이득제어회로(222)는, 제22스위치트랜지스터(M22), 제3분할커패시터(C3), 제4분할커패시터(C4) 및 제2전류원 트랜지스터(CS2)를 구비한다. 제3분할커패시터(C3)는 일 단자가 상기 제1분할전압(Vd1)을 생성하는 노드에 연결된다. 제22스위치트랜지스터(M22)는 일 단자가 상기 제3분할커패시터(C3)의 다른 일 단자에 연결되고 다른 일 단자는 상기 제2분할전압(Vd2)을 생성하는 노드(node)에 연결되며 게이트에 상기 제2이득제어신호(CON22)가 인가된다. 제4분할커패시터(C4)는 일 단자가 상기 제2분할전압(Vd2)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자(GND)에 연결된다. 제2전류원 트랜지스터(CS2)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트에 상기 제2분할전압(Vd2)이 인가된다.
상기 제m이득제어회로(223)는, 제2m스위치트랜지스터(M2m), 제5분할커패시터(C5), 제6분할커패시터(C6) 및 제m전류원 트랜지스터(CSm)를 구비한다. 제5분할커패시터(C5)는 일 단자가 제(m-1)분할전압(Vd(m-1))을 생성하는 노드에 연결된다. 제2m스위치트랜지스터(M2m)는 일 단자가 상기 제5분할커패시터(C5)의 다른 일 단자에 연결되고 다른 일 단자는 상기 제m분할전압(Vdm)을 생성하는 노드(node)에 연결되며 게이트에 상기 제m이득제어신호(CON2m)가 인가된다. 제6분할커패시터(C6)일 단자가 상기 제m분할전압(Vdm)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결된다. 제m전류원 트랜지스터(CSm)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단 자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트에 상기 제m분할전압(Vdm)이 인가된다.
도 4는 도 3에 도시된 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 다른 일실시예이다.
도 4를 참조하면, 이득을 가변시킬 수 있는 저 잡음 증폭기(400)는, 도 3에 도시된 저 잡음 증폭기(300)와 이득제어회로(420)가 서로 다르고 나머지는 모두 동일하다. 따라서 이하에서는 이득제어회로(420)에 대해서만 설명한다.
이득제어회로(420)는 제1이득제어회로(421), 제2이득제어회로(422) 및 제m이득제어회로(423)를 구비한다.
제1이득제어회로(421)는 제21스위치트랜지스터(M21), 제1분할커패시터(C1), 제2분할커패시터(C2) 및 제1전류원 트랜지스터(CS1)를 구비한다. 제1분할커패시터(C1)는 일 단자가 상기 입력단자(Vi)에 연결된다. 제21스위치트랜지스터(M21)는 일 단자가 상기 제1분할커패시터(C1)의 다른 일 단자에 연결되고 게이트에 상기 제1이득제어신호(CON21)가 인가된다. 제2분할커패시터(C2)는 일 단자가 상기 제21스위치트랜지스터(M21)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결된다. 제1전류원 트랜지스터(CS1)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트가 상기 제21스위치트랜지스터(M21) 및 상기 제2분할커패시터(C2)의 공통단자에 연결된다.
제2이득제어회로(422)는 제22스위치트랜지스터(M22), 제3분할커패시터(C3), 제4분할커패시터(C4) 및 제2전류원 트랜지스터(CS2)를 구비한다. 제3분할커패시터(C3)는 일 단자가 상기 입력단자(Vi)에 연결 된다. 제22스위치트랜지스터(M22)는 일 단자가 상기 제3분할커패시터(C3)의 다른 일 단자에 연결되고 게이트에 상기 제2이득제어신호(CON22)가 인가된다. 제4분할커패시터(C4)는 일 단자가 상기 제22스위치트랜지스터(M22)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결된다. 제2전류원 트랜지스터(CS2)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트가 상기 제22스위치트랜지스터(M22) 및 상기 제4분할커패시터(C4)의 공통단자에 연결된다.
제m이득제어회로(423)는 제2m스위치트랜지스터(M2m), 제5분할커패시터(C5), 제6분할커패시터(C6) 및 제m전류원 트랜지스터(CSm)를 구비한다. 제5분할커패시터(C5)는 일 단자가 상기 입력단자(Vi)에 연결 된다. 제2m스위치트랜지스터(M2m)는 일 단자가 상기 제5분할커패시터(C5)의 다른 일 단자에 연결되고 게이트에 상기 제m이득제어신호(CON2m)가 인가된다. 제6분할커패시터(C6)는 일 단자가 상기 제2m스위치트랜지스터(M2m)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결된다. 제m전류원 트랜지스터(CSm)는 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L2)의 일 단자에 연결되며 게이트가 상기 제2m스위치트랜지스터(M2m) 및 상기 제6분할커패시터(C6)의 공통단자에 연결된다.
이하에서는 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 동작 에 대해서 설명한다.
도 5는 인버터구조를 가지는 일반적인 증폭기를 나타낸다.
도 5를 참조하면, 증폭기(500)는 부하(load)용 모스트랜지스터(M1) 및 입력 트랜지스터(M2)를 구비한다. 부하용 모스트랜지스터(M1)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 출력단자(Vo)에 연결되며 게이트에 바이어스 전압(Vbais)이 인가된다. 입력 트랜지스터(M2)는 일 단자가 출력단자(Vo)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 입력신호(Vin)가 인가된다.
증폭기(500)의 이득은 수학식 4와 같이 표시할 수 있다.
Figure 112007018573511-pat00005
여기서
Figure 112007018573511-pat00006
및
Figure 112007018573511-pat00007
는 부하용 모스트랜지스터(M1) 및 입력 트랜지스터(M2)의 컨덕턴스(Conductance)이다.
Figure 112007018573511-pat00008
는 부하용 모스트랜지스터(M1)의 벌크 바이어스(Bulk Bias)가 출력단자(Vo)가 아니라 기판(Substrate)에 바로 연결되어 있기 때문에 기판의 전압이 게이트 신호와 같이 동작하는 바디효과(Body Effect)에 의하여 생성되는 백 게이트 트랜스 컨덕턴스(Back Gate Trans-conductance)이며,
Figure 112007018573511-pat00009
는 입력트랜지스터(M2)의 트랜스 컨덕턴스이다.
일반적으로 백 게이트 트랜스 컨덕턴스(
Figure 112007018573511-pat00010
)는 부하용 모스트랜지스터(M1) 및 입력 트랜지스터(M2)의 컨덕턴스(
Figure 112007018573511-pat00011
,
Figure 112007018573511-pat00012
)에 비해 상당히 크기 때문에, 수학식 4는 수학식 5와 같이 압축할 수 있다.
Figure 112007018573511-pat00013
백 게이트 트랜스 컨덕턴스(
Figure 112007018573511-pat00014
)는 고정된 값이므로, 입력트랜지스터(M2)의 트랜스 컨덕턴스(
Figure 112007018573511-pat00015
)를 변화시킬 수 있다면, 증폭기의 이득은 변하게 될 것이다. 컨덕턴스는 전류와 동일한 개념으로 생각할 수 있으므로, 이하에서는 전류와 동일한 개념으로 혼용할 것이다.
도 3에 도시된 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기(300)의 이득제어회로(220)를 참조하면, 복수 개의 이득제어회로(221 ~ 223) 각각에는 전류원들(CS1 ~ CSm)을 구비하고 있다. 제1이득제어회로(221)에 포함된 제1전류원(CS1)은 입력신호(Vi)를 2개의 분할커패시터(C1, C2)의 커패시턴스(Capacitance)의 차이를 이용하여 분할시킨 제1분할전압(Vd1)에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자로부터 일정한 전류를 소싱(Source)할 수 있다. 제2이득제어회로(222)에 포함된 제2전류원(CS2)은 제1분할전압(Vd1)을 2개의 분할커패시터(C3, C4)의 커패시턴스의 차이를 이용하여 분할시킨 제2분할전압(Vd2)에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자로부터 일정한 전류를 소싱할 수 있다. 제m이득제어회로(223)에 포함된 제m전류원(CSm)도 마찬가지 이유로, 제(m-1)분할전압(Vd(m-1))을 2개의 분할커패시터(C5, C6)의 커패시턴스의 차이를 이용하여 분할시킨 제m분할전압(Vdm)에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자로부터 일정한 전류를 소싱할 수 있다.
마찬가지로 도 4에 도시된 이득을 가변시킬 수 있는 저 잡음 증폭기(400)의 이득제어회로(420)를 참조하면, 복수 개의 이득제어회로(421 ~ 423) 각각에는 전류원들(CS1 ~ CSm)을 구비하고 있다. 제1이득제어회로(421)에 포함된 제1전류원(CS1)은 입력신호(Vi)를 2개의 분할커패시터(C1, C2)의 커패시턴스(Capacitance)의 차이를 이용하여 분할시킨 분할전압에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자(Vo1)로부터 일정한 전류를 소싱(Source)할 수 있다. 제2이득제어회로(222)에 포함된 제2전류원(CS2)은 입력신호(Vi)를 2개의 분할커패시터(C3, C4)의 커패시턴스의 차이를 이용하여 분할시킨 분할전압에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자(Vo1)로부터 일정한 전류를 소싱할 수 있다. 제m이득제어회로(223)에 포함된 제m전류원(CSm)도 마찬가지 이유로, 입력신호(Vi)를 2개의 분할커패시터(C5, C6)의 커패시턴스의 차이를 이용하여 분할시킨 분할전압에 응답하여 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자(Vo1)로부터 일정한 전류를 소싱할 수 있다.
상기의 설명 및 수학식 5를 참조하면, 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자로부터 소싱할 수 있는 전류의 양을 가변시키는 것에 비례하여 증폭기의 이득이 변하게 되므로, 본 발명에 따른 저 잡음 증폭기는 제2부하(M1) 및 입력트랜지스터(M2)의 공통단자로부터 소싱할 수 있는 전류의 양을 가변시킬 수 있다. 여기서 도 3에 도시된 이득제어회로(220)의 경우 복수 개의 이득제어회로(221, 222, 223)가 서로 직렬로 연결되어 있는 반면에, 도 4에 도시된 이득제어회로(420)의 경우 복수 개의 이득제어회로(421, 422, 423)가 서로 병렬로 연결되어 있다는 점이 다르다. 도 3의 경우 복수 개의 이득제어회로들(221, 22, 223)이 직렬로 연결되어 있기 때문에, 앞선 이득제어회로가 선택되지 않으면 뒤에 연결된 이득제어회로가 디스에이블(Disable)된다. 도 4의 경우 복수 개의 이득제어회로들(421, 422, 423)이 병렬로 연결되어 있기 때문에, 다른 이득제어회로의 선택여부에 관계없이 동작이 가능하다.
도 5에 도시된 종래의 증폭기의 경우 출력단자(Vo)가 부하트랜지스터(M1) 및 입력트랜지스터(M2)의 공통단자에 연결되어 있는 반면에, 도 3 및 도 4에 도시된 본 발명에 따른 증폭기의 경우 출력단자가 제1부하(L1) 및 제2부하(M1)의 공통단자에 연결되어 있다는 점에서 차이가 있다. 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기의 경우, 출력단자(Vo)의 전압준위가 제2부하(M1)에 강하되는 전압만큼 상승된다는 점 외에는 이득은 동일하다.
출력단자(Vo)와 입력단자(Vi) 사이에 연결된 폴/제로 제어회로(210)는, 주파수 응답 곡선 상의 폴(Pole) 및 제로(Zero) 점을 제어하는 기능을 수행하며, 증폭기가 동작하는 주파수 대역 내에서의 위상 마진(Phase Margin) 등과 같은 전기적 특성이 안정될 수 있도록 한다. 이러한 기능은 일반적으로 알려진 것이므로 여기서는 설명을 하지 않는다.
도 6은 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기에 대한 컴퓨터 시뮬레이션 결과를 나타낸다.
도 6을 참조하면, 컴퓨터 시뮬레이션은 이득(Gain)이 큰 경우(High), 중간인 경우(Mid), 작은 경우(Low1, Low2)로 나누어서 실시되었다. 이득이 큰 경우(High) 로부터 작은 경우(Low2)로 변화될 때, 잡음지수(NF) 및 IP3(Third Order Intercept Point)이 선형적으로 변한다.
수신기의 감도는 잡음으로부터 수신신호를 분리해 내는 정도를 나타내는 잡음지수(NF)로 그 특성을 나타낼 수 있으며, 잡음지수가 적을수록 감도가 좋다는 점에 대해서는 이미 언급하였다. 그러나 본 발명에서와 같이 증폭기의 이득이 변하게 될 때에는, 잡음지수 및 IP3의 값이 선형적으로 변하게 되는 것이 보다 중요한 특성이 된다. 본 발명에 따른 증폭기의 경우 이득을 변화시킬 때 잡음지수 및 IP3의 값도 선형적으로 변하므로, 필요한 전기적 특성을 만족함을 알 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
상술한 바와 같이, 본 발명에 따른 이득을 가변시킬 수 있는 저 잡음 증폭기는, 이득을 가변시킬 수 있으며, 이에 따라 잡음지수 및 IP3의 특성도 선형적으로 변하므로, 수신단의 특성에 맞춰서 새로운 저 잡음 증폭기를 따로 설계하지 않고 범용을 사용할 수 있는 장점이 있다.

Claims (11)

  1. 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 출력단자(Vo)에 연결된 제1부하(L);
    바이어스 전압(Vb)에 응답하여 동작하며 일 단자가 상기 출력단자(Vo)에 연결된 제2부하(M1);
    일 단자가 상기 제2부하(M1)의 다른 일 단자에 연결되고 게이트가 입력단자(Vi)에 연결된 입력트랜지스터(M2);
    적어도 하나의 폴/제로 제어신호(CON1)에 응답하여 주파수 특성 및 이득을 조절하며, 일 단자가 상기 입력단자(Vi)에 연결되고 다른 일 단자가 상기 출력단자(Vo)에 연결된 폴/제로 제어회로(210);
    적어도 하나의 이득제어신호(CON2)에 응답하여 이득을 조절하며, 일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된 이득제어회로(220); 및
    일 단자가 상기 입력트랜지스터(M2)의 다른 일 단자 및 상기 이득제어회로(220)의 또 다른 일 단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결된 제3부하(L2)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  2. 제1항에 있어서, 상기 폴/제로 제어회로(210)는,
    일 단자가 상기 출력단자(Vo)에 연결된 피드백 커패시터(Cf);
    제1폴/제로 제어신호(CON11)에 응답하여 동작하며, 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vin)에 연결된 제1스위치-저항 회로(211);
    제2폴/제로 제어신호(CON12)에 응답하여 동작하며, 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vin)에 연결된 제2스위치-저항 회로(212); 및
    제n(n은 정수)폴/제로 제어신호(CON1b)에 응답하여 동작하며, 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vin)에 연결된 제n스위치-저항 회로(213)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  3. 제2항에 있어서,
    상기 제1스위치-저항 회로(211)는 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 게이트에 상기 제1폴/제로 제어신호(CON11)가 인가되는 제11스위치트랜지스터(M11) 및 일 단자가 상기 제11스위치트랜지스터(M11)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된 제1저항(R1)을 구비하며,
    상기 제2스위치-저항 회로(212)는, 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 게이트에 상기 제2폴/제로 제어신호(CON12)가 인가되는 제12스위치트랜지스터(M12) 및 일 단자가 상기 제12스위치트랜지스터(M12)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된 제2저항(R2)을 구비하며,
    상기 제n스위치-저항 회로(213)는, 일 단자가 상기 피드백 커패시터(Cf)의 다른 일 단자에 연결되고 게이트에 제n폴/제로 제어신호(CON1n)가 인가되는 제1n스위치트랜지스터(M1n) 및 일 단자가 상기 제1n스위치트랜지스터(M1n)의 다른 일 단자에 연결되고 다른 일 단자가 상기 입력단자(Vi)에 연결된 제n저항(Rn)을 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  4. 제1항에 있어서, 상기 이득제어회로(220)는,
    제1이득제어신호(CON21) 및 상기 입력단자(Vi)로부터 인가되는 전압에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)의 전압을 가변시키며, 상기 입력전압(Vi)을 일정한 비율로 분할한 제1분할전압(Vd1)을 생성하는 제1이득제어회로(221);
    상기 제2이득제어신호(CON22) 및 상기 제1분할전압(Vd1)에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)의 전압을 가변시키며, 상기 제1분할전압(Vd1)을 일정한 비율로 분할한 제2분할전압(Vd2)을 생성하는 제2이득제어회로(222); 및
    상기 제m(m은 정수)이득제어신호(CON2m) 및 제(m-1)분할전압(
    Figure 112007018573511-pat00016
    )에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통 단자(Vo1)의 전압을 가변시키며, 상기 제(m-1)분할전압(
    Figure 112007018573511-pat00017
    )을 일정한 비율로 분할한 제m분할전압(Vdm)을 생성하는 제m이득제어회로(223)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  5. 제4항에 있어서,
    상기 제1이득제어회로(221)는,
    일 단자가 상기 입력단자(Vi)에 연결된 제1분할커패시터(C1);
    일 단자가 상기 제1분할커패시터(C1)의 다른 일 단자에 연결되고 게이트에 상기 제1이득제어신호(CON21)가 인가되며 다른 일 단자는 상기 제1분할전압(Vd1)을 생성하는 노드에 연결된 제21스위치트랜지스터(M21);
    일 단자가 상기 제1분할전압(Vd1)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제2분할커패시터(C2); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트에 상기 제1분할전압(Vd1)이 인가되는 제1전류원 트랜지스터(CS1)를 구비하며,
    상기 제2이득제어회로(222)는,
    일 단자가 상기 제1분할전압(Vd1)을 생성하는 노드에 연결된 제3분할커패시터(C3);
    일 단자가 상기 제3분할커패시터(C3)의 다른 일 단자에 연결되고 게이트에 상기 제2이득제어신호(CON22)가 인가되며 다른 일 단자는 상기 제2분할전압(Vd2)을 생성하는 노드에 연결된 제22스위치트랜지스터(M22);
    일 단자가 상기 제2분할전압(Vd2)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제4분할커패시터(C4); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트에 상기 제2분할전압(Vd2)이 인가되는 제2전류원 트랜지스터(CS2)를 구비하며,
    상기 제m이득제어회로(223)는,
    일 단자가 상기 제(m-1)분할전압(Vd(m-1))을 생성하는 노드에 연결된 제5분할커패시터(C5);
    일 단자가 상기 제5분할커패시터(C5)의 다른 일 단자에 연결되고 게이트에 상기 제m이득제어신호(CON2m)가 인가되며 다른 일 단자는 상기 제m분할전압(Vdm)을 생성하는 노드에 연결된 제2m스위치트랜지스터(M2m);
    일 단자가 상기 제m분할전압(Vdm)을 생성하는 노드에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제6분할커패시터(C6); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트에 상기 제m분할전압(Vdm)이 인가되는 제m전류원 트랜지스터(CSm)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  6. 제1항에 있어서, 상기 이득제어회로(420)는,
    제1이득제어신호(CON21) 및 상기 입력단자(Vi)로부터 인가되는 전압에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)의 전압을 가변시키는 제1이득제어회로(421);
    상기 제2이득제어신호(CON22) 및 상기 입력단자(Vi)로부터 인가되는 전압에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)의 전압을 가변시키는 제2이득제어회로(422); 및
    상기 제m(m은 정수)이득제어신호(CON2m) 및 상기 입력단자(Vi)로부터 인가되는 전압에 응답하여 상기 일 단자에 연결된 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)의 전압을 가변시키는 제m이득제어회로(423)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  7. 제6항에 있어서,
    상기 제1이득제어회로(421)는,
    일 단자가 상기 입력단자(Vi)에 연결된 제1분할커패시터(C1);
    일 단자가 상기 제1분할커패시터(C1)의 다른 일 단자에 연결되고 게이트에 상기 제1이득제어신호(CON21)가 인가되는 제21스위치트랜지스터(M21);
    일 단자가 상기 제21스위치트랜지스터(M21)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제2분할커패시터(C2); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트가 상기 제21스위치트랜지스터(M21)) 및 상기 제2분할커패시터(C2)의 공통단자에 연결된 제1전류원 트랜지스터(CS1)를 구비하며,
    상기 제2이득제어회로(422)는,
    일 단자가 상기 입력단자(Vi)에 연결된 제3분할커패시터(C3);
    일 단자가 상기 제3분할커패시터(C3)의 다른 일 단자에 연결되고 게이트에 상기 제2이득제어신호(CON22)가 인가되는 제22스위치트랜지스터(M22);
    일 단자가 상기 제22스위치트랜지스터(M22)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제4분할커패시터(C4); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트에 상기 제22스위치트랜지스터(M22) 및 상기 제4분할커패시터(C4)의 공통단자에 연결된 제2전류원 트랜지스터(CS2)를 구비하며,
    상기 제m이득제어회로(423)는,
    일 단자가 상기 입력단자(Vi)에 연결된 제5분할커패시터(C5);
    일 단자가 상기 제5분할커패시터(C5)의 다른 일 단자에 연결되고 게이트에 상기 제m이득제어신호(CON2m)가 인가되는 제2m스위치트랜지스터(M2m);
    일 단자가 상기 제2m스위치트랜지스터(M2m)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 제6분할커패시터(C6); 및
    일 단자가 상기 제2부하(M1) 및 상기 입력트랜지스터(M2)의 공통단자(Vo1)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결되며 게이트에 상기 제2m스위치트랜지스터(M2m) 및 상기 제6분할커패시터(C6)의 공통단자에 연결된 제m전류원 트랜지스터(CSm)를 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  8. 제1항에 있어서,
    상기 제1부하(L1)는 일 단자가 상기 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 출력단자(Vo)에 연결된 인덕터 이고,
    상기 제2부하(M1)는 일 단자가 상기 출력단자(Vo)에 연결되고 다른 일 단자가 상기 입력트랜지스터(M2)의 일 단자에 연결되며 게이트에 상기 바이어스(Vb)가 인가되는 부하모스트랜지스터(M1)이며,
    상기 제3부하(L2)는 일 단자가 상기 입력트랜지스터(M2)의 다른 일 단자 및 상기 이득제어회로(220)의 또 다른 일 단자에 연결되며 다른 일 단자가 접지전압(GND)에 연결된 인덕터 인 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  9. 제1항에 있어서,
    상기 바이어스 전압(Vb)을 생성하는 바이어스 회로를 더 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  10. 제1항에 있어서,
    일 단자가 상기 입력단자(Vi)에 연결되고 다른 일 단자가 상기 제3부하(L3)의 일 단자에 연결된 입력신호 유지용 커패시터(Cgs)를 더 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
  11. 제1항에 있어서,
    상기 적어도 하나의 폴/제로 제어신호(CON1) 및 상기 적어도 하나의 이득제어신호(CON2)를 생성하는 제어회로를 더 구비하는 것을 특징으로 하는 이득을 가변시킬 수 있는 저 잡음 증폭기.
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