JPH0619702B2 - 全加算回路 - Google Patents
全加算回路Info
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- JPH0619702B2 JPH0619702B2 JP60245397A JP24539785A JPH0619702B2 JP H0619702 B2 JPH0619702 B2 JP H0619702B2 JP 60245397 A JP60245397 A JP 60245397A JP 24539785 A JP24539785 A JP 24539785A JP H0619702 B2 JPH0619702 B2 JP H0619702B2
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- transistors
- terminal
- gate
- transistor
- data signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全加算回路に関し、特に電界効果トランジスタ
（以下ＦＥＴと略記する）により構成するのに適する全
加算回路に関する。
（以下ＦＥＴと略記する）により構成するのに適する全
加算回路に関する。
ＣＭＯＳ論理ゲートを組合せて構成した全加算回路が多
用されている。複数ビットの全加算回路は、ビット数に
等しい数の１ビット全加算器で構成することができる。
用されている。複数ビットの全加算回路は、ビット数に
等しい数の１ビット全加算器で構成することができる。
第２図は、従来のかかる１ビット全加算器の一例を示す
論理回路図である。
論理回路図である。
第２図において、３１・３４・３５・３８はＮＯＲゲー
ト、３２・３６・３９はＮＡＮＤゲート、３３・３７は
ＮＯＴゲートである。破線で囲んだ二つの部分はそれぞ
れ１ビット半加算器となっており、このように二つの１
ビット半加算器と一つのＮＡＮＤゲートとで１ビット全
加算器を構成することができる。
ト、３２・３６・３９はＮＡＮＤゲート、３３・３７は
ＮＯＴゲートである。破線で囲んだ二つの部分はそれぞ
れ１ビット半加算器となっており、このように二つの１
ビット半加算器と一つのＮＡＮＤゲートとで１ビット全
加算器を構成することができる。
第２図に示す従来例は、入力データ信号Ａ・Ｂと入力桁
上げ信号Ｃiとを入力し、加算データ信号Ｓと出力桁上
げ信号Ｃ0とを出力する。
上げ信号Ｃiとを入力し、加算データ信号Ｓと出力桁上
げ信号Ｃ0とを出力する。
第３図は、第２図に示す従来例の入出力関係、すなわち
１ビット全加算器一般の入出力関係を示す説明図であ
る。
１ビット全加算器一般の入出力関係を示す説明図であ
る。
第３図に図示する入出力関係はまた、二つの論理式によ
り、 Ｓ＝(Ａ・＋・Ｂ)・▲▼ ＋(Ａ・Ｂ＋・)・Ｃi ………(1) Ｃ0＝Ａ・Ｂ＋Ｂ・Ｃi＋Ｃi・Ａ ………(2) と表現される。
り、 Ｓ＝(Ａ・＋・Ｂ)・▲▼ ＋(Ａ・Ｂ＋・)・Ｃi ………(1) Ｃ0＝Ａ・Ｂ＋Ｂ・Ｃi＋Ｃi・Ａ ………(2) と表現される。
周知のように、ＣＭＯＳのＮＯＲゲート・ ＮＡＮＤゲートはそれぞれ４ＦＥＴを要し、同じくＮＯ
Ｔゲートは２ＦＥＴを要するから、第２図に示す従来例
は３２ＦＥＴを必要とする。第２図に示す従来例で構成
される１６ビットの全加算回路は５１２ＦＥＴを必要と
する。
Ｔゲートは２ＦＥＴを要するから、第２図に示す従来例
は３２ＦＥＴを必要とする。第２図に示す従来例で構成
される１６ビットの全加算回路は５１２ＦＥＴを必要と
する。
以上説明したように従来の全加算回路は、１ビットあた
りの必要ＦＥＴ数が多いので、高価であり、消費電力が
大きく、また配線が複雑になり配線長が長くなるので演
算速度が遅いという欠点がある。
りの必要ＦＥＴ数が多いので、高価であり、消費電力が
大きく、また配線が複雑になり配線長が長くなるので演
算速度が遅いという欠点がある。
本発明の目的は、上記欠点を解決して必要FET数が少
い、したがって経済的であり、消費電力が小さく、かつ
配線が簡単であり演算速度が速い全加算回路を提供する
ことにある。
い、したがって経済的であり、消費電力が小さく、かつ
配線が簡単であり演算速度が速い全加算回路を提供する
ことにある。
本発明の全加算回路は、第一・第二・第三・第四・第五
・第六・第七のスイッチ手段と、第一の導電形である電
界効果形の第一・第二・第三・第四・第五・第六・第七
のトランジスタと、前記第一の導電形と異なる第二の導
電形である電界効果形の第八・第九・第十・第十一・第
十二・第十三・第十四・第十五・第十六のトランジスタ
とを備え、前記第一・第二のトランジスタの、ソースを
電源の第一の端子に共通に、ゲートを前記第一・第二の
スイッチ手段を介して前記電源の前記第一の端子に、ド
レインを前記第三・第四のスイッチ手段を介して前記電
源の第二の端子に接続し、前記第三・第四のトランジス
タと前記第五・第六・第七のトランジスタとを直列並列
に接続し、前記第三・第五のトランジスタのソースを前
記電源の前記第一の端子に共通に接続し、前記第四・第
七のトランジスタのドレインを共通に前記第五のスイッ
チ手段を介して加算データ信号端子に接続し、前記第八
・第九のトランジスタと前記第十・第十一のトランジス
タと前記第十二・第十三のトランジスタとを直列並列に
接続し、前記第八・第十・第十二のトランジスタのドレ
インを前記第一のトランジスタのゲートに共通に接続
し、前記第九・第十一・第十三のトランジスタのソース
を前記電源の前記第二の端子に共通に接続し、前記第十
四・第十五・第十六のトランジスタを直列に接続し、前
記第十四のトランジスタのドレインを前記第六のスイッ
チ手段を介して前記第二のトランジスタのゲートに接続
し、前記第十六のトランジスタのソースを前記電源の前
記第二の端子に接続し、前記第五・第六・第七のトラン
ジスタの組と前記第十四・第十五・第十六のトランジス
タの組との、それぞれいずれか一つのトランジスタのゲ
ートを第一の入力データ信号端子に共通に、残るそれぞ
れ二つのトランジスタのそれぞれ一方のゲートを第二の
入力データ信号端子に共通に、それぞれ他方のゲートを
入力桁上げ信号端子に共通に接続し、前記第八・第九・
第十・第十一・第十二・第十三のトランジスタをたがい
に直列接続されない二つのトランジスタからなる組に分
けた三つの組のうち、いずれか一つの組の二つのゲート
を前記第一の入力データ信号端子に共通に、残る二つの
組の一方の二つのゲートを前記第二の入力データ信号端
子に共通に、他方の二つのゲートを前記入力桁上げ信号
端子に共通に接続し、前記第三・第四のトランジスタの
ゲートの、いずれか一方を前記第一のトランジスタのゲ
ートに、他方を前記第二のトランジスタのドレインに接
続し、前記第一のトランジスタのドレインを出力桁上げ
信号端子に接続し、前記加算データ信号端子を前記第七
のスイッチ手段を介して前記電源の前記第二の端子に接
続する１ビットの全加算器を具備して構成される。
・第六・第七のスイッチ手段と、第一の導電形である電
界効果形の第一・第二・第三・第四・第五・第六・第七
のトランジスタと、前記第一の導電形と異なる第二の導
電形である電界効果形の第八・第九・第十・第十一・第
十二・第十三・第十四・第十五・第十六のトランジスタ
とを備え、前記第一・第二のトランジスタの、ソースを
電源の第一の端子に共通に、ゲートを前記第一・第二の
スイッチ手段を介して前記電源の前記第一の端子に、ド
レインを前記第三・第四のスイッチ手段を介して前記電
源の第二の端子に接続し、前記第三・第四のトランジス
タと前記第五・第六・第七のトランジスタとを直列並列
に接続し、前記第三・第五のトランジスタのソースを前
記電源の前記第一の端子に共通に接続し、前記第四・第
七のトランジスタのドレインを共通に前記第五のスイッ
チ手段を介して加算データ信号端子に接続し、前記第八
・第九のトランジスタと前記第十・第十一のトランジス
タと前記第十二・第十三のトランジスタとを直列並列に
接続し、前記第八・第十・第十二のトランジスタのドレ
インを前記第一のトランジスタのゲートに共通に接続
し、前記第九・第十一・第十三のトランジスタのソース
を前記電源の前記第二の端子に共通に接続し、前記第十
四・第十五・第十六のトランジスタを直列に接続し、前
記第十四のトランジスタのドレインを前記第六のスイッ
チ手段を介して前記第二のトランジスタのゲートに接続
し、前記第十六のトランジスタのソースを前記電源の前
記第二の端子に接続し、前記第五・第六・第七のトラン
ジスタの組と前記第十四・第十五・第十六のトランジス
タの組との、それぞれいずれか一つのトランジスタのゲ
ートを第一の入力データ信号端子に共通に、残るそれぞ
れ二つのトランジスタのそれぞれ一方のゲートを第二の
入力データ信号端子に共通に、それぞれ他方のゲートを
入力桁上げ信号端子に共通に接続し、前記第八・第九・
第十・第十一・第十二・第十三のトランジスタをたがい
に直列接続されない二つのトランジスタからなる組に分
けた三つの組のうち、いずれか一つの組の二つのゲート
を前記第一の入力データ信号端子に共通に、残る二つの
組の一方の二つのゲートを前記第二の入力データ信号端
子に共通に、他方の二つのゲートを前記入力桁上げ信号
端子に共通に接続し、前記第三・第四のトランジスタの
ゲートの、いずれか一方を前記第一のトランジスタのゲ
ートに、他方を前記第二のトランジスタのドレインに接
続し、前記第一のトランジスタのドレインを出力桁上げ
信号端子に接続し、前記加算データ信号端子を前記第七
のスイッチ手段を介して前記電源の前記第二の端子に接
続する１ビットの全加算器を具備して構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明の全加算回路の一実施例を示す回路図
である。
である。
第１図に示す実施例は２ビットの全加算回路であり、下
位ビット用の１ビット全加算器１と、上位ビット用の１
ビット全加算器２とを具備して構成されている。１ビッ
ト全加算器１には、入力データ信号Ａ1・Ｂ1と入力桁上
げ信号Ｃi1とプリチャージ信号Ｐ・とイネーブル信号
Ｅ1・2とが入力し、加算データ信号1と出力桁上げ信
号Ｃ01とが出力する。１ビット全加算器２には、入力デ
ータ信号Ａ2・Ｂ2と入力桁上げ信号Ｃi2とプリチャージ
信号Ｐ・とイネーブル信号Ｅ1・2とが入力し、加算
データ信号2と出力桁上げ信号Ｃ02とが出力する。出
力桁上げ信号Ｃ01の端子は、入力桁上げ信号Ｃi2の端子
に接続される。
位ビット用の１ビット全加算器１と、上位ビット用の１
ビット全加算器２とを具備して構成されている。１ビッ
ト全加算器１には、入力データ信号Ａ1・Ｂ1と入力桁上
げ信号Ｃi1とプリチャージ信号Ｐ・とイネーブル信号
Ｅ1・2とが入力し、加算データ信号1と出力桁上げ信
号Ｃ01とが出力する。１ビット全加算器２には、入力デ
ータ信号Ａ2・Ｂ2と入力桁上げ信号Ｃi2とプリチャージ
信号Ｐ・とイネーブル信号Ｅ1・2とが入力し、加算
データ信号2と出力桁上げ信号Ｃ02とが出力する。出
力桁上げ信号Ｃ01の端子は、入力桁上げ信号Ｃi2の端子
に接続される。
１ビット全加算器１は、Ｐ形のＦＥＴＰ1〜Ｐ10とＮ形
のＦＥＴＮ1〜Ｎ13とを備えて構成されている。ＦＥＴ
Ｐ1・Ｐ3の、ソースは電源電圧VDD の端子に、ゲートは
プリチャージ信号の端子に接続されている。ＦＥＴＮ
7・Ｎ12・Ｎ13の、ソースは電源電圧VSSの端子に、ゲート
はプリチャージ信号Ｐの端子に接続されている。ＦＥＴ
Ｐ10 の、ドレインは加算データ信号1の端子とＦＥＴ
Ｎ13 のドレインとに、ゲートはイネーブル信号2の端
子に接続されている。ＦＥＴＮ11の、ドレインはＦＥＴ
Ｐ3のドレインに、ゲートはイネーブル信号Ｅ1 の端子
に接続されている。ＦＥＴＰ2・Ｐ4の、ソースは電源電
圧VDDの端子に、ゲートはＦＥＴＰ1・Ｐ3のドレインに、
ドレインはＦＥＴＮ7・Ｎ12のドレインに接続されてい
る。ＦＥＴＰ5.Ｐ6 とＦＥＴＰ7・Ｐ8・Ｐ9とは直列並列
に接続され、ＦＥＴＰ5・Ｐ7 のソースとＦＥＴＰ5・Ｐ6
のドレインとは電源電圧VDD の端子とＦＥＴＰ10のソー
スとに接続され、ＦＥＴＰ5〜Ｐ9のゲートはＦＥＴＰ2
のゲート・ＦＥＴＰ4のドレイン・入力データ信号Ｂ1の
端子・入力信号Ａ1の端子・入力桁げ信号Ｃi1の端子に
接続されている。ＦＥＴＮ1・Ｎ2とＦＥＴＮ3・Ｎ4とＦＥ
ＴＮ5・Ｎ6とは直列並列に接続され、ＦＥＴＮ1・Ｎ3・Ｎ5
のソースとＦＥＴＮ2・Ｎ4・Ｎ6のドレインとは電源電圧V
SSの端子とＦＥＴＰ2のゲートとに接続され、ＦＥＴＮ1
・Ｎ6のゲートとＦＥＴＮ3・Ｎ5のゲートとＦＥＴＮ2・Ｎ
4のゲートとは入力データ信号Ａ1の端子と入力データ信
号Ｂ1の端子と入力桁上げ信号Ｃi1の端子とに接続され
ている。ＦＥＴＮ8〜Ｎ10 は直列に接続され、ＦＥＴＮ
8のソースとＦＥＴＮ10 のドレインとは電源電圧ＶSSの
端子とＦＥＴＮ11 のソースとに接続され、FETN8〜Ｎ10
のゲートは入力データ信号Ｂ1・入力データ信号Ａ1・
入力桁上げ信号Ｃi1の端子に接続されている。ＦＥＴＰ
2 のドレインはまた、出力桁上げ信号Ｃ01の端子にも接
続されている。
のＦＥＴＮ1〜Ｎ13とを備えて構成されている。ＦＥＴ
Ｐ1・Ｐ3の、ソースは電源電圧VDD の端子に、ゲートは
プリチャージ信号の端子に接続されている。ＦＥＴＮ
7・Ｎ12・Ｎ13の、ソースは電源電圧VSSの端子に、ゲート
はプリチャージ信号Ｐの端子に接続されている。ＦＥＴ
Ｐ10 の、ドレインは加算データ信号1の端子とＦＥＴ
Ｎ13 のドレインとに、ゲートはイネーブル信号2の端
子に接続されている。ＦＥＴＮ11の、ドレインはＦＥＴ
Ｐ3のドレインに、ゲートはイネーブル信号Ｅ1 の端子
に接続されている。ＦＥＴＰ2・Ｐ4の、ソースは電源電
圧VDDの端子に、ゲートはＦＥＴＰ1・Ｐ3のドレインに、
ドレインはＦＥＴＮ7・Ｎ12のドレインに接続されてい
る。ＦＥＴＰ5.Ｐ6 とＦＥＴＰ7・Ｐ8・Ｐ9とは直列並列
に接続され、ＦＥＴＰ5・Ｐ7 のソースとＦＥＴＰ5・Ｐ6
のドレインとは電源電圧VDD の端子とＦＥＴＰ10のソー
スとに接続され、ＦＥＴＰ5〜Ｐ9のゲートはＦＥＴＰ2
のゲート・ＦＥＴＰ4のドレイン・入力データ信号Ｂ1の
端子・入力信号Ａ1の端子・入力桁げ信号Ｃi1の端子に
接続されている。ＦＥＴＮ1・Ｎ2とＦＥＴＮ3・Ｎ4とＦＥ
ＴＮ5・Ｎ6とは直列並列に接続され、ＦＥＴＮ1・Ｎ3・Ｎ5
のソースとＦＥＴＮ2・Ｎ4・Ｎ6のドレインとは電源電圧V
SSの端子とＦＥＴＰ2のゲートとに接続され、ＦＥＴＮ1
・Ｎ6のゲートとＦＥＴＮ3・Ｎ5のゲートとＦＥＴＮ2・Ｎ
4のゲートとは入力データ信号Ａ1の端子と入力データ信
号Ｂ1の端子と入力桁上げ信号Ｃi1の端子とに接続され
ている。ＦＥＴＮ8〜Ｎ10 は直列に接続され、ＦＥＴＮ
8のソースとＦＥＴＮ10 のドレインとは電源電圧ＶSSの
端子とＦＥＴＮ11 のソースとに接続され、FETN8〜Ｎ10
のゲートは入力データ信号Ｂ1・入力データ信号Ａ1・
入力桁上げ信号Ｃi1の端子に接続されている。ＦＥＴＰ
2 のドレインはまた、出力桁上げ信号Ｃ01の端子にも接
続されている。
１ビット全加算器２も１ビット全加算器１と同一の構成
であり、入力データ信号Ａ2・入力データ信号Ｂ2・入力
桁上げ信号Ｃi2・加算データ信号2・出力桁上げ信号
Ｃ02は、１ビット全加算器１の入力データ信号Ａ1・入
力データ信号Ｂ1・入力桁上げ信号Ｃi1・加算データ信
号1・出力桁上げ信号Ｃ01に対応している。
であり、入力データ信号Ａ2・入力データ信号Ｂ2・入力
桁上げ信号Ｃi2・加算データ信号2・出力桁上げ信号
Ｃ02は、１ビット全加算器１の入力データ信号Ａ1・入
力データ信号Ｂ1・入力桁上げ信号Ｃi1・加算データ信
号1・出力桁上げ信号Ｃ01に対応している。
１ビット全加算器１・２はいずれも同じ動作をするか
ら、１ビット全加算器１の動作について説明する。
ら、１ビット全加算器１の動作について説明する。
第４図は、１ビット全加算器１の動作を説明するための
タイムチャートである。
タイムチャートである。
プリチャージ信号Ｐは、第４図に図示するように周期的
に区間ａで論理値“１”をとり、区間ａに挾まれた区間
ｂ・ｃ……で論理値“０”をとる信号である。プリチャ
ージ信号は参照符号が示すようにプリチャージ信号Ｐ
と逆相の信号である。区間ａの開始・終了のタイミング
をタイミングt5・t1とする。イネーブル信号Ｅ1は、タイ
ミングt1より遅くタイミングt5より早いタイミングt2に
論理値“０”から論理値“１”に、タイミングt5に論理
値“１”から論理値“０”に変る信号である。イネーブ
ル信号2は、タイミングt2より遅くタイミングt5 より
早いタイミングt3に論理値“１”から論理値“０”に、
タイミングt5に論理値“０”から論理値“１”に変る信
号である。
に区間ａで論理値“１”をとり、区間ａに挾まれた区間
ｂ・ｃ……で論理値“０”をとる信号である。プリチャ
ージ信号は参照符号が示すようにプリチャージ信号Ｐ
と逆相の信号である。区間ａの開始・終了のタイミング
をタイミングt5・t1とする。イネーブル信号Ｅ1は、タイ
ミングt1より遅くタイミングt5より早いタイミングt2に
論理値“０”から論理値“１”に、タイミングt5に論理
値“１”から論理値“０”に変る信号である。イネーブ
ル信号2は、タイミングt2より遅くタイミングt5 より
早いタイミングt3に論理値“１”から論理値“０”に、
タイミングt5に論理値“０”から論理値“１”に変る信
号である。
まず区間ａにおける動作について説明する。
入力データ信号Ａ1・Ｂ1 と入力桁上げ信号Ｃi1とをこの
区間論理値“０”にする。その結果ＦＥＴＮ1〜Ｎ6・Ｎ8
〜Ｎ10がオフとなる。この区間ＦＥＴＰ1がオンであり
ＦＥＴＮ1〜Ｎ6がオフであるからＦＥＴＰ2のゲートが
電源電圧VDD （論理値“１”の電圧）にチャージされ
る。その結果ＦＥＴＰ2がオフとなり、ＦＥＴＮ7はオン
であるからＦＥＴＰ2のドレインは電源電圧VSS(論理値
“０”の電圧)にチャージされる。したがって出力桁上
げ信号Ｃ01は論理値“０”になる。ＦＥＴＰ3がオン、
ＦＥＴＮ8〜Ｎ10がオフであることから、ＦＥＴＰ4のゲ
ートが電源電圧VDDにチャージされる。その結果ＦＥＴ
Ｐ4がオフになり、ＦＥＴＮ12 がオンであることからＦ
ＥＴＰ6のゲートは電源電圧VSS にチャージされる。Ｆ
ＥＴＰ10 がオフ、ＦＥＴＮ13 がオンであることから、
ＦＥＴＰ10のドレインは電源電圧VSSにチャージされ
る。したがって加算データ信号1も論理値“０”にな
る。このように区間ａは、ＦＥＴＰ2・Ｐ4 のゲートを電
源電圧VDD に、ＦＥＴＰ2・Ｐ10のドレインとＦＥＴＰ6
のゲートとを電源電圧VSSにプリチャージして演算サイ
クルの初期状態にセットする区間である。ＦＥＴＰ1・Ｐ
3・Ｎ7・Ｎ12・Ｎ13はこのプリチャージ動作を制御するス
イッチとして動作している。
区間論理値“０”にする。その結果ＦＥＴＮ1〜Ｎ6・Ｎ8
〜Ｎ10がオフとなる。この区間ＦＥＴＰ1がオンであり
ＦＥＴＮ1〜Ｎ6がオフであるからＦＥＴＰ2のゲートが
電源電圧VDD （論理値“１”の電圧）にチャージされ
る。その結果ＦＥＴＰ2がオフとなり、ＦＥＴＮ7はオン
であるからＦＥＴＰ2のドレインは電源電圧VSS(論理値
“０”の電圧)にチャージされる。したがって出力桁上
げ信号Ｃ01は論理値“０”になる。ＦＥＴＰ3がオン、
ＦＥＴＮ8〜Ｎ10がオフであることから、ＦＥＴＰ4のゲ
ートが電源電圧VDDにチャージされる。その結果ＦＥＴ
Ｐ4がオフになり、ＦＥＴＮ12 がオンであることからＦ
ＥＴＰ6のゲートは電源電圧VSS にチャージされる。Ｆ
ＥＴＰ10 がオフ、ＦＥＴＮ13 がオンであることから、
ＦＥＴＰ10のドレインは電源電圧VSSにチャージされ
る。したがって加算データ信号1も論理値“０”にな
る。このように区間ａは、ＦＥＴＰ2・Ｐ4 のゲートを電
源電圧VDD に、ＦＥＴＰ2・Ｐ10のドレインとＦＥＴＰ6
のゲートとを電源電圧VSSにプリチャージして演算サイ
クルの初期状態にセットする区間である。ＦＥＴＰ1・Ｐ
3・Ｎ7・Ｎ12・Ｎ13はこのプリチャージ動作を制御するス
イッチとして動作している。
区間ｂは、入力データ信号Ａ1・入力データ信号Ｂ1・入
力桁上げ信号Ｃi1が論理値“１”・“０”・“１”であ
る場合の演算区間である。タイミングt1の後ＦＥＴＰ1
がオフ、ＦＥＴＮ1・Ｎ2がオンになるから、ＦＥＴＰ2の
ゲートが電源電圧VSS になり、その結果ＦＥＴＰ2がオ
ンになる。一方、ＦＥＴＮ7はオフになるからＦＥＴＰ2
のドレイン電圧が立上り、出力桁上げ信号Ｃ01として論
理値“１”が出力する。タイミングt2の後ＦＥＴＰ3が
オフＦＥＴＮ11 がオンになるがＦＥＴＮ8がオフになっ
ているからＦＥＴＰ4のゲートは電源電圧VDD のまま変
らず、その結果ＦＥＴＰ6のゲートは電源電圧VSS のま
まであり、ＦＥＴＰ6はオンである。またＦＥＴＰ5のゲ
ートは、ＦＥＴＰ2のゲートと同電圧でありＦＥＴＰ2
と同時にオンになっている。一方ＦＥＴＮ13はオフにな
っているから、タイミングt3の後ＦＥＴＰ10 がオンに
なると、ＦＥＴＰ10 のドレイン電圧が立上り、加算デ
ータ信号1として論理値“１”が出力する。タイミン
グt3の後、タイミングt5の前であるタイミングt4に加算
データ信号1・出力桁上げ信号Ｃ01をサンプルする。
すなわちタイミングt4は１ビット全加算器１の読出しタ
イミングである。
力桁上げ信号Ｃi1が論理値“１”・“０”・“１”であ
る場合の演算区間である。タイミングt1の後ＦＥＴＰ1
がオフ、ＦＥＴＮ1・Ｎ2がオンになるから、ＦＥＴＰ2の
ゲートが電源電圧VSS になり、その結果ＦＥＴＰ2がオ
ンになる。一方、ＦＥＴＮ7はオフになるからＦＥＴＰ2
のドレイン電圧が立上り、出力桁上げ信号Ｃ01として論
理値“１”が出力する。タイミングt2の後ＦＥＴＰ3が
オフＦＥＴＮ11 がオンになるがＦＥＴＮ8がオフになっ
ているからＦＥＴＰ4のゲートは電源電圧VDD のまま変
らず、その結果ＦＥＴＰ6のゲートは電源電圧VSS のま
まであり、ＦＥＴＰ6はオンである。またＦＥＴＰ5のゲ
ートは、ＦＥＴＰ2のゲートと同電圧でありＦＥＴＰ2
と同時にオンになっている。一方ＦＥＴＮ13はオフにな
っているから、タイミングt3の後ＦＥＴＰ10 がオンに
なると、ＦＥＴＰ10 のドレイン電圧が立上り、加算デ
ータ信号1として論理値“１”が出力する。タイミン
グt3の後、タイミングt5の前であるタイミングt4に加算
データ信号1・出力桁上げ信号Ｃ01をサンプルする。
すなわちタイミングt4は１ビット全加算器１の読出しタ
イミングである。
区間Ｃは、入力データ信号Ａ1・入力データ信号Ｂ1・入
力桁上げ信号Ｃi1が論理値“０”・“０”・“１”であ
る場合の演算区間である。この場合、ＦＥＴＮ1・Ｎ3・Ｎ
5・Ｎ6 がオフであることからＦＥＴＰ2のゲートは電源
電圧VDD のまま、すなわちＦＥＴＰ2はオフのままであ
るから、出力桁上げ信号Ｃ01は論理値“０”である。Ｆ
ＥＴＰ2と同じくＦＥＴＰ5がオフであり、ＦＥＴＮ8・Ｎ
9・Ｐ9がオフであることから、ＦＥＴＮ11・Ｐ10がオン
になってもＦＥＴＰ4のゲートが電源電圧VDD、ＦＥＴＰ
10 のドレインが電源電圧VSS であることは変らず、し
たがって加算データ信号1も論理値“０”である。
力桁上げ信号Ｃi1が論理値“０”・“０”・“１”であ
る場合の演算区間である。この場合、ＦＥＴＮ1・Ｎ3・Ｎ
5・Ｎ6 がオフであることからＦＥＴＰ2のゲートは電源
電圧VDD のまま、すなわちＦＥＴＰ2はオフのままであ
るから、出力桁上げ信号Ｃ01は論理値“０”である。Ｆ
ＥＴＰ2と同じくＦＥＴＰ5がオフであり、ＦＥＴＮ8・Ｎ
9・Ｐ9がオフであることから、ＦＥＴＮ11・Ｐ10がオン
になってもＦＥＴＰ4のゲートが電源電圧VDD、ＦＥＴＰ
10 のドレインが電源電圧VSS であることは変らず、し
たがって加算データ信号1も論理値“０”である。
第５図は、１ビット全加算器１の入出力関係を示す論理
回路図である。
回路図である。
第１図における各ＦＥＴと第５図における各論理ゲート
との対応について説明する。
との対応について説明する。
ＦＥＴＮ1・Ｎ2は共にオンになるときのみＦＥＴＮ2のド
レインと電源電圧VSS の端子との間をオンする。したが
ってＦＥＴＮ1・Ｎ2を、入力データ信号Ａ1・入力桁上げ
信号Ｃi1を入力とするＮＡＮＤゲート１１として表現す
る。第５図において、 ＮＡＮＤゲート１１の２入力信号線に符号Ｎ1・Ｎ2を付
記してあるのは、入力データ信号Ａ1・入力桁上げ信号
Ｃi1がＦＥＴＮ1・Ｎ2のゲートに入力していることを示
している。同様にしてＦＥＴＮ3・Ｎ4ならびにＦＥＴＮ5
・Ｎ6をＮＡＮＤゲート１２ならびにＮＡＮＤゲート１３
として表現する。ＦＥＴＮ2・Ｎ4・Ｎ6の少くとも一つの
ドレインと電源電圧VSS の端子との間がオンになるとＦ
ＥＴＰ2のゲートが電源電圧VDD から電源電圧VSS に、
すなわち論理値“１”から論理“０”に変るので、ＦＥ
ＴＮ2・Ｎ4・Ｎ6のドレインをＦＥＴＰ2のゲートに並列接
続する信号線の部分をＡＮＤゲート１４として表現す
る。ＦＥＴＰ2のゲートが論理値“１”のままであると
ＦＥＴＰ2のドレインは論理値“０”のままであり、ゲ
ートが論理値“０”に変るとドレインは論理値“１”に
変るから、ＦＥＴＰ2をＮＯＴゲート１５として表現す
る。ＦＥＴＮ8〜Ｎ10は、すべてがオンになるときのみ
ＦＥＴＰ4のゲートを論理値“１”から論理値“０”に
するから、ＦＥＴＮ8〜Ｎ10を ＮＡＮＤゲート１６
として表現する。ＦＥＴＰ4はＦＥＴＰ2と同様にしてＮ
ＯＴゲート１７として表現される。ＦＥＴＰ5・Ｐ6 は、
共にオンのときのみＦＥＴＰ6のドレインと電源電圧VDD
の端子との間をオンにするから、ＮＯＲゲート１９と
して表現される。同様にしてＦＥＴＰ7〜Ｐ9をＮＯＲゲ
ート１８として表現する。ＦＥＴＰ6・Ｐ9の少くとも一
方のドレインと電源電圧VDD の端子との間のオンになる
とＦＥＴＰ10 のソースと電源電圧VDD の端子との間が
オンになるから、ＦＥＴＰ6・Ｐ9 のドレインをＦＥＴＰ
10 のソースに並列接続する信号線の部分をＯＲゲート
２０として表現する。なお ＦＥＴＰ10 は、加算デー
タ信号1を出力するタイミングを制御するイネーブル
スイッチとして動作し、論理動作には関係しない。同様
にＦＥＴＮ11 は、ＦＥＴＮ8〜Ｎ10 のオンオフ状態を
ＦＥＴＰ4のゲートの状態として読み出すタイミングを
制御するイネーブルスイッチとして動作し、論理動作に
は関係しない。プリチャージ動作を制御するFETP1・Ｐ3・
Ｎ7・Ｎ12・Ｎ13も論理動作には関係しない。
レインと電源電圧VSS の端子との間をオンする。したが
ってＦＥＴＮ1・Ｎ2を、入力データ信号Ａ1・入力桁上げ
信号Ｃi1を入力とするＮＡＮＤゲート１１として表現す
る。第５図において、 ＮＡＮＤゲート１１の２入力信号線に符号Ｎ1・Ｎ2を付
記してあるのは、入力データ信号Ａ1・入力桁上げ信号
Ｃi1がＦＥＴＮ1・Ｎ2のゲートに入力していることを示
している。同様にしてＦＥＴＮ3・Ｎ4ならびにＦＥＴＮ5
・Ｎ6をＮＡＮＤゲート１２ならびにＮＡＮＤゲート１３
として表現する。ＦＥＴＮ2・Ｎ4・Ｎ6の少くとも一つの
ドレインと電源電圧VSS の端子との間がオンになるとＦ
ＥＴＰ2のゲートが電源電圧VDD から電源電圧VSS に、
すなわち論理値“１”から論理“０”に変るので、ＦＥ
ＴＮ2・Ｎ4・Ｎ6のドレインをＦＥＴＰ2のゲートに並列接
続する信号線の部分をＡＮＤゲート１４として表現す
る。ＦＥＴＰ2のゲートが論理値“１”のままであると
ＦＥＴＰ2のドレインは論理値“０”のままであり、ゲ
ートが論理値“０”に変るとドレインは論理値“１”に
変るから、ＦＥＴＰ2をＮＯＴゲート１５として表現す
る。ＦＥＴＮ8〜Ｎ10は、すべてがオンになるときのみ
ＦＥＴＰ4のゲートを論理値“１”から論理値“０”に
するから、ＦＥＴＮ8〜Ｎ10を ＮＡＮＤゲート１６
として表現する。ＦＥＴＰ4はＦＥＴＰ2と同様にしてＮ
ＯＴゲート１７として表現される。ＦＥＴＰ5・Ｐ6 は、
共にオンのときのみＦＥＴＰ6のドレインと電源電圧VDD
の端子との間をオンにするから、ＮＯＲゲート１９と
して表現される。同様にしてＦＥＴＰ7〜Ｐ9をＮＯＲゲ
ート１８として表現する。ＦＥＴＰ6・Ｐ9の少くとも一
方のドレインと電源電圧VDD の端子との間のオンになる
とＦＥＴＰ10 のソースと電源電圧VDD の端子との間が
オンになるから、ＦＥＴＰ6・Ｐ9 のドレインをＦＥＴＰ
10 のソースに並列接続する信号線の部分をＯＲゲート
２０として表現する。なお ＦＥＴＰ10 は、加算デー
タ信号1を出力するタイミングを制御するイネーブル
スイッチとして動作し、論理動作には関係しない。同様
にＦＥＴＮ11 は、ＦＥＴＮ8〜Ｎ10 のオンオフ状態を
ＦＥＴＰ4のゲートの状態として読み出すタイミングを
制御するイネーブルスイッチとして動作し、論理動作に
は関係しない。プリチャージ動作を制御するFETP1・Ｐ3・
Ｎ7・Ｎ12・Ｎ13も論理動作には関係しない。
さて、第５図に示す論理回路の入出力関係を表現する論
理式を算出すると、1 ＝(Ａ1・1＋1・Ｂ1)・Ｃi1 ＋(Ａ1・Ｂ1＋1・1)・i1 ……(3) Ｃ01＝Ａ1・Ｂ1＋Ｂ1・Ｃi1＋Ｃi1・Ａ1 ……(4) となる。加算データ信号1の反転信号Ｓ1は、 Ｓ1＝(Ａ1・1＋1・Ｂ1)・i1 ＋(Ａ1・Ｂ1＋1・1)・Ｃi1 ………(5) となる。(1)式・(2)式と(5)式・(4)式とは同じ形になっ
ている。すなわち第５図に示す論理回路は１ビット全加
算器として論理動作する。このことから、第１図に示す
１ビット全加算器は、たしかに１ビット全加算器として
の論理動作をする。
理式を算出すると、1 ＝(Ａ1・1＋1・Ｂ1)・Ｃi1 ＋(Ａ1・Ｂ1＋1・1)・i1 ……(3) Ｃ01＝Ａ1・Ｂ1＋Ｂ1・Ｃi1＋Ｃi1・Ａ1 ……(4) となる。加算データ信号1の反転信号Ｓ1は、 Ｓ1＝(Ａ1・1＋1・Ｂ1)・i1 ＋(Ａ1・Ｂ1＋1・1)・Ｃi1 ………(5) となる。(1)式・(2)式と(5)式・(4)式とは同じ形になっ
ている。すなわち第５図に示す論理回路は１ビット全加
算器として論理動作する。このことから、第１図に示す
１ビット全加算器は、たしかに１ビット全加算器として
の論理動作をする。
１ビット全加算器１は２３個のＦＥＴから構成されてい
る。第１図に示す実施例と同様にして１６ビットの全加
算回路を構成すれば、必要なＦＥＴの個数は３６８個と
なる。この個数は、従来の１６ビットの全加算回路が必
要とするＦＥＴの個数５１２個よりはるかに少い。
る。第１図に示す実施例と同様にして１６ビットの全加
算回路を構成すれば、必要なＦＥＴの個数は３６８個と
なる。この個数は、従来の１６ビットの全加算回路が必
要とするＦＥＴの個数５１２個よりはるかに少い。
以上詳細に説明したように本発明の全加算回路は、１ビ
ットあたりの必要ＦＥＴ数が少く配線も簡単になり、し
かもダイナミック動作であるため信号レベルの変化時の
電源間貫通電流がないので、経済的であり、ＩＣ化に適
しており、演算速度が速く、しかも消費電力が小さいと
いう効果がある。これらの効果は、ビット数が多くなる
につれてより顕著になる。
ットあたりの必要ＦＥＴ数が少く配線も簡単になり、し
かもダイナミック動作であるため信号レベルの変化時の
電源間貫通電流がないので、経済的であり、ＩＣ化に適
しており、演算速度が速く、しかも消費電力が小さいと
いう効果がある。これらの効果は、ビット数が多くなる
につれてより顕著になる。
【図面の簡単な説明】 第１図は、本発明の全加算回路の一実施例を示す回路
図、 第２図は、従来の１ビット全加算器の一例を示す論理回
路図、 第３図は、１ビット全加算器一般の入出力関係を示すた
めの説明図、 第４図は、第１図における１ビット全加算器１の動作を
示すためのタイムチャート、 第５図は、第１図における１ビット全加算器１の入出力
関係を示す論理回路図である。 １・２……１ビット全加算器、Ｎ1〜Ｎ13・Ｐ1〜Ｐ10…
…ＦＥＴ。
図、 第２図は、従来の１ビット全加算器の一例を示す論理回
路図、 第３図は、１ビット全加算器一般の入出力関係を示すた
めの説明図、 第４図は、第１図における１ビット全加算器１の動作を
示すためのタイムチャート、 第５図は、第１図における１ビット全加算器１の入出力
関係を示す論理回路図である。 １・２……１ビット全加算器、Ｎ1〜Ｎ13・Ｐ1〜Ｐ10…
…ＦＥＴ。
Claims (1)
- 【請求項１】第一・第二・第三・第四・第五・第六・第
七のスイッチ手段と、第一の導電形である電界効果形の
第一・第二・第三・第四・第五・第六・第七のトランジ
スタと、前記第一の導電形と異なる第二の導電形である
電界効果形の第八・第九・第十・第十一・第十二・第十
三・第十四・第十五・第十六のトランジスタとを備え、 前記第一・第二のトランジスタのソースを電源の第一の
端子に共通に、ゲートをそれぞれ前記第一・第二のスイ
ッチ手段を介して前記電源の前記第一の端子に、ドレイ
ンを前記第三・第四のスイッチ手段を介して前記電源の
第二の端子にそれぞれ接続し、 前記第三・第四のトランジスタと前記第五・第六・第七
のトランジスタとを直列並列に接続し、前記第三・第五
のトランジスタのソースを前記電源の前記第一の端子に
共通に接続し、前記第四・第七のトランジスタのドレイ
ンを共通に前記第五のスイッチ手段を介して加算データ
信号端子に接続し、 前記第八・第九のトランジスタと前記第十・第十一のト
ランジスタと前記第十二・第十三のトランジスタとを直
列並列に接続し、前記第八・第十・第十二のトランジス
タのドレインを前記第一のトランジスタのゲートに共通
に接続し、前記第九・第十一・第十三のトランジスタの
ソースを前記電源の前記第二の端子に共通に接続し、 前記第十四・第十五・第十六のトランジスタを直列に接
続し、前記第十四のトランジスタのドレインを前記第六
のスイッチ手段を介して前記第二のトランジスタのゲー
トに接続し、前記第十六のトランジスタのソースを前記
電源の前記第二の端子に接続し、 前記第五・第六・第七のトランジスタの組と前記第十四
・第十五・第十六のトランジスタの組との、それぞれい
ずれか一つのトランジスタのゲートを第一の入力データ
信号端子に共通に、残るそれぞれ二つのトランジスタの
それぞれ一方のゲートを第二の入力データ信号端子に共
通に、それぞれ他方のゲートを入力桁上げ信号端子に共
通にそれぞれ接続し、 前記第八・第九・第十・第十一・第十二・第十三のトラ
ンジスタをたがいに直接接続されない二つのトランジス
タからなる組に分けた三つの組のうち、いずれか一つの
組の二つのゲートを前記第一の入力データ信号端子に共
通に、残る二つの組の一方の二つのゲートを前記第二の
入力データ信号端子に共通に、他方の二つのゲートを前
記入力桁上げ信号端子に共通にそれぞれ接続し、 前記第三・第四のトランジスタのゲートの、いずれか一
方を前記第一のトランジスタのゲートに、他方を前記第
二のトランジスタのドレインに接続し、 前記第一のトランジスタのドレインを出力桁上げ信号端
子に接続し、 前記加算データ信号端子を前記第七のスイッチ手段を介
して前記電源の前記第二の端子に接続したことを特徴と
する全加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245397A JPH0619702B2 (ja) | 1985-10-31 | 1985-10-31 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245397A JPH0619702B2 (ja) | 1985-10-31 | 1985-10-31 | 全加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105234A JPS62105234A (ja) | 1987-05-15 |
| JPH0619702B2 true JPH0619702B2 (ja) | 1994-03-16 |
Family
ID=17133044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245397A Expired - Lifetime JPH0619702B2 (ja) | 1985-10-31 | 1985-10-31 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619702B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486236A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Single chip microcomputer |
| JPH07120269B2 (ja) * | 1988-05-02 | 1995-12-20 | 日本電気株式会社 | 全加算回路 |
| CN111600596B (zh) * | 2020-05-08 | 2023-12-29 | 广西中科蓝谷半导体科技有限公司 | 一种基于三输入fet器件的一位全加器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612237U (ja) * | 1979-07-09 | 1981-02-02 | ||
| JPS5810241A (ja) * | 1981-07-10 | 1983-01-20 | Toshiba Corp | 加算器 |
-
1985
- 1985-10-31 JP JP60245397A patent/JPH0619702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105234A (ja) | 1987-05-15 |
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