JP2536278B2 - 半加算回路 - Google Patents
半加算回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、FETにより構成するのに適する半加算回路
に関する。
に関する。
本発明は、集積回路上で実現される半加算回路におい
て、 トランジスタのビット当たりの所要個数を少なくする
ことにより、 コストと消費電力との低減を図ることができるように
したものである。
て、 トランジスタのビット当たりの所要個数を少なくする
ことにより、 コストと消費電力との低減を図ることができるように
したものである。
従来、この種の半加算回路は、CMOS論理ゲートを組み
合わせて構成されている。複数ビットの半加算回路は、
ビット数に等しい数の１ビット半加算回路で構成するこ
とができる。第２図は、従来の半加算回路の一例を示す
ブロック図である。第２図に示す従来例は、２ビットの
半加算回路であり、下位ビット用の１ビット半加算器３
と、上位ビット用の１ビット半加算器４と、ノットゲー
ト35とを具備して構成されている。１ビット半加算器３
は、外部から入力データ信号D1および入力桁上げ信号C
i1を入力とするノアゲート31と、出力がさらに上位ビッ
ト用の桁上げ信号▲▼となるナンドゲート32と、
ノアゲート31の出力を入力とするノットゲート33と、ナ
ンドゲート32およびノットゲート33の出力を入力とし加
算データ信号▲▼を外部に出力するナンドゲート34
とを備えて構成されている。これら４つのゲートはすべ
てCMOS論理ゲートである。１ビット半加算器４も１ビッ
ト半加算器３と同一の構成であり、外部から入力データ
信号D2を、さらに１ビット半加算器３の桁上げ信号▲
▼を入力とするノットゲート35の出力から入力桁上
げ信号Ci2をそれぞれ入力し、桁上げ信号▲▼
を、さらに加算データ信号▲▼を外部にそれぞれ出
力する。
合わせて構成されている。複数ビットの半加算回路は、
ビット数に等しい数の１ビット半加算回路で構成するこ
とができる。第２図は、従来の半加算回路の一例を示す
ブロック図である。第２図に示す従来例は、２ビットの
半加算回路であり、下位ビット用の１ビット半加算器３
と、上位ビット用の１ビット半加算器４と、ノットゲー
ト35とを具備して構成されている。１ビット半加算器３
は、外部から入力データ信号D1および入力桁上げ信号C
i1を入力とするノアゲート31と、出力がさらに上位ビッ
ト用の桁上げ信号▲▼となるナンドゲート32と、
ノアゲート31の出力を入力とするノットゲート33と、ナ
ンドゲート32およびノットゲート33の出力を入力とし加
算データ信号▲▼を外部に出力するナンドゲート34
とを備えて構成されている。これら４つのゲートはすべ
てCMOS論理ゲートである。１ビット半加算器４も１ビッ
ト半加算器３と同一の構成であり、外部から入力データ
信号D2を、さらに１ビット半加算器３の桁上げ信号▲
▼を入力とするノットゲート35の出力から入力桁上
げ信号Ci2をそれぞれ入力し、桁上げ信号▲▼
を、さらに加算データ信号▲▼を外部にそれぞれ出
力する。
１ビット半加算器３および４は、いずれも同様に動作
するから１ビット半加算器３の動作について説明する。
二つの入力すなわち入力データ信号D1および入力桁上げ
信号Ci1が共に論理値「０」のときに、ノアゲート31の
出力が論理値「１」、ノットゲート33の出力が論理値
「０」となり、ナンドゲート34の出力すなわち加算デー
タ信号▲▼は論理値「１」となる。また、このとき
に、ナンドゲート32の出力すなわち桁上げ信号▲
▼は論理値「１」となる。二つの入力のうちのいずれか
一方が論理値「１」、他方が論理値「０」のときは、ノ
ットゲート33およびナンドゲート32の出力が共に論理値
「１」となるから、加算データ信号▲▼は論理値
「０」、桁上げ信号▲▼は論理値「１」となる。
二つの入力が共に論理値「１」のときは、ナンドゲート
32の出力すなわち桁上げ信号▲▼が論理値「０」
となるから、加算データ信号▲▼は論理値「１」と
なる。
するから１ビット半加算器３の動作について説明する。
二つの入力すなわち入力データ信号D1および入力桁上げ
信号Ci1が共に論理値「０」のときに、ノアゲート31の
出力が論理値「１」、ノットゲート33の出力が論理値
「０」となり、ナンドゲート34の出力すなわち加算デー
タ信号▲▼は論理値「１」となる。また、このとき
に、ナンドゲート32の出力すなわち桁上げ信号▲
▼は論理値「１」となる。二つの入力のうちのいずれか
一方が論理値「１」、他方が論理値「０」のときは、ノ
ットゲート33およびナンドゲート32の出力が共に論理値
「１」となるから、加算データ信号▲▼は論理値
「０」、桁上げ信号▲▼は論理値「１」となる。
二つの入力が共に論理値「１」のときは、ナンドゲート
32の出力すなわち桁上げ信号▲▼が論理値「０」
となるから、加算データ信号▲▼は論理値「１」と
なる。
周知のように、CMOSの２入力ノアゲートおよびナンド
ゲートはそれぞれ４個のFETを要し、同じくノットゲー
トは２個のFETを要する。ｎビットの同様な半加算回路
では、必要FET数は（14×ｎ）個となるから、たとえば1
6ビットの従来の半加算回路は224個のFETを要する。
ゲートはそれぞれ４個のFETを要し、同じくノットゲー
トは２個のFETを要する。ｎビットの同様な半加算回路
では、必要FET数は（14×ｎ）個となるから、たとえば1
6ビットの従来の半加算回路は224個のFETを要する。
このような従来の半加算回路では、１ビット当たりの
必要なFET数が多いので、集積回路上での占有面積が大
きく高価であり、消費電力が大きい欠点があった。
必要なFET数が多いので、集積回路上での占有面積が大
きく高価であり、消費電力が大きい欠点があった。
本発明は、このような欠点を除去するもので、ビット
当たりに必要なトランジスの個数が少ない半加算回路を
提供することを目的とする。
当たりに必要なトランジスの個数が少ない半加算回路を
提供することを目的とする。
本発明は、第一および第二の電源端子と、入力データ
信号端子と、加算信号端子と、入力桁上げ信号端子と、
出力桁上げ信号端子とを備え、複数個の１ビット半加算
器で構成された半加算回路において、上記１ビット半加
算器のそれぞれは、上記入力桁上げ信号端子に入力する
信号に対して反転位相をもつ信号を入力する新たな入力
桁上げ信号端子と、周期的にかつ同時にオン状態または
オフ状態になる第一および第二のスイッチ手段と、上記
第一のスイッチ手段がオフ状態である期間のほぼ中間で
オフ状態からオン状態に切り換わり、その後に上記第一
のスイッチ手段がオフ状態からオン状態に切り換わる以
前にオン状態からオフ状態に切り換わる第三のスイッチ
手段と、同一導電形である第一、第二、第三、第四およ
び第五の電界効果形トランジスとを備え、上記第一およ
び第三の電界効果形トランジスに関して、そのソースが
上記第二の電界効果形トランジスのドレインおよびゲー
トに接続され、そのドレインが上記第一、第二および第
三のスイッチ手段を介して上記第一の電源端子に接続さ
れ、そのゲートが共通に上記入力桁上げ信号端子に接続
され、上記第二および第五の電界効果形トランジスに関
して、そのソースが共通に上記第二の電源端子に接続さ
れ、そのゲートが共通に上記入力データ信号端子に接続
され、上記第四の電界効果形トランジスに関して、その
ソースが上記第五の電界効果形トランジスのドレインに
接続され、そのドレインが上記第三の電界効果形トラン
ジスのドレインに接続され、そのゲートが上記新たな入
力桁上げ信号端子に接続され、上記第一の電界効果形ト
ランジスのドレインが上記出力桁上げ信号端子に接続さ
れ、上記第二のスイッチ手段と第三のスイッチ手段との
接続点が上記加算信号端子に接続されたことを特徴とす
る。
信号端子と、加算信号端子と、入力桁上げ信号端子と、
出力桁上げ信号端子とを備え、複数個の１ビット半加算
器で構成された半加算回路において、上記１ビット半加
算器のそれぞれは、上記入力桁上げ信号端子に入力する
信号に対して反転位相をもつ信号を入力する新たな入力
桁上げ信号端子と、周期的にかつ同時にオン状態または
オフ状態になる第一および第二のスイッチ手段と、上記
第一のスイッチ手段がオフ状態である期間のほぼ中間で
オフ状態からオン状態に切り換わり、その後に上記第一
のスイッチ手段がオフ状態からオン状態に切り換わる以
前にオン状態からオフ状態に切り換わる第三のスイッチ
手段と、同一導電形である第一、第二、第三、第四およ
び第五の電界効果形トランジスとを備え、上記第一およ
び第三の電界効果形トランジスに関して、そのソースが
上記第二の電界効果形トランジスのドレインおよびゲー
トに接続され、そのドレインが上記第一、第二および第
三のスイッチ手段を介して上記第一の電源端子に接続さ
れ、そのゲートが共通に上記入力桁上げ信号端子に接続
され、上記第二および第五の電界効果形トランジスに関
して、そのソースが共通に上記第二の電源端子に接続さ
れ、そのゲートが共通に上記入力データ信号端子に接続
され、上記第四の電界効果形トランジスに関して、その
ソースが上記第五の電界効果形トランジスのドレインに
接続され、そのドレインが上記第三の電界効果形トラン
ジスのドレインに接続され、そのゲートが上記新たな入
力桁上げ信号端子に接続され、上記第一の電界効果形ト
ランジスのドレインが上記出力桁上げ信号端子に接続さ
れ、上記第二のスイッチ手段と第三のスイッチ手段との
接続点が上記加算信号端子に接続されたことを特徴とす
る。
従来の半加算回路を構成する１ビット半加算器は、１
個のノアゲートと、２個のナンドゲートと、１個のノッ
トゲートとで構成され、合計して14個の電界効果形トラ
ンジスを必要とする。この発明による１ビット半加算器
が必要とする電界効果形トランジスの個数は８個であ
る。したがって、回路規模を縮小され、また、出力レベ
ルの変化時に電源間に貫通電流が流れないので、消費電
力が少なくなる。
個のノアゲートと、２個のナンドゲートと、１個のノッ
トゲートとで構成され、合計して14個の電界効果形トラ
ンジスを必要とする。この発明による１ビット半加算器
が必要とする電界効果形トランジスの個数は８個であ
る。したがって、回路規模を縮小され、また、出力レベ
ルの変化時に電源間に貫通電流が流れないので、消費電
力が少なくなる。
以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図に示す実施例は、２ビットの半加算回路であ
り、下位ビット用の１ビット半加算器１と、上位ビット
用の１ビット半加算器２と、ノットゲート11および12と
を具備して構成されている。１ビット半加算器１は、Ｐ
形のFETP1およびP2とＮ形のFETN1、N2、N3、N4およびN5
とを備えて構成されている。FETP1およびP2のゲートは
共通にプリチャージ信号の端子に、また、ソースは共
通に電源電圧VDDの端子にそれぞれ接続され、FETN6のゲ
ートはイネーブル信号Ｅの端子に、また、ドレインはFE
TP2のドレインにそれぞれ接続されている。FETN1および
N3のソースはFETN2のドレインおよびゲートに、また、
ドレインはFETP1のドレインおよびN6のソースに、ま
た、ゲートは共通に入力桁上げ信号Ci1の端子にそれぞ
れ接続されている。FETN2およびN5のソースは共通に電
源電圧VSSの端子に、また、ゲートは共通に入力データ
信号D1の端子にそれぞれ接続されている。さらに、FETN
4のソースはFETN5のドレインに、また、ドレインはFETN
3のドレインに、また、ゲートは入力桁上げ信号Ci1の反
転位相をもつ入力桁上げ信号▲▼にそれぞれ接続
されている。また、FETN1およびN6のドレインは桁上げ
信号▲▼および加算データ信号▲▼の端子に
それぞれ接続されている。１ビット半加算器２も１ビッ
ト半加算器１と同一の構成であり、入力データ信号D
2と、加算データ信号▲▼と、入力桁上げ信号Ci2お
よび▲▼と、桁上げ信号▲▼とは、１ビッ
ト半加算器１の入力データ信号D1と、加算データ信号▲
▼と、入力桁上げ信号Ci1および▲▼と、桁
上げ信号▲▼とにそれぞれ対応している。また、
ノットゲート11の入力は入力桁上げ信号Ci1の端子に、
また、出力は入力桁上げ信号▲▼の端子にそれぞ
れ接続され、ノットゲート12の入力は入力桁上げ信号▲
▼の端子と桁上げ信号▲▼の端子に、ま
た、出力は入力桁上げ信号Ci2の端子にそれぞれ接続さ
れている。
り、下位ビット用の１ビット半加算器１と、上位ビット
用の１ビット半加算器２と、ノットゲート11および12と
を具備して構成されている。１ビット半加算器１は、Ｐ
形のFETP1およびP2とＮ形のFETN1、N2、N3、N4およびN5
とを備えて構成されている。FETP1およびP2のゲートは
共通にプリチャージ信号の端子に、また、ソースは共
通に電源電圧VDDの端子にそれぞれ接続され、FETN6のゲ
ートはイネーブル信号Ｅの端子に、また、ドレインはFE
TP2のドレインにそれぞれ接続されている。FETN1および
N3のソースはFETN2のドレインおよびゲートに、また、
ドレインはFETP1のドレインおよびN6のソースに、ま
た、ゲートは共通に入力桁上げ信号Ci1の端子にそれぞ
れ接続されている。FETN2およびN5のソースは共通に電
源電圧VSSの端子に、また、ゲートは共通に入力データ
信号D1の端子にそれぞれ接続されている。さらに、FETN
4のソースはFETN5のドレインに、また、ドレインはFETN
3のドレインに、また、ゲートは入力桁上げ信号Ci1の反
転位相をもつ入力桁上げ信号▲▼にそれぞれ接続
されている。また、FETN1およびN6のドレインは桁上げ
信号▲▼および加算データ信号▲▼の端子に
それぞれ接続されている。１ビット半加算器２も１ビッ
ト半加算器１と同一の構成であり、入力データ信号D
2と、加算データ信号▲▼と、入力桁上げ信号Ci2お
よび▲▼と、桁上げ信号▲▼とは、１ビッ
ト半加算器１の入力データ信号D1と、加算データ信号▲
▼と、入力桁上げ信号Ci1および▲▼と、桁
上げ信号▲▼とにそれぞれ対応している。また、
ノットゲート11の入力は入力桁上げ信号Ci1の端子に、
また、出力は入力桁上げ信号▲▼の端子にそれぞ
れ接続され、ノットゲート12の入力は入力桁上げ信号▲
▼の端子と桁上げ信号▲▼の端子に、ま
た、出力は入力桁上げ信号Ci2の端子にそれぞれ接続さ
れている。
この実施例は、第１図に示すように、第一および第二
の電源端子と、入力データ信号端子と、加算信号端子
と、入力桁上げ信号端子と、出力桁上げ信号端子とを備
え、２個の１ビット半加算器１および２で構成され、さ
らに、本発明の特徴とする手段として、１ビット半加算
器１および２のそれぞれは、上記入力桁上げ信号端子に
入力する信号に対して反転位相をもつ信号を入力する新
たな入力桁上げ信号端子と、周期的にかつ同時にオン状
態またはオフ状態になる第一および第二のスイッチ手段
であるＰ形電界効果形トランジスP1およびP2と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段であるN6と、同一導電形である第一、第二、第三、第
四および第五の電界効果形トランジスであるＮ形電界効
果形トランジスN1、N2、N3、N4およびN5とを備え、上記
第一および第三の電界効果形トランジスに関して、その
ソースが上記第二の電界効果形トランジスのドレインお
よびゲートに接続され、そのドレインが上記第一、第二
および第三のスイッチ手段を介して上記第一の電源端子
に接続され、そのゲートが共通に上記入力桁上げ信号端
子に接続され、上記第二および第五の電界効果形トラン
ジスに関して、そのソースが共通に上記第二の電源端子
に接続され、そのゲートが共通に上記入力データ信号端
子に接続され、上記第四の電界効果形トランジスに関し
て、そのソースが上記第五の電界効果形トランジスのド
レインに接続され、そのドレインが上記第三の電界効果
形トランジスのドレインに接続され、そのゲートが上記
新たな入力桁上げ信号端子に接続され、上記第一の電界
効果形トランジスのドレインが上記出力桁上げ信号端子
に接続され、上記第二のスイッチ手段と第三のスイッチ
手段との接続点が上記加算信号端子に接続される。
の電源端子と、入力データ信号端子と、加算信号端子
と、入力桁上げ信号端子と、出力桁上げ信号端子とを備
え、２個の１ビット半加算器１および２で構成され、さ
らに、本発明の特徴とする手段として、１ビット半加算
器１および２のそれぞれは、上記入力桁上げ信号端子に
入力する信号に対して反転位相をもつ信号を入力する新
たな入力桁上げ信号端子と、周期的にかつ同時にオン状
態またはオフ状態になる第一および第二のスイッチ手段
であるＰ形電界効果形トランジスP1およびP2と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段であるN6と、同一導電形である第一、第二、第三、第
四および第五の電界効果形トランジスであるＮ形電界効
果形トランジスN1、N2、N3、N4およびN5とを備え、上記
第一および第三の電界効果形トランジスに関して、その
ソースが上記第二の電界効果形トランジスのドレインお
よびゲートに接続され、そのドレインが上記第一、第二
および第三のスイッチ手段を介して上記第一の電源端子
に接続され、そのゲートが共通に上記入力桁上げ信号端
子に接続され、上記第二および第五の電界効果形トラン
ジスに関して、そのソースが共通に上記第二の電源端子
に接続され、そのゲートが共通に上記入力データ信号端
子に接続され、上記第四の電界効果形トランジスに関し
て、そのソースが上記第五の電界効果形トランジスのド
レインに接続され、そのドレインが上記第三の電界効果
形トランジスのドレインに接続され、そのゲートが上記
新たな入力桁上げ信号端子に接続され、上記第一の電界
効果形トランジスのドレインが上記出力桁上げ信号端子
に接続され、上記第二のスイッチ手段と第三のスイッチ
手段との接続点が上記加算信号端子に接続される。
１ビット半加算器１および２はいずれも同様に動作す
るから、１ビット半加算器１の動作について説明する。
るから、１ビット半加算器１の動作について説明する。
第３図は１ビット半加算器１の動作を説明するための
タイミングチャートである。プリチャージ信号は、区
間ａで電源電圧VSS（以下、論理値「０」という。）、
区間ｂ、ｃ、ｄおよびｅ…で電源電圧VDD（以下、論理
値「１」という。）をとる信号である。イネーブル信号
Ｅは、区間ａの開始時に論理値「１」から「０」に、区
間ｂ、ｃ、ｄおよびｅ…のほぼ中間に論理値「０」から
「１」に変わる信号である。
タイミングチャートである。プリチャージ信号は、区
間ａで電源電圧VSS（以下、論理値「０」という。）、
区間ｂ、ｃ、ｄおよびｅ…で電源電圧VDD（以下、論理
値「１」という。）をとる信号である。イネーブル信号
Ｅは、区間ａの開始時に論理値「１」から「０」に、区
間ｂ、ｃ、ｄおよびｅ…のほぼ中間に論理値「０」から
「１」に変わる信号である。
まず、区間ａにおける動作について説明する。この区
間で入力データ信号D1および入力桁上げ信号Ci1を共に
論理値「０」にする。FETP1およびN1がオンおよびオフ
であるから、桁上げ信号▲▼の出力端は論理値
「１」の電位にチャージされる。またFETP2およびN6が
オンおよびオフであるから、加算データ信号▲▼の
出力端は論理値「１」の電位にチャージされる。このよ
うに、区間ａは桁上げ信号▲▼および加算データ
信号▲▼の各出力端をプリチャージして演算サイク
ルの初期状態にセットする区間である。FETP1およびP2
はこのプリチャージ動作を制御するスイッチとして動作
している。
間で入力データ信号D1および入力桁上げ信号Ci1を共に
論理値「０」にする。FETP1およびN1がオンおよびオフ
であるから、桁上げ信号▲▼の出力端は論理値
「１」の電位にチャージされる。またFETP2およびN6が
オンおよびオフであるから、加算データ信号▲▼の
出力端は論理値「１」の電位にチャージされる。このよ
うに、区間ａは桁上げ信号▲▼および加算データ
信号▲▼の各出力端をプリチャージして演算サイク
ルの初期状態にセットする区間である。FETP1およびP2
はこのプリチャージ動作を制御するスイッチとして動作
している。
区間ｂは、入力データ信号D1および入力桁上げ信号C
i1が共に論理値「１」である場合の演算区間である。FE
TP1がオフであり、FETN1およびN2が共にオフであるか
ら、桁上げ信号▲▼の出力端は論理値「０」の電
位にチャージされる。また、FETP2およびN4が共にオフ
であり、FETN3がオンであるがFETN3のソースの電位が論
理値「１」の電位であるから、イネーブル信号Ｅが論理
値「１」の電位になってFETN6がオンになっても、加算
データ信号▲▼の出力端は論理「１」の電位が保持
される。
i1が共に論理値「１」である場合の演算区間である。FE
TP1がオフであり、FETN1およびN2が共にオフであるか
ら、桁上げ信号▲▼の出力端は論理値「０」の電
位にチャージされる。また、FETP2およびN4が共にオフ
であり、FETN3がオンであるがFETN3のソースの電位が論
理値「１」の電位であるから、イネーブル信号Ｅが論理
値「１」の電位になってFETN6がオンになっても、加算
データ信号▲▼の出力端は論理「１」の電位が保持
される。
区間ｃは、入力データ信号D1および入力桁上げ信号C
i1が論理値「１」および「０」である場合の演算区間で
ある。FETP1およびN1が共にオフであるから、桁上げ信
号▲▼の出力端は論理値「１」の電位が保持され
る。また、FETP2がオフであり、FETN4およびN5が共にオ
ンであるから、イネーブル信号Ｅが論理値「１」の電位
になってFETN6がオンになると、加算データ信号▲
▼の出力端は論理値「０」の電位にチャージされる。
i1が論理値「１」および「０」である場合の演算区間で
ある。FETP1およびN1が共にオフであるから、桁上げ信
号▲▼の出力端は論理値「１」の電位が保持され
る。また、FETP2がオフであり、FETN4およびN5が共にオ
ンであるから、イネーブル信号Ｅが論理値「１」の電位
になってFETN6がオンになると、加算データ信号▲
▼の出力端は論理値「０」の電位にチャージされる。
区間ｄは、入力データ信号D1および入力桁上げ信号C
i1が論理値「０」および「１」である場合の演算区間で
ある。FETP1およびN2が共にオフであるから、桁上げ信
号▲▼の出力端は論理値「１」の電位が保持され
る。また、FETP2がオフであり、FETN3がオンでありさら
にFETN3のソースの電位が論理値「０」の電位であるか
ら、イネーブル信号Ｅが論理値「１」の電位になってFE
TN6がオンになると、加算データ▲▼の出力端は論
理値「０」の電位にチャージされる。
i1が論理値「０」および「１」である場合の演算区間で
ある。FETP1およびN2が共にオフであるから、桁上げ信
号▲▼の出力端は論理値「１」の電位が保持され
る。また、FETP2がオフであり、FETN3がオンでありさら
にFETN3のソースの電位が論理値「０」の電位であるか
ら、イネーブル信号Ｅが論理値「１」の電位になってFE
TN6がオンになると、加算データ▲▼の出力端は論
理値「０」の電位にチャージされる。
区間ｅは、入力データ信号D1、入力桁上げ信号Ci1が
共に論理値「０」である場合の演算区間である。FETP1
およびN1が共にオフであるから、桁上げ信号▲▼
の出力端は論理値「１」の電位が保持される。また、FE
TP2、N3およびN5が共にオフであるから、イネーブル信
号Ｅが論理値「１」の電位になってFETN6がオンになっ
ても、加算データ信号▲▼の出力端は論理値「１」
の電位が保持される。第３図に示すように、区間ｂ、
ｃ、ｄおよびｅにおけるタイミングTb、Tc、TdおよびTe
で加算データ信号▲▼をサンプリングする。
共に論理値「０」である場合の演算区間である。FETP1
およびN1が共にオフであるから、桁上げ信号▲▼
の出力端は論理値「１」の電位が保持される。また、FE
TP2、N3およびN5が共にオフであるから、イネーブル信
号Ｅが論理値「１」の電位になってFETN6がオンになっ
ても、加算データ信号▲▼の出力端は論理値「１」
の電位が保持される。第３図に示すように、区間ｂ、
ｃ、ｄおよびｅにおけるタイミングTb、Tc、TdおよびTe
で加算データ信号▲▼をサンプリングする。
１ビット半加算器は、８個のFETから構成されてい
る。第１図に示す実施例と同様にして16ビットの半加算
回路を構成すれば必要なFET数は128個である。
る。第１図に示す実施例と同様にして16ビットの半加算
回路を構成すれば必要なFET数は128個である。
第４図は本発明の別の実施例を示す回路図である。第
４図に示す実施例は第１図に示す実施例と同様に２ビッ
トの半加算回路であるが、１ビット半加算器１における
FETP1、P2およびN6の代わりに他のスイッチ素子SP1、SP
2およびSN1を使用し、また１ビット半加算器２でも同様
に他のスイッチ素子を使用して構成されている。さら
に、スイッチ素子のオン・オフをFETのオン・オフに対
応させることにより、第３図のタイムチャートと同様の
動作をするので、動作説明については省略する。なお、
第１図および第４図で、FETN1とFETN2の接続位置または
FETN4とFETN5の接続位置を入れ替えても動作は変わらな
い。
４図に示す実施例は第１図に示す実施例と同様に２ビッ
トの半加算回路であるが、１ビット半加算器１における
FETP1、P2およびN6の代わりに他のスイッチ素子SP1、SP
2およびSN1を使用し、また１ビット半加算器２でも同様
に他のスイッチ素子を使用して構成されている。さら
に、スイッチ素子のオン・オフをFETのオン・オフに対
応させることにより、第３図のタイムチャートと同様の
動作をするので、動作説明については省略する。なお、
第１図および第４図で、FETN1とFETN2の接続位置または
FETN4とFETN5の接続位置を入れ替えても動作は変わらな
い。
本発明は、以上説明したように、プリチャージ信号お
よびイネーブル信号を使ってダイナミック動作をさせる
ことにより、出力レベルの変化時に電源間に貫通電流が
流れず、しかも１ビット当たりの必要FET数が少ないの
で、消費電力を小さくする効果がある。
よびイネーブル信号を使ってダイナミック動作をさせる
ことにより、出力レベルの変化時に電源間に貫通電流が
流れず、しかも１ビット当たりの必要FET数が少ないの
で、消費電力を小さくする効果がある。
第１図は本発明実施例を示す回路図。 第２図は従来例を示すブロック図。 第３図は第１図に示す１ビット半加算器１の動作を説明
するタイムチャート。 第４図は本発明の別の実施例を示す回路図。 １、２、３、４……１ビット半加算器、11、12、33、35
……ノットゲート、31……ノアゲート、32、34……ナン
ドゲート、P1、P2、N1〜N6……FET、SP1、SP2、SN1……
スイッチ素子、VDD、VSS……電源電圧。
するタイムチャート。 第４図は本発明の別の実施例を示す回路図。 １、２、３、４……１ビット半加算器、11、12、33、35
……ノットゲート、31……ノアゲート、32、34……ナン
ドゲート、P1、P2、N1〜N6……FET、SP1、SP2、SN1……
スイッチ素子、VDD、VSS……電源電圧。
Claims (1)
- 【請求項１】第一および第二の電源端子と、入力データ
信号端子と、加算信号端子と、入力桁上げ信号端子と、
出力桁上げ信号端子とを備え、複数個の１ビット半加算
器で構成された半加算回路において、 上記１ビット半加算器のそれぞれは、上記入力桁上げ信
号端子に入力する信号に対して反転位相をもつ信号を入
力する新たな入力桁上げ信号端子と、 周期的にかつ同時にオン状態またはオフ状態になる第一
および第二のスイッチ手段と、 上記第一のスイッチ手段がオフ状態である期間のほぼ中
間でオフ状態からオン状態に切り換わり、その後に上記
第一のスイッチ手段がオフ状態からオン状態に切り換わ
る以前にオン状態からオフ状態に切り換わる第三のスイ
ッチ手段と、 同一導電形である第一、第二、第三、第四および第五の
電界効果形トランジスと を備え、 上記第一および第三の電界効果形トランジスに関して、
そのソースが上記第二の電界効果形トランジスのドレイ
ンおよびゲートに接続され、そのドレインが上記第一、
第二および第三のスイッチ手段を介して上記第一の電源
端子に接続され、そのゲートが共通に上記入力桁上げ信
号端子に接続され、上記第二および第五の電界効果形ト
ランジスに関して、そのソースが共通に上記第二の電源
端子に接続され、そのゲートが共通に上記入力データ信
号端子に接続され、上記第四の電界効果形トランジスに
関して、そのソースが上記第五の電界効果形トランジス
のドレインに接続され、そのドレインが上記第三の電界
効果形トランジスのドレインに接続され、そのゲートが
上記新たな入力桁上げ信号端子に接続され、上記第一の
電界効果形トランジスのドレインが上記出力桁上げ信号
端子に接続され、上記第二のスイッチ手段と第三のスイ
ッチ手段との接続点が上記加算信号端子に接続された ことを特徴とする半加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319732A JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319732A JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195219A JPH04195219A (ja) | 1992-07-15 |
| JP2536278B2 true JP2536278B2 (ja) | 1996-09-18 |
Family
ID=18113563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319732A Expired - Lifetime JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536278B2 (ja) |
-
1990
- 1990-11-22 JP JP2319732A patent/JP2536278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04195219A (ja) | 1992-07-15 |
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