JPH01219928A

JPH01219928A - 半加算回路

Info

Publication number: JPH01219928A
Application number: JP4555488A
Authority: JP
Inventors: Jiro Shimada; 島田　二郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-28
Filing date: 1988-02-28
Publication date: 1989-09-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明はＦＥＴにより構成された半加算回路に関する。

［従来の技術］半加算回路は、通常ＣＭＯ３論理ゲートを組合わせて構
成されている。複数ビットの半加算回路は、ビット数に
等しい数の１ビツト半加算回路で構成することができる
。

第８図は従来の４ビツト半加算回路の一例を示すブロッ
ク図である。この４ビツトの半加算回路は、１ビツト半
加算器１乃至４を具備して構成されている。１ビツト半
加算器１は外部からの入力データ信号Ｄ１及び桁上げ入
力信号Ｃ１を入力とするＮＯＲゲート５及びＮＡＮＤゲ
ート６と、このＮＡＮＤゲート６の出力を入力とし桁上
げ出力信号Ｃ２を次段の１ビツト半加算器２に出力する
ＮＯＴゲート７とＮＯＲゲート５及びＮＯＴゲート７の
出力を入力とし加算データ信号Ｓ１を外部に出力するＮ
ＯＲゲート８とを備えて構成されている。これら４つの
ゲートは全てＣＭＯ３論理ゲートによって構成される。

他の１ビツト半加算器２乃至４も１ビツト半加算器１と
同一の構成であり、外部から入力データ信号Ｄ２乃至Ｄ
４を、更に、１ビツト半加算器１乃至３から桁上げ入力
信号Ｃ２乃至Ｃ４を夫々入力し、桁上げ出力信号Ｃ３乃
至Ｃ５と加算データ信号Ｓ２乃至Ｓ４とを夫々出力する
。

１ビツト半加算器１乃至４はいずれも同様に動作するの
で、１ビツト半加算器１の動作について説明する。

２つの入力、即ち、入力データ信号Ｄ！及び桁上げ信号
Ｃ１が共に論理値“０″のときは、ＮＯＲゲート５の出
力が論理値“１”となり、ＮＯＲゲート８からの加算デ
ータ信号Ｓｌは論理値１１０１１となる。またこのとき
、ＮＡＮＤゲート６の出力が論理値ＩＩ　Ｉ　１１とな
るので、ＮＯＴゲート７から出力される桁上げ出力信号
Ｃ２は論理値ｒｒ　Ｏ＋＋となる。

二つの入力のうち、いずれか一方が論理値ｎ　Ｉ　＋＋
、他方が論理値゛０″のときは、ＮＯＲゲート５及びＮ
ＯＴゲート７の出力が共に論理値“Ｏ＋＋となるから、
加算データ信号Ｓ１は論理値パ１°′、桁上げ信号Ｃ２
は論理値“０′°となる。二つの入力が共に論理値“１
°′のときは、ＮＯＴゲート７の出力が論理値“１″と
なるから、加算データ信号Ｓ１は論理値°“０゛、桁上
げ信号Ｃ２は論理値“１”′となる。

周知のように、ＣＭＯ３により構成された２人力ＮＯＲ
ゲート及びＮＡＮＤゲートは夫々４つのＦＥＴを要し、
同じ＜ＮＯＴゲートは２ＦＥ、Ｔを要する。従って、第
８図に示す従来の半加算回路では１ビツト当たり１４個
のＦＥＴを要する。ｎビットの同様な半加算回路では必
要ＦＥＴ数は１４ｎとなるから、例えば、１６ビツトの
従来の半加算回路では、２２４個のＦＥＴを要する。ま
た、１つの桁上げ信号が接続されているＦＥＴ数は出力
側４個、入力側４個の合計８個である。

［発明が解決しようとする課題］上述したように、従来の半加算回路では、１ビツト当た
りの必要なＦＥＴ数が多いので、高価であると共に消費
電力が大きいという欠点がある。

また１つの桁上げ信号が加わるＦＥＴ数が多（、従って
、桁上げ信号に対する負荷容量が大きいので桁上げ信号
の演算時間が長く、動作が遅いという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
１ビツト当たりの必要なＦＥＴ数が少なく安価であり、
消費電力が小さく、しかも桁上げ信号の演算時間が短く
動作が速い半加算回路を提供することを目的とする。

［課題を解決するための手段］本発明に係る半加算回路は、第１図を参照してその符号
を使用して説明すると、第１の電源端子（例えばＶｏｏ
）と桁上げ出力端子（ｃ）Ｉ、　　＋＋　”）との間に
接続された第１のスイッチ（ＳＷＩ）と、桁上げ出力端
子（ＣＨＩ　　ヤ１）と桁上げ入力端子（ＣＨ＋　）と
の間に接続された第２導電型の第１のＦＥＴ　（ＦＥＴ
Ｉ　）と、第１の電源端子と第２の電源端子（例えば、
Ｖｓｓ）との間に直列に接続された第１導電型の第２の
ＦＥＴ　（ＦＥＴ２）及び第２のスイッチ（ＳＷ２）と
、第１の電源端子と加算出力端子（Ｓ＋　）との間に接
続された第３のスイッチ（ＳＷ３）と、加算出力端子（
Ｓ、）と第２の電源端子との間に直列に接続された第４
のスイッチ（ＳＷ４）並びに第２導電型の第３のＦＥＴ
　（ＦＥＴ３）及び第４のＦＥＴ　（ＦＥＴ４　）と、
第４のスイッチ（ＳＷ４）と第３のＦＥＴ　（ＦＥＴ３
）との接続点とデータ入力端子（Ｄｌ）との間に接続さ
れた第２導電型の第５のＦＥＴ　（ＦＥＴ５）とを具備
しているにの半加算回路はプリチャージ期間と演算期間
との２つの期間によって動作するダイナミック型の半加
算回路で、第１乃至第３のスイッチ（ＳＷＩ、ＳＷ２．
ＳＷ３）はプリチャージ期間のみオンし、第４のスイッ
チ（ＳＷ４）はプリチャージ期間に続く演算期間の開始
から遅れてオンし、また、第１及び第４のＦＥＴ　（Ｆ
ＥＴ１．ＦＥＴ４）は、そのゲートがデータ入力端子（
ＤＩ　）に接続され、第２及び第５のＦＥＴ　（ＦＥＴ
２．ＦＥＴ５）は、そのゲートか桁上げ入力端子（ＣＨ
ｔ　）に接続され、第３のＦＥＴ　（ＦＥＴ３）は、そ
のゲートが第２のＦＥＴ　（ＦＥＴ２）と第２のスイッ
チ（ＳＷ２）との接続点に接続されている。

［作用］以下、第１図を参照して本発明の作用について説明する
。なお、ここでは説明の都合上、第１の電源端子をＶＤ
Ｄ、第２の電源端子をＶＢ２、第１導電型のＦＥＴｔ−
Ｐ型ＦＥＴ、第２導電型のＦＥＴをＮ型ＦＥＴとする。

先ず、プリチャージ期間では、ＳＷＩ、ＳＷ２゜ＳＷ３
がオンするので、ＣＨｔ　　＋ｉ端子及びＳ。

端子は夫々°′１°′にチャージされ、ＦＥＴ３のゲー
ト電圧は“０”にチャージされる。

演算期間において、いま、桁上げ入力信号ＣＨＩが“１
”′のときは、ＦＥＴ５がオン、ＦＥＴ３がオフとなる
。従って、ＳＷ４がオンしたときのＳ＋端子の電圧は、
ＤＩがＯ゛′であれば０”、ＤＩが゛１パであれば“１
”を維持する。

また、桁上げ入力信号ＣＨ＋が“０”′のときは、ＦＥ
Ｔ５がオフ、ＦＥＴ３がオンとなるので、Ｄ、が”０”
　　（ＦＥＴ４がオフ）であればＳｌは１′°を維持し
、ＤＩが“１”（ＦＥＴ４がオン）であればＳｌはＯＩ
＋となる。一方、桁上げ出力端子ＣＨＩ−？ｌにチャー
ジされた電荷が放出されるのは、ＣＨＩが“０゛でＦＥ
Ｔ１がオン、即ち、ＤＩが“１”のときのみとなる。

以上の動作をまとめると、第２図のような関係になる。

桁上げ信号ＣＨ＋　、ＣＨｔ　　＋ｌは反転しているが
、半加算回路の動作は達成されている。

本発明によれば、第１乃至第４のスイッチとしてＦＥＴ
又は他のトランジスタ等を用い、他に５つのＦＥＴを備
えるのみであるから、全体の素子数は９つでよい。従っ
て、本発明によれば１ビツト当たりの必要なＦＥＴを少
なくでき、安価で消費電力が少なく、しかも桁上げ信号
が加わるＦＥＴ数も少ないため、桁上げ信号に対する負
荷容量を小さくでき、桁上げ信号の演算時間を短くでき
る。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第３図は本発明の実施例を示す回路図である。

第３図に示す実施例は４ビツトの半加算回路であり、制
御回路１０と、４つの１ビツト半加算器１１乃至１４と
、出力回路１５とを具備して構成されている。

制御回路１０は、第１の電源端子であるＶ００端子と、
第２の電源端子であるＶＳＳ端子との間に直列に接続さ
れたＰ型ＦＥＴ５２．と、Ｎ型ＦＥＴＦ２Ｏとにより構
成されている。ＦＥＴ５２０のゲートはプリチャージ信
号端子Ｐに接続され、ＦＥＴＦ２Ｏのゲートは桁上げ入
力端子Ｃｉに接続されている０両ＦＥＴ５２０．Ｆ２０
の接続点は、桁上げ入力信号ＣＨ，とじて１ビツト半加
算器１１に出力される。

１ビツト半加算器１１は、ＶＤＤ端子と桁上げ出力端子
ＣＨ２との間に接続された第１のスイッチであるＰ型Ｆ
ＥＴ５２□と、桁上げ入出力端子間（ＣＨ，とＣＨ２と
の間）に接続されたＮ型のＦＥＴＦ２．と、Ｖ（１０と
Ｖ５ｓとの間に直列接続されたＰ型のＦ　Ｅ　Ｔ　Ｆ　
２□及び第２のスイッチであるＮ型のＦＥＴ５２２と、
ＶＤＤ端子と加算出力端子Ｓ１との間に接続された第３
のスイッチであるＰ型ＦＥＴ５２３と、Ｓ１端子とＶＳ
Ｓとの間に直列に接続された第４のスイッチであるＮ型
ＦＥＴ５２４及びＮ型ＦＥＴＦ２３．Ｆ２４と、Ｆ　Ｅ
　Ｔ　Ｓ　２４とＦ２３との接続点とデータ入力端子り
、どの間に接続されたＮ型ＦＥＴＦ２５とで構成されて
いる。

この実施例においては、第１乃至第４のスイッチとして
、ＦＥＴ５２□乃至Ｓ２４を用いている。ＦＥＴ５２．
及びＳ２３のゲートは、プリチャージ端子百に接続され
ている。ＦＥＴ５２２のゲートはプリチャージ端子Ｐに
接続されている。また、ＦＥＴＳ２４のゲートはイネー
ブル端子Ｅに接続されている。一方、ＦＥＴＦ２．及び
Ｆ２４のゲートはデータ入力端子Ｄ１に接続され、Ｆ　
Ｅ　Ｔ　Ｆ　２□及びＦ２５のゲートは、桁上げ入力端
子ＣＨ，に接続され、ＦＥＴＦ２．のゲートはＦ　Ｅ　
Ｔ　Ｆ　２２とＳ２２との接続点に接続されている。

他の１ビット半加算器１２．．１３．１４も上記と同様
の構成となっている。

出力回路１５は、ＶＤＤとＶ５５との間に直列に接続さ
れたＰ型ＦＥＴＦ３０と、Ｎ型ＦＥＴ５３０とにより構
成されている。Ｆ　Ｅ　Ｔ　Ｆ　、ｏのゲートは、１ビ
ツト半加算回路１４の桁上げ出力端子ＣＨ，に接続され
、Ｆ　Ｅ　Ｔ　Ｓ　３゜のゲートは、プリチャージ端子
Ｐに接続され、両ＦＥＴＦ３０．Ｓ３０の接続点は、桁
上げ出力端子Ｃ８として外部に取出されている。

次に、制御回路１０の動作について説明する。

第４図は、制御回路１０の動作を説明するためのタイム
チャート図である。区間ａはプリチャージ期間、区間す
、ｃ、ｄ、ｅ・・・・・・は演算期間を示している。プ
リチャージ信号Ｐは第４図に示すように、区間ａで論理
値°″０″、区間す、ｃ、ｄ、ｅ・・・・・・で論理値
“１°°をとる信号である。

先ず、区間ａにおける動作について説明する。

この区間で下位からの桁上げ信号Ｃｉを論理値パＯ”に
する。ＦＥＴ５２８がオン、ＦＥＴＦ２Ｏがオフである
から、桁上げ信号ＣＨｔの出力端は電源電圧■ＤＤの電
位（論理値パ１”の電位〉にチャージされる。このよう
に、区間ａは桁上げ信号ＣＨＴの出力端をプリチャージ
して制御サイクルの初期状態にセットする区間である。

　Ｆ　Ｅ　Ｔ　Ｓ　２０は、このプリチャージ動作を制
御するスイッチとして動作している。

区間す、ｄは、下位からの桁上げ信号Ｃｉが論理値゛１
′″である場合の制御区間である。ＦＥＴ５２０がオフ
、Ｆ２０がオンであるから、桁上げ信号ＣＨ，の出力端
は論理値゛０″の電位にチャージされる。

区間ｃ、ｅは、下位からの桁上げ信号Ｃ＋が論理値“０
゛である場合の制御区間である。ＦＥＴ５２０＋　Ｆ　
２０は共にオフであるから、桁上げ信号ＣＨ１の出力端
は論理値゛１′″の電位が保持される。

１ビツト半加算器１１乃至１４は、何れも同様に動作す
るから、以下１ビツト半加算器２１の動作についてのみ
説明する。

第５図は、１ビツト半加算器１１の動作を説明するため
のタイムチャート図である。プリチャージ信号Ｐ及び桁
上げ信号ＣＨ１は第４図で説明したものと同様である。

プリチャージ信号Ｐはプリチャージ信号下と逆相の信号
である。イネーブル信号Ｅは区間ａの開始時に論理値“
１”がら０′′に、区間す、ｃ、ｄ、ｅ・・・・・・の
略々中間で論理値“０”から′１”に変わる信号である
。また、入力データ信号Ｄ１は区間ａの略々中間で論理
値が変化しうる信号である。

先ず、区間ａにおける動作について説明する。

ＦＥＴ５２０がオンであり、ＦＥＴＦ２□のソース、つ
まり下位からの桁上げ信号ＣＨ１の出力端が論理値゛１
”の電位であるため、ＦＥＴＦ２．のオン・オフに関係
なく桁上げ信号ＣＨ２の出力端は論理値“１″の電位に
チャージされる。また、ＦＥＴＦ２□がオフ、Ｓ２２が
オンであるがら、ＦＥＴＦ２３のゲートは論理値゛０″
の電位にチャージされる。

従って、ＦＥＴＦ２３がオフ、ＦＥＴＦ２５がオンであ
るから、ＦＥＴ５２４のソース電位はＦＥＴＦ２５のソ
ース、つまり入力データ信号Ｄ１の端子の電位にチャー
ジされる。Ｆ　Ｅ　Ｔ　Ｓ　２．がオン、ＦＥＴ５２４
がオフであるから、加算データ信号ｓ１の出力端子は論
理値“１゛′の電位にチャージされる。

このように、区間ａは桁上げ信号ｃＨ２の出方端及び加
算データ信号ｓ１の出方端子をプリチャージして演算サ
イクルの初期状態にセットする区間である。ＦＥＴ５２
１乃至Ｓ２４は、このプリチャージ動作を制御するスイ
ッチとして動作している。

区間すは桁上げ信号ＣＨ，及び入力データ信号Ｄ１が論
理値“０″・　１”である場合の演算区間である。ＦＥ
Ｔ５２１がオフ、ＦＥＴＦ２１がオンであるから、桁上
げ信号ＣＨ２の出力端は論理値“０″の電位がチャージ
される。また、ＦＥＴＦ２□がオン、ＦＥＴ５２２がオ
フであるから、ＦＥＴＦ２．のゲートは論理値“１″の
電位にチャージされる。従って、Ｆ　Ｅ　Ｔ　Ｆ　２．
がオフ、Ｆ　Ｅ　Ｔ　Ｆ　２３がオンであり、更に、Ｆ
ＥＴＦ２４がオンであるから、ＦＥＴ５２４のソース電
位は論理値°“０パの電位にチャージされ、ＦＥＴ５２
３がオフであるから、イネーブル信号Ｅが論理値ＩＩ　
Ｉ　ＩＩになると、ＦＥＴ５２４がオンになり、加算デ
ータ信号Ｓ１の出力端子は論理値“０′′にチャージさ
れる。

区間Ｃは桁上げ信号ＣＨ，及び入力データ信号Ｄ１が共
に論理値゛１°゛である場合の演算区間である。ＦＥＴ
５２．がオフ、ＦＥＴＦ２１がオンであるが、ＦＥＴＦ
２．のソースが論理値“１”の電位であるから、桁上げ
信号ＣＨ２の出力端は論理値°゛１°′の電位が保持さ
れる。また、Ｆ　Ｅ　Ｔ　Ｆ　２□及びＳ２□が共にオ
フであるから、ＦＥＴＦ２３のゲートは論理値“Ｏｎの
電位に保持される。従って、ＦＥＴＦ２５がオン、Ｆ　
Ｅ　Ｔ　Ｆ　２３がオフであるから、ＦＥＴ５２４のソ
ース電位は論理値“′１″の電位にチャージされ、ＦＥ
Ｔ５２．がオフであるがイネーブル信号Ｅが論理値“１
゛になり、ＦＥＴ５２４がオンになっても、加算データ
信号Ｓ、の出力端子は論理値゛°１°°の電位が保持さ
れる。

区間ｄは桁上げ信号ＣＨ１及び入力データ信号Ｄ１が共
に論理値“０″である場合の演算区間である。ＦＥＴ５
２１及びＦ２１が共にオフであるから、桁上げ信号ＣＨ
２の出力端は論理値“１″の電位が保持される。また、
ＦＥＴＦ２□がオン、ＦＥＴ５２２がオフであるから、
Ｆ　Ｅ　Ｔ　Ｆ　２３のゲートは論理値゛１″の電位に
チャージされる。従って、ＦＥ　Ｔ　Ｆ　２．がオン、
Ｆ　Ｅ　Ｔ　Ｆ　２．がオフであるが、ＦＥＴＦ２４が
オフであるから、イネーブル信号Ｅが論理値“１″にな
っても、加算データ信号Ｓｌの出力端子は論理値ＩＩ　
Ｉ　ＩＩの電位が保持される。

区間ｅは、桁上げ信号ＣＨ，及び入力データ信号り、が
夫々“１“及びＩＩ　ＯＩＴである場合の演算区間であ
る。ＦＥＴ５２１及びＦ２１が共にオフであるから、桁
上げ信号ＣＨ２の出力端は論理値“１′。

の電位が保持される。また、ＦＥＴＦ２□及びＳ２□が
共に、オフであるから、Ｆ　Ｅ　Ｔ　Ｆ　２．のゲート
は論理値＋１０１＋の電位が保持される。従って、ＦＥ
ＴＦ２３がオフ、ＦＥＴＦ２５がオンであるがら、イネ
ーブル信号Ｅが論理値“１′″になると、加算データ信
号Ｓ１の出力端子は論理値１１０１１の電位にチャージ
される。

次に、出力回路１５の、動作について説明する。

第６図は出力回路１５の動作を説明するためのタイムチ
ャートである。プリチャージ信号Ｐは第５図で説明した
ものと同様であり、区間ａで論理値“１゛′、区間ｂ’
、　　’、ｄ’、ｅ’・・・・・・で論理値゛０°′を
とる信号であり、桁上げ信号ＣＨ，は１ビツト半加算器
１４の出力桁上げ信号であり、第５図で説明した１ビツ
ト半加算器１１の出力桁上げ信号ＣＨ２と同様のもので
ある。

まず、区間ａにおける動作について説明する。

Ｆ　Ｅ　Ｔ　Ｆ　３０がオフ、Ｓ３０がオンであるから
、出力桁上げ信号Ｃ８の出力端子は論理値“ＯＩＩの電
位にチャージされる。このように区間ａは出力桁上げ信
号ｃｏの出力端子をプリチャージして出力サイクルの初
期状態にセットする区間である。

ＦＥＴ５３０は、このプリチャージ動作を制御するスイ
ッチとして動作している。

区間ｂ′及びｄ′は、桁上げ信号ＣＨ，が論理値°“０
°″である場合の出力区間である。ＦＥＴＦ３０がオン
、Ｆ　Ｅ　Ｔ　Ｓ　３０がオフであるから、出力桁上げ
信号ｃｏの出力端子は論理値゛′１″′の電位にチャー
ジされる。

区間Ｃ′及びｅ′は、桁上げ信号ＣＨ，が論理値“１°
′である場合の出力区間である。ＦＥＴＦ、。、Ｓ３０
が共にオフであるから、出力桁上げ信号ｃｏの出力端子
は論理値゛ｏ″の電位が保持される。

第５図に示すように、プリチャージ信号Ｐ・イネーブル
信号Ｅが共に論理値ＩＩ　Ｉ　ＩＩであるタイミングＴ
ｂ、’ｒｅで加算データ信号ｓ１をサンプルする。なお
、区間ｃ、ｄでもタイミングＴ、。

Ｔｅに対応するＴ。、Ｔｄで加算データｓ１をサンプル
する。

このようにして、１ビツト半加算器１１は１ビツト半加
算器としての入出力関係を満足するように動作する。

ところで、１ビツト半加算器１１は、９個のＦＥＴから
構成されている。また、制御回路１０及び出力回路１５
は、共に２個のＦＥＴから構成されている。従って、第
３図に示す４ビツト半加算回路では、全部で４０個のＦ
ＥＴで構成される。

また、この４ビツト半加算回路４個からなる１６ビツト
半加算回路は１６０個のＦＥＴで構成できることになり
、従来の２２４個に比して大幅に素子数を削減できる。

また、１つの桁上げ信号が接続されるＦＥＴ数は、出力
側２個、入力側３個の合計５個である。よって、従来の
８個よりも桁上げ信号に対する負荷容量を十分に小さく
することができる。

第７図は本発明の他の実施例を示す回路図である。第７
図に示す実施例は第３図に示す実施例と同様に４ビツト
の半加算回路であるが、制御回路４０．１ビツト半加算
器４１乃至４４及び出力回路４５におけるスイッチ素子
Ｓ５０乃至Ｓ５４、Ｓ６ＯをＦＥＴ５２．乃至Ｓ２４、
Ｓ３０の代わりに他のスイッチ素子、例えば、バイポー
ラトランジスタを使用したものである。

このような構成であっても、先の実施例と同様の動作を
実現できる。

本発明は上記実施例に限定されるものではない。

例えば、第３図及び第７図においてＦ　Ｅ　Ｔ　Ｆ　２
．とＦ２４の接続位置を入替えても動作は変わらない。

［発明の効果コ以上説明したように本発明はプリチャージ信号及びイネ
ーブル信号を使用し、ダイナッミク動作をさせているこ
とにより、出力レベルの変化時において、電源間に貫通
電流が流れず、しかも１ビツト当たりの必要ＦＥＴ数が
少ないので消費電力が小さいという効果があり、また、
１つの桁上げ信号が接続されるＦＥＴ数を少なくするこ
とにより、桁上げ信号に対する負荷容量を小さくできる
ので、桁上げ信号の演算時間が短く高速で動作するとい
う効果がある。

【図面の簡単な説明】

第１図は本発明に係る半加算回路の基本構成を示す回路
図、第２図は同回路の真理値を示す図、第３図は本発明
の実施例に係る４ビツト半加算回路の回路図、第４図は
同回路における制御回路の動作タイムチャート図、第５
図は同回路における１ビツト半加算器の動作タイムチャ
ート図、第６図は同回路における出力回路の動作タイム
チャート図、第７図は本発明の他の実施例に係る４ビツ
ト半加算回路の回路図、第８図は従来の半加算回路のブ
ロック図である。１０．４０；制御回路、１１乃至１４．４１乃至４４；
１ビツト半加算回路、１５，４５；出力回路

Claims

【特許請求の範囲】

（１）第１の電源端子と桁上げ出力端子との間に接続さ
れた第１のスイッチと、前記桁上げ出力端子と桁上げ入
力端子との間に接続された第２導電型の第１のＦＥＴ（
電界効果型トランジスタ）と、前記第１の電源端子と第
２の電源端子との間に直列に接続された第１導電型の第
２のＦＥＴ及び第２のスイッチと、前記第１の電源端子
と加算出力端子との間に接続された第３のスイッチと、
前記加算出力端子と第２の電源端子との間に直列に接続
された第４のスイッチ並びに第２導電型の第３及び第４
のＦＥＴと、前記第４のスイッチと前記第３のＦＥＴと
の接続点とデータ入力端子との間に接続された第２導電
型の第５のＦＥＴとを具備し、前記第１乃至第３のスイ
ッチはプリチャージ期間のみオンし、前記第４のスイッ
チはプリチャージ期間に続く演算期間の開始から遅れて
オンし、且つ、前記第１及び第４のＦＥＴのゲートを前
記データ入力端子に接続し、前記第２及び第５のＦＥＴ
のゲートを前記桁上げ入力端子に接続し、前記第３のＦ
ＥＴのゲートを前記第２のＦＥＴと前記第２のスイッチ
との接続点に接続してなることを特徴とする半加算回路
。