JPH0638491Y2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0638491Y2 JPH0638491Y2 JP16953488U JP16953488U JPH0638491Y2 JP H0638491 Y2 JPH0638491 Y2 JP H0638491Y2 JP 16953488 U JP16953488 U JP 16953488U JP 16953488 U JP16953488 U JP 16953488U JP H0638491 Y2 JPH0638491 Y2 JP H0638491Y2
- Authority
- JP
- Japan
- Prior art keywords
- inverter circuit
- power supply
- delay
- circuit
- type
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は遅延回路に関し、特に、CMOS型のインバータ回
路の電源供給回路に、クロック信号によりオン・オフす
るトランジスタを設けた構成の遅延回路に関する。
路の電源供給回路に、クロック信号によりオン・オフす
るトランジスタを設けた構成の遅延回路に関する。
従来、この種の遅延回路は、第５図に示すように、入力
端を信号入力端子と接続するCMOS型の第１のインバータ
回路11Aと、この第１のインバータ回路11Aの第１の電源
供給端、すなわち接地電位側の電源供給端と第１の電源
端子、すなわち接地端子との間に接続されゲートにクロ
ック信号Φを入力してオン・オフするＮチャネルの第１
のトランジスタQ1と、入力端を第１のインバータ回路11
Aの出力端と接続するCMOS型の第２のインバータ回路11B
と、この第２のインバータ回路11Bの第２の電源供給
端、すなわち高電位側の電源供給端と第２の電源端子、
すなわち高電位側の電源端子（電源電圧VDD）との間に
接続されゲートにクロック信号Φを入力してオン・オフ
するＰチャネルの第２のトランジスタQ2とを備え、入力
信号INをクロック信号Φの一周期分遅延させる構成とな
っていた。
端を信号入力端子と接続するCMOS型の第１のインバータ
回路11Aと、この第１のインバータ回路11Aの第１の電源
供給端、すなわち接地電位側の電源供給端と第１の電源
端子、すなわち接地端子との間に接続されゲートにクロ
ック信号Φを入力してオン・オフするＮチャネルの第１
のトランジスタQ1と、入力端を第１のインバータ回路11
Aの出力端と接続するCMOS型の第２のインバータ回路11B
と、この第２のインバータ回路11Bの第２の電源供給
端、すなわち高電位側の電源供給端と第２の電源端子、
すなわち高電位側の電源端子（電源電圧VDD）との間に
接続されゲートにクロック信号Φを入力してオン・オフ
するＰチャネルの第２のトランジスタQ2とを備え、入力
信号INをクロック信号Φの一周期分遅延させる構成とな
っていた。
第６図はこの遅延回路の動作を説明するための各部信号
の波形図である。
の波形図である。
この遅延回路は、入力信号INの立上りに対してのみ遅延
を生じ、第６図に示すように、入力信号INの立上りに対
してはインバータ回路11A,11Bによりそれぞれクロック
信号Φの半周期d/2づつ遅延するが、入力信号INの立下
り時には遅延が生じないようになっている。
を生じ、第６図に示すように、入力信号INの立上りに対
してはインバータ回路11A,11Bによりそれぞれクロック
信号Φの半周期d/2づつ遅延するが、入力信号INの立下
り時には遅延が生じないようになっている。
上述した従来の遅延回路は、入力信号INの立上りに対し
ては所定の遅延時間を得ることができ、立下りに対して
は遅延が生じない構成となっているので、出力信号OUT
のデューティサイクルが変化してしまうという欠点があ
る。
ては所定の遅延時間を得ることができ、立下りに対して
は遅延が生じない構成となっているので、出力信号OUT
のデューティサイクルが変化してしまうという欠点があ
る。
本考案の目的は、デューティサイクルを変えずに所定の
遅延時間を得ることができる遅延回路を提供することに
ある。
遅延時間を得ることができる遅延回路を提供することに
ある。
本考案の遅延回路は、入力端を信号入力端子と接続する
CMOS型の第１のインバータ回路と、この第１のインバー
タ回路の第１の電源供給端と第１の電源端子との間に接
続されゲートにクロック信号を入力する一導電型の第１
のトランジスタと、入力端を前記第１のインバータ回路
の出力端と接続するCMOS型の第２のインバータ回路と、
この第２のインバータ回路の第２の電源供給端と第２の
電源端子との間に接続されゲートに前記クロック信号を
入力する逆導電型の第２のトランジスタとを備えた第１
の遅延機能部と、入力端をこの第１の遅延機能部の出力
端と接続するCMOS型の第３のインバータ回路と、入力端
をこの第３のインバータ回路の出力端と接続するCMOS型
の第４のインバータ回路、この第４のインバータ回路の
第１の電源供給端と前記第１の電源端子との間に接続さ
れゲートに前記クロック信号を入力する一導電型の第３
のトランジスタ、入力端を前記第４のインバータ回路の
出力端と接続するCMOS型の第５のインバータ回路、及び
この第５のインバータ回路の第２の電源供給端と前記第
２の電源端子との間に接続されゲートに前記クロック信
号を入力する逆導電型の第４のトランジスタを備えた第
２の遅延機能部とを有している。
CMOS型の第１のインバータ回路と、この第１のインバー
タ回路の第１の電源供給端と第１の電源端子との間に接
続されゲートにクロック信号を入力する一導電型の第１
のトランジスタと、入力端を前記第１のインバータ回路
の出力端と接続するCMOS型の第２のインバータ回路と、
この第２のインバータ回路の第２の電源供給端と第２の
電源端子との間に接続されゲートに前記クロック信号を
入力する逆導電型の第２のトランジスタとを備えた第１
の遅延機能部と、入力端をこの第１の遅延機能部の出力
端と接続するCMOS型の第３のインバータ回路と、入力端
をこの第３のインバータ回路の出力端と接続するCMOS型
の第４のインバータ回路、この第４のインバータ回路の
第１の電源供給端と前記第１の電源端子との間に接続さ
れゲートに前記クロック信号を入力する一導電型の第３
のトランジスタ、入力端を前記第４のインバータ回路の
出力端と接続するCMOS型の第５のインバータ回路、及び
この第５のインバータ回路の第２の電源供給端と前記第
２の電源端子との間に接続されゲートに前記クロック信
号を入力する逆導電型の第４のトランジスタを備えた第
２の遅延機能部とを有している。
次に、本考案の実施例について図面を参照して説明す
る。
る。
第１図は本考案の一実施例を示す回路図である。
この実施例は、第５図に示された従来の遅延回路と同様
の回路構成をもつ第１及び第２の遅延機能部1A,1Bと、
これら第１及び第２の遅延機能部1A,1Bの出力端・入力
端間に接続されたインバータ回路2Aと、第２の遅延機能
部1Bの出力端に接続されたインバータ回路2Bとを有する
構成となっている。
の回路構成をもつ第１及び第２の遅延機能部1A,1Bと、
これら第１及び第２の遅延機能部1A,1Bの出力端・入力
端間に接続されたインバータ回路2Aと、第２の遅延機能
部1Bの出力端に接続されたインバータ回路2Bとを有する
構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実例の動作を説明するための各部信号の波
形図である。
形図である。
遅延機能部1Aの出力端X2においては、従来と同様に入力
信号INの立上り時のみにクロック信号Φの一周期ｄ分の
遅延が生じ、入力信号INの立下り時には遅延は生じな
い。
信号INの立上り時のみにクロック信号Φの一周期ｄ分の
遅延が生じ、入力信号INの立下り時には遅延は生じな
い。
しかし、この遅延機能部1Aの出力信号がインバータ回路
2Aにより反転して遅延機能部1Bに入力されるので、入力
信号INの立下りは遅延機能部1Bのの入力端X3においては
立上りとなり、この立上りに対してインバータ回路11C,
11Dでそれぞれクロック信号Φの半周期d/2づつ遅延し、
遅延機能部1Bの出力端ではクロック信号Φの一周期ｄ分
遅延する。
2Aにより反転して遅延機能部1Bに入力されるので、入力
信号INの立下りは遅延機能部1Bのの入力端X3においては
立上りとなり、この立上りに対してインバータ回路11C,
11Dでそれぞれクロック信号Φの半周期d/2づつ遅延し、
遅延機能部1Bの出力端ではクロック信号Φの一周期ｄ分
遅延する。
従って、インバータ回路2Bを通過した出力信号OUTは、
入力信号INに対して、立上り時及び立下り時共クロック
信号Φの一周期ｄ分遅延した波形となり、入力信号INと
同一のデューティサイクルとなる。
入力信号INに対して、立上り時及び立下り時共クロック
信号Φの一周期ｄ分遅延した波形となり、入力信号INと
同一のデューティサイクルとなる。
第３図は本考案の遅延回路を３段縦続接続し、３つの異
なる遅延時間を得ることができるようにした応用例の回
路図である。
なる遅延時間を得ることができるようにした応用例の回
路図である。
遅延回路100A〜100Cはそれぞれ、第１図に示された遅延
回路と同様の回路構成をもっている。これら遅延回路10
0A〜100Cの出力信号OUT1〜OUT3を、切換回路200を使っ
て選択信号A,Bにより切換えて出力（OUT）するようにし
たものである。
回路と同様の回路構成をもっている。これら遅延回路10
0A〜100Cの出力信号OUT1〜OUT3を、切換回路200を使っ
て選択信号A,Bにより切換えて出力（OUT）するようにし
たものである。
第４図はこの応用例の動作を説明するための各部信号の
波形図である。
波形図である。
この回路の出力信号OUTは、選択信号A,Bが“00"のとき
高レベル一定、“01"のとき遅延時間2dの出力信号OU
T2、“00"のとき遅延時間3dの出力信号OUT3、“11"のと
き遅延時間ｄの出力信号OUT1が選択される。
高レベル一定、“01"のとき遅延時間2dの出力信号OU
T2、“00"のとき遅延時間3dの出力信号OUT3、“11"のと
き遅延時間ｄの出力信号OUT1が選択される。
以上説明したように本考案は、従来の遅延回路と同様の
回路構成をもつ２つの遅延機能部と、これら遅延機能部
の出力端・入力端に接続されたインバータ回路とを備え
た構成とすることにより、入力信号に対して立上り時，
立下り時とも遅延させることができるのでデユーティサ
イクルを変えずに所定の遅延時間を得ることができる効
果がある。
回路構成をもつ２つの遅延機能部と、これら遅延機能部
の出力端・入力端に接続されたインバータ回路とを備え
た構成とすることにより、入力信号に対して立上り時，
立下り時とも遅延させることができるのでデユーティサ
イクルを変えずに所定の遅延時間を得ることができる効
果がある。
第１図及び第２図はそれぞれ本考案の一実施例を示すブ
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ本考案の応用
例の回路図及びこの応用例の動作を説明するための各部
信号の波形図、第５図及び第６図はそれぞれ従来の遅延
回路の一例を示す回路図及びこの遅延回路の動作を説明
するための各部信号の波形図である。 1A,1B……遅延機能部、2A,2B,11A〜11D……インバータ
回路、100A〜100C……遅延回路、200……切換回路、Q1
〜Q4……トランジスタ。
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ本考案の応用
例の回路図及びこの応用例の動作を説明するための各部
信号の波形図、第５図及び第６図はそれぞれ従来の遅延
回路の一例を示す回路図及びこの遅延回路の動作を説明
するための各部信号の波形図である。 1A,1B……遅延機能部、2A,2B,11A〜11D……インバータ
回路、100A〜100C……遅延回路、200……切換回路、Q1
〜Q4……トランジスタ。
Claims (1)
- 【請求項１】入力端を信号入力端子と接続するCMOS型の
第１のインバータ回路と、この第１のインバータ回路の
第１の電源供給端と第１の電源端子との間に接続されゲ
ートにクロック信号を入力する一導電型の第１のトラン
ジスタと、入力端を前記第１のインバータ回路の出力端
と接続するCMOS型の第２のインバータ回路と、この第２
のインバータ回路の第２の電源供給端と第２の電源端子
との間に接続されゲートに前記クロック信号を入力する
逆導電型の第２のトランジスタとを備えた第１の遅延機
能部と、入力端をこの第１の遅延機能部の出力端と接続
するCMOS型の第３のインバータ回路と、入力端をこの第
３のインバータ回路の出力端と接続するCMOS型の第４の
インバータ回路、この第４のインバータ回路の第１の電
源供給端と前記第１の電源端子との間に接続されゲート
に前記クロック信号を入力する一導電型の第３のトラン
ジスタ、入力端を前記第４のインバータ回路の出力端と
接続するCMOS型の第５のインバータ回路、及びこの第５
のインバータ回路の第２の電源供給端と前記第２の電源
端子との間に接続されゲートに前記クロック信号を入力
する逆導電型の第４のトランジスタを備えた第２の遅延
機能部とを有することを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953488U JPH0638491Y2 (ja) | 1988-12-28 | 1988-12-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953488U JPH0638491Y2 (ja) | 1988-12-28 | 1988-12-28 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290535U JPH0290535U (ja) | 1990-07-18 |
| JPH0638491Y2 true JPH0638491Y2 (ja) | 1994-10-05 |
Family
ID=31459684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16953488U Expired - Lifetime JPH0638491Y2 (ja) | 1988-12-28 | 1988-12-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638491Y2 (ja) |
-
1988
- 1988-12-28 JP JP16953488U patent/JPH0638491Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290535U (ja) | 1990-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |