JP2768301B2 - 検出回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は、検出回路に関し、特に
２個以上の論理”１”または、”０”を検出する検出回
路に関する。
２個以上の論理”１”または、”０”を検出する検出回
路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ内に使用さ
れるデコーダのテスト回路、バス調停回路に複数の論
理”１”または”０”を検出する検出回路が必要とされ
ている。
れるデコーダのテスト回路、バス調停回路に複数の論
理”１”または”０”を検出する検出回路が必要とされ
ている。
【０００３】通常、デコーダは、複数の入力をもち、そ
の入力に応答して出力が１つだけ活性化される回路であ
る。このようなデコーダは、通常、出力は１つだけ活性
化され、複数の出力が共に活性化されることはない。も
し、複数の出力が活性化されるとしたら、デコーダが故
障している場合である。したがって、デコーダの故障を
検出するテスト回路として、複数の論理”１”または”
０”を検出する回路が必要とされる。
の入力に応答して出力が１つだけ活性化される回路であ
る。このようなデコーダは、通常、出力は１つだけ活性
化され、複数の出力が共に活性化されることはない。も
し、複数の出力が活性化されるとしたら、デコーダが故
障している場合である。したがって、デコーダの故障を
検出するテスト回路として、複数の論理”１”または”
０”を検出する回路が必要とされる。
【０００４】また、バス調停回路は、複数のバスマスタ
から出されるバス使用要求を監視し、その要求に応じて
バス使用権を、１つのバスマスタに割り当てる回路であ
る。そして、同時に活性化されたバス使用要求の数に応
じて処理を変える回路である。すなわち、バス調停回路
は、１つのバス処理要求のみが活性化された場合に、要
求を出したバスマスタにバス使用権を与えるという処理
を行い、複数のバス使用要求が共に活性化された場合
に、要求を出した複数のバスマスタに対し、順位付けを
行い、順位に応じて１つのバスマスタにバス使用権を与
えるという処理を行う必要がある。したがって、活性化
されたバス使用要求が１つか、複数かを判断し、処理を
選択するために、複数の論理”１”または”０”検出回
路が必要とされる。
から出されるバス使用要求を監視し、その要求に応じて
バス使用権を、１つのバスマスタに割り当てる回路であ
る。そして、同時に活性化されたバス使用要求の数に応
じて処理を変える回路である。すなわち、バス調停回路
は、１つのバス処理要求のみが活性化された場合に、要
求を出したバスマスタにバス使用権を与えるという処理
を行い、複数のバス使用要求が共に活性化された場合
に、要求を出した複数のバスマスタに対し、順位付けを
行い、順位に応じて１つのバスマスタにバス使用権を与
えるという処理を行う必要がある。したがって、活性化
されたバス使用要求が１つか、複数かを判断し、処理を
選択するために、複数の論理”１”または”０”検出回
路が必要とされる。
【０００５】 このように、デコーダのテスト回路やバ
ス調停回路等に使用されいる従来の検出回路を図６に示
す。ただし、説明を簡単にするために４入力の検出回路
を示している。
ス調停回路等に使用されいる従来の検出回路を図６に示
す。ただし、説明を簡単にするために４入力の検出回路
を示している。
【０００６】従来の検出回路は、入力される４つの信号
の内、少なくとも２つの信号が”１”であることを検出
するために、２入力のＮＡＮＤ回路を６個（４つのもの
から２つのものを選択する場合の組み合わせ数、4Ｃ2＝
６）と、それぞれの出力が入力される１個の６入力のＮ
ＡＮＤ回路とによって構成されている。
の内、少なくとも２つの信号が”１”であることを検出
するために、２入力のＮＡＮＤ回路を６個（４つのもの
から２つのものを選択する場合の組み合わせ数、4Ｃ2＝
６）と、それぞれの出力が入力される１個の６入力のＮ
ＡＮＤ回路とによって構成されている。
【０００７】６個の２入力のＮＡＮＤ回路は、全て回路
構成が同じであるから、ＮＡＮＤ１をとって回路構成を
説明する。ＮＡＮＤ１は、出力端Ｔと高電位ラインＶＤ
Ｄとの間に並列に接続されたＰ型ＭＯＳトランジスタ
（以下ＭＯＳＦＥＴと呼ぶ）ＭＰ１１１及びＭＰ１１２
と、出力端Ｔと低電位ラインＶＳＳとの間に直列に接続
されたＮ型ＭＯＳＦＥＴＭＮ１１１及びＭＮ１１２とに
よって構成されている。ただし、ＭＰ１１１及びＭＮ１
１１のゲートには入力信号Ａが、ＭＰ１１２及びＭＮ１
１２のゲートには入力信号Ｂが入力されている。
構成が同じであるから、ＮＡＮＤ１をとって回路構成を
説明する。ＮＡＮＤ１は、出力端Ｔと高電位ラインＶＤ
Ｄとの間に並列に接続されたＰ型ＭＯＳトランジスタ
（以下ＭＯＳＦＥＴと呼ぶ）ＭＰ１１１及びＭＰ１１２
と、出力端Ｔと低電位ラインＶＳＳとの間に直列に接続
されたＮ型ＭＯＳＦＥＴＭＮ１１１及びＭＮ１１２とに
よって構成されている。ただし、ＭＰ１１１及びＭＮ１
１１のゲートには入力信号Ａが、ＭＰ１１２及びＭＮ１
１２のゲートには入力信号Ｂが入力されている。
【０００８】６入力のＮＡＮＤ回路も、同様にして、出
力端ＯＵＴと高電位ラインＶＤＤとの間に並列に接続さ
れた６個のＰ型ＭＯＳＦＥＴＭＰ１０１〜ＭＰ１０６
と、出力端ＯＵＴと低電位ラインＶＳＳとの間に直列に
接続された６個のＮ型ＭＯＳＦＥＴＭＮ１０１〜１０６
とによって構成され、ＭＰ１０１およびＭＮ１０１には
ＮＡＮＤ１の出力が、ＭＰ１０２およびＭＮ１０２のゲ
ートにはＮＡＮＤ２の出力が、ＭＰ１０３およびＭＮ１
０３のゲートにはＮＡＮＤ３の出力が、ＭＰ１０４およ
びＭＮ１０４のゲートにはＮＡＮＤ４の出力が、ＭＰ１
０５およびＭＮ１０５のゲートにはＮＡＮＤ５の出力
が、そして、ＭＰ１０６およびＭＮ１０６のゲートには
ＮＡＮＤ６の出力が入力されている。
力端ＯＵＴと高電位ラインＶＤＤとの間に並列に接続さ
れた６個のＰ型ＭＯＳＦＥＴＭＰ１０１〜ＭＰ１０６
と、出力端ＯＵＴと低電位ラインＶＳＳとの間に直列に
接続された６個のＮ型ＭＯＳＦＥＴＭＮ１０１〜１０６
とによって構成され、ＭＰ１０１およびＭＮ１０１には
ＮＡＮＤ１の出力が、ＭＰ１０２およびＭＮ１０２のゲ
ートにはＮＡＮＤ２の出力が、ＭＰ１０３およびＭＮ１
０３のゲートにはＮＡＮＤ３の出力が、ＭＰ１０４およ
びＭＮ１０４のゲートにはＮＡＮＤ４の出力が、ＭＰ１
０５およびＭＮ１０５のゲートにはＮＡＮＤ５の出力
が、そして、ＭＰ１０６およびＭＮ１０６のゲートには
ＮＡＮＤ６の出力が入力されている。
【０００９】このように、６個の２入力ＮＡＮＤ回路と
その出力が入力される６入力のＮＡＮＤ回路によって、
少なくとも２つの入力信号が”１”になったことを、出
力端ＯＵＴが”１”になることで検出することができ
る。すなわち、上述の回路構成により、以下の論理を実
現することができる。ここで、NOTは否定論理を示すも
のとする。
その出力が入力される６入力のＮＡＮＤ回路によって、
少なくとも２つの入力信号が”１”になったことを、出
力端ＯＵＴが”１”になることで検出することができ
る。すなわち、上述の回路構成により、以下の論理を実
現することができる。ここで、NOTは否定論理を示すも
のとする。
【００１０】
【００１１】このようにして、入力信号Ａ〜Ｄの内、２
つ以上の入力信号が”１”になったとき出力端ＯＵＴ
に”１”が出力されることが解る。
つ以上の入力信号が”１”になったとき出力端ＯＵＴ
に”１”が出力されることが解る。
【００１２】ここで、検出回路を構成するＭＯＳＦＥＴ
の数を、入力信号がｎ個ある場合に付いて考える。
の数を、入力信号がｎ個ある場合に付いて考える。
【００１３】まず、２入力のＮＡＮＤ回路はnＣ2＝ｎ
（ｎ−１）／２個必要であり、これら複数のＮＡＮＤ回
路の出力が入力されるＮＡＮＤ回路は、入力がｎ（ｎ−
１）／２個のＮＡＮＤ回路によって構成される。したが
って、検出回路を構成するために必要なＭＯＳＦＥＴの
数は、以下のように表される。ここで、前段はｎ（ｎ−
１）／２個のの２入力のＮＡＮＤ回路を表し、後段は、
ｎ（ｎ−１）／２入力のＮＡＮＤ回路を表すものとす
る。
（ｎ−１）／２個必要であり、これら複数のＮＡＮＤ回
路の出力が入力されるＮＡＮＤ回路は、入力がｎ（ｎ−
１）／２個のＮＡＮＤ回路によって構成される。したが
って、検出回路を構成するために必要なＭＯＳＦＥＴの
数は、以下のように表される。ここで、前段はｎ（ｎ−
１）／２個のの２入力のＮＡＮＤ回路を表し、後段は、
ｎ（ｎ−１）／２入力のＮＡＮＤ回路を表すものとす
る。
【００１４】
【００１５】結果として、ＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴが各々ｎ（ｎ−１）＊３／２個必要となり、合計で
ｎ（ｎ−１）＊３個のＭＯＳＦＥＴが必要となる。した
がって、必要とされるＭＯＳＦＥＴの数は、ほぼ３ｎ2
に比例する。
ＥＴが各々ｎ（ｎ−１）＊３／２個必要となり、合計で
ｎ（ｎ−１）＊３個のＭＯＳＦＥＴが必要となる。した
がって、必要とされるＭＯＳＦＥＴの数は、ほぼ３ｎ2
に比例する。
【００１６】さらに、レイアウト面積を計算する。ここ
では、以下の前提条件を満たしているものとして計算を
行う。 １．最小のＮＭＯＳＦＥＴのチャネル幅ＷＮ、レイアウ
ト面積はＳＮ ２．最小のＰＭＯＳＦＥＴのチャネル幅ＷＰ＝２＊Ｗ
Ｎ、レイアウト面積はＳＰ＝２＊ＳＮ すなわち、ＮＭＯＳＦＥＴのレイアウト面積をＳＮと
し、ＰＭＯＳＦＥＴのレイアウト面積をＳＮ＊２として
計算する。
では、以下の前提条件を満たしているものとして計算を
行う。 １．最小のＮＭＯＳＦＥＴのチャネル幅ＷＮ、レイアウ
ト面積はＳＮ ２．最小のＰＭＯＳＦＥＴのチャネル幅ＷＰ＝２＊Ｗ
Ｎ、レイアウト面積はＳＰ＝２＊ＳＮ すなわち、ＮＭＯＳＦＥＴのレイアウト面積をＳＮと
し、ＰＭＯＳＦＥＴのレイアウト面積をＳＮ＊２として
計算する。
【００１７】
【００１８】となり、ＰＭＯＳＦＥＴの合計数はＳＮ*
ｎ（ｎ−１）＊３個、ＮＭＯＳＦＥＴの合計数はＳＮ＊
ｎ（ｎ−１）＊３／２個、総計ＳＮ＊ｎ（ｎ−１）＊９
／２個のレイアウト面積が必要になる。
ｎ（ｎ−１）＊３個、ＮＭＯＳＦＥＴの合計数はＳＮ＊
ｎ（ｎ−１）＊３／２個、総計ＳＮ＊ｎ（ｎ−１）＊９
／２個のレイアウト面積が必要になる。
【発明が解決しようとする課題】上述した検出回路は、
入力端に入力される入力信号の数が大きくなるに従い、
必要とされるＭＯＳＦＥＴの数が大きくなる。その結
果、回路のレイアウト面積が増加し、さらに、面積増加
により配線長も増加するため配線容量も増加する。した
がって、回路の動作速度および消費電力が悪化するとい
う欠点があった。
入力端に入力される入力信号の数が大きくなるに従い、
必要とされるＭＯＳＦＥＴの数が大きくなる。その結
果、回路のレイアウト面積が増加し、さらに、面積増加
により配線長も増加するため配線容量も増加する。した
がって、回路の動作速度および消費電力が悪化するとい
う欠点があった。
【００１９】そこで本発明の目的は、少ない数のＭＯＳ
ＦＥＴによって構成することができる検出回路を提供す
ることにある。
ＦＥＴによって構成することができる検出回路を提供す
ることにある。
【００２０】
【課題を解決するための手段】 本発明の検出回路は、
少なくとも第１、第２及び第３のスイッチングトランジ
スタを有する直列接続回路であって、その両端が第１の
電源ラインに接続された直列接続回路と、前記第１乃至
第３のスイッチングトランジスタの導通・非導通をそれ
ぞれ制御するための第１乃至第３の入力信号が各々供給
される第１乃至第３の入力端と、前記第１及び第２のス
イッチングトランジスタの接続点である第１の節点と第
２の電源ラインとの間に設けられた第１のスイッチング
回路と、前記第２及び第３のスイッチングトランジスタ
の接続点である第２の節点と前記第２の電源ラインとの
間に設けられた第２のスイッチング回路とを備え、前記
第１及び第２のスイッチング回路の各々は、複数のトラ
ンジスタを有し、これらトランジスタは、前記第１乃至
第３の入力信号による前記第１乃至第３のスイッチング
トランジスタの導通・非導通に基づき、前記第１及び第
２の節点の一方又は両方が前記第１の電源ラインから電
気的に切り離されたときは当該一方又は両方を前記第２
の電源ラインに電気的に接続するように、前記第１乃至
第３の入力信号の中の選択された入力信号により導通・
非導通が制御されると共にソース・ドレイン電流路が相
互接続されていることを特徴とする。
少なくとも第１、第２及び第３のスイッチングトランジ
スタを有する直列接続回路であって、その両端が第１の
電源ラインに接続された直列接続回路と、前記第１乃至
第３のスイッチングトランジスタの導通・非導通をそれ
ぞれ制御するための第１乃至第３の入力信号が各々供給
される第１乃至第３の入力端と、前記第１及び第２のス
イッチングトランジスタの接続点である第１の節点と第
２の電源ラインとの間に設けられた第１のスイッチング
回路と、前記第２及び第３のスイッチングトランジスタ
の接続点である第２の節点と前記第２の電源ラインとの
間に設けられた第２のスイッチング回路とを備え、前記
第１及び第２のスイッチング回路の各々は、複数のトラ
ンジスタを有し、これらトランジスタは、前記第１乃至
第３の入力信号による前記第１乃至第３のスイッチング
トランジスタの導通・非導通に基づき、前記第１及び第
２の節点の一方又は両方が前記第１の電源ラインから電
気的に切り離されたときは当該一方又は両方を前記第２
の電源ラインに電気的に接続するように、前記第１乃至
第３の入力信号の中の選択された入力信号により導通・
非導通が制御されると共にソース・ドレイン電流路が相
互接続されていることを特徴とする。
【００２１】
【作用】上述の構成とすることによって、複数の論理を
形成する際に、使用されるスイッチングトランジスタを
複数の論理によって共用することができるため、検出回
路を少ない数のスイッチング素子によって構成すること
ができ、回路のレイアウト面積も減少させることができ
る。したがって、回路の動作速度を向上させると共に、
消費電力を減少させることができる。
形成する際に、使用されるスイッチングトランジスタを
複数の論理によって共用することができるため、検出回
路を少ない数のスイッチング素子によって構成すること
ができ、回路のレイアウト面積も減少させることができ
る。したがって、回路の動作速度を向上させると共に、
消費電力を減少させることができる。
【００２２】
【実施例】本発明について、図面を参照しながら説明す
る。
る。
【００２３】図１は、本発明の第１の実施例の検出回路
である。本例では、説明を簡単にするため、４入力の検
出回路を用いて説明する。
である。本例では、説明を簡単にするため、４入力の検
出回路を用いて説明する。
【００２４】この検出回路は、ＰＭＯＳＦＥＴＭＰ１と
ＭＰ２との間に接続されたラインＬ１１、ＰＭＯＳＦＥ
ＴＭＰ２とＭＰ３との間に接続されたラインＬ１２およ
びＰＭＯＳＦＥＴＭＰ３とＭＰ４との間に接続されたラ
インＬ１３を備える。これらのラインＬ１１〜１３にそ
れぞれ高電位にするために、各々のゲートに入力Ａ，
Ｂ，Ｃ，Ｄが入力されて直列に接続された４個のＰＭＯ
ＳＦＥＴＭＰ１〜ＭＰ４であって、両端のＰＭＯＳＦＥ
ＴＭＰ１およびＭＰ４の一端が高電位ラインＶＤＤに接
続された４個のＰＭＯＳＦＥＴＭＰ１〜ＭＰ４を備え
る。同様に、ラインＬ１１を低電位にするために、ライ
ンＬ１１と低電位ラインＶＳＳとの間に設けられた４個
のＮＭＯＳＦＥＴＭＮ１１〜ＭＮ１４と、ラインＬ１２
を低電位にするために、ラインＬ１２と低電位ラインＶ
ＳＳとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ２１
〜ＭＮ２４と、ライン１３を低電位にするために、ライ
ンＬ１２と低電位ラインＶＳＳとの間に設けられた４個
のＮＭＯＳＦＥＴＭＮ３１〜ＭＮ３４と、３本のライン
Ｌ１１〜１３を入力とした３入力のＮＡＮＤとによって
構成されている。３入力のＮＡＮＤは３個のＰＭＯＳＦ
ＥＴＭＰＯ１〜ＭＰＯ３および３個のＮＭＯＳＦＥＴＭ
ＮＯ１〜ＭＮＯ３によって構成されているが、従来のＮ
ＡＮＤと同じ構成のものを使用しているため接続関係の
説明は省略する。
ＭＰ２との間に接続されたラインＬ１１、ＰＭＯＳＦＥ
ＴＭＰ２とＭＰ３との間に接続されたラインＬ１２およ
びＰＭＯＳＦＥＴＭＰ３とＭＰ４との間に接続されたラ
インＬ１３を備える。これらのラインＬ１１〜１３にそ
れぞれ高電位にするために、各々のゲートに入力Ａ，
Ｂ，Ｃ，Ｄが入力されて直列に接続された４個のＰＭＯ
ＳＦＥＴＭＰ１〜ＭＰ４であって、両端のＰＭＯＳＦＥ
ＴＭＰ１およびＭＰ４の一端が高電位ラインＶＤＤに接
続された４個のＰＭＯＳＦＥＴＭＰ１〜ＭＰ４を備え
る。同様に、ラインＬ１１を低電位にするために、ライ
ンＬ１１と低電位ラインＶＳＳとの間に設けられた４個
のＮＭＯＳＦＥＴＭＮ１１〜ＭＮ１４と、ラインＬ１２
を低電位にするために、ラインＬ１２と低電位ラインＶ
ＳＳとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ２１
〜ＭＮ２４と、ライン１３を低電位にするために、ライ
ンＬ１２と低電位ラインＶＳＳとの間に設けられた４個
のＮＭＯＳＦＥＴＭＮ３１〜ＭＮ３４と、３本のライン
Ｌ１１〜１３を入力とした３入力のＮＡＮＤとによって
構成されている。３入力のＮＡＮＤは３個のＰＭＯＳＦ
ＥＴＭＰＯ１〜ＭＰＯ３および３個のＮＭＯＳＦＥＴＭ
ＮＯ１〜ＭＮＯ３によって構成されているが、従来のＮ
ＡＮＤと同じ構成のものを使用しているため接続関係の
説明は省略する。
【００２５】ＮＭＯＳＦＥＴＭＮ１１、ＭＮ２１、ＭＮ
３１のゲート、ＭＮ１２、ＭＮ２２、ＭＮ３２のゲー
ト、ＭＮ１３、ＭＮ２３、ＭＮ３３およびＭＮ１４、Ｍ
Ｎ２４、ＭＮ３４のゲートには、それぞれ入力信号Ａ、
Ｂ、Ｃ、Ｄが入力されている。
３１のゲート、ＭＮ１２、ＭＮ２２、ＭＮ３２のゲー
ト、ＭＮ１３、ＭＮ２３、ＭＮ３３およびＭＮ１４、Ｍ
Ｎ２４、ＭＮ３４のゲートには、それぞれ入力信号Ａ、
Ｂ、Ｃ、Ｄが入力されている。
【００２６】ラインＬ１１と低電位ラインＶＳＳとの間
に設けられた４個のＮＭＯＳＦＥＴＭＮ１１〜ＭＮ１４
は、ＭＮ１１とＭＮ１２、ＭＮ１１とＭＮ１３、ＭＮ１
１とＭＮ１４とが、それぞれ論理Ａ・Ｂ，Ａ・Ｃ，Ａ・
Ｄを実現している。したがって、ラインＬ１１と低電位
ラインＶＳＳとの間にはＡ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄの論理
が形成されることになる。
に設けられた４個のＮＭＯＳＦＥＴＭＮ１１〜ＭＮ１４
は、ＭＮ１１とＭＮ１２、ＭＮ１１とＭＮ１３、ＭＮ１
１とＭＮ１４とが、それぞれ論理Ａ・Ｂ，Ａ・Ｃ，Ａ・
Ｄを実現している。したがって、ラインＬ１１と低電位
ラインＶＳＳとの間にはＡ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄの論理
が形成されることになる。
【００２７】同様にして、ラインＬ１２と低電位ライン
ＶＳＳとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ２
１〜ＭＮ４は、ＭＮ２１とＭＮ２３、ＭＮ２２とＭＮ２
３、ＭＮ２１とＭＮ２４、ＭＮ２２とＭＮ２４とによっ
て、それぞれ論理Ａ・Ｃ＋Ｂ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｄを実
現している。したがって、ラインＬ１２と低電位ライン
ＶＳＳとの間には論理Ａ・Ｃ＋Ｂ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｄ
が形成されることになる。
ＶＳＳとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ２
１〜ＭＮ４は、ＭＮ２１とＭＮ２３、ＭＮ２２とＭＮ２
３、ＭＮ２１とＭＮ２４、ＭＮ２２とＭＮ２４とによっ
て、それぞれ論理Ａ・Ｃ＋Ｂ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｄを実
現している。したがって、ラインＬ１２と低電位ライン
ＶＳＳとの間には論理Ａ・Ｃ＋Ｂ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｄ
が形成されることになる。
【００２８】そして、ラインＬ１３と低電位ラインＶＳ
Ｓとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ３１〜
ＭＮ３４は、ＭＮ３１とＭＮ３４、ＭＮ３２とＭＮ３
４、ＭＮ３３とＭＮ３４とによってそれぞれ論理Ａ・
Ｄ、Ｂ・Ｄ、Ｃ・Ｄを実現している。したがって、ライ
ンＬ１３と低電位ラインＶＳＳとの間には論理Ａ・Ｄ＋
Ｂ・Ｄ＋Ｃ・Ｄが形成されることになる。
Ｓとの間に設けられた４個のＮＭＯＳＦＥＴＭＮ３１〜
ＭＮ３４は、ＭＮ３１とＭＮ３４、ＭＮ３２とＭＮ３
４、ＭＮ３３とＭＮ３４とによってそれぞれ論理Ａ・
Ｄ、Ｂ・Ｄ、Ｃ・Ｄを実現している。したがって、ライ
ンＬ１３と低電位ラインＶＳＳとの間には論理Ａ・Ｄ＋
Ｂ・Ｄ＋Ｃ・Ｄが形成されることになる。
【００２９】次に、同回路の動作について説明する。
【００３０】まず最初に、入力信号Ａ〜Ｄが全て論理”
０”の場合について考える。この場合、ＰＭＯＳＭＰ１
〜ＭＰ４は、すべて導通状態となり、ラインＬ１１〜Ｌ
１３と高電位ラインＶＤＤとを結ぶ経路が形成される。
一方、ＮＭＯＳＭＮ１１〜１４、ＭＮ２１〜２４および
ＭＮ３１〜３４は全て非導通である。したがって、ライ
ンＬ１１〜Ｌ１３は、全て論理”１”を出力し、それら
が入力される３入力ＮＡＮＤの出力端ＯＵＴのレベル
は、論理”０”となる。
０”の場合について考える。この場合、ＰＭＯＳＭＰ１
〜ＭＰ４は、すべて導通状態となり、ラインＬ１１〜Ｌ
１３と高電位ラインＶＤＤとを結ぶ経路が形成される。
一方、ＮＭＯＳＭＮ１１〜１４、ＭＮ２１〜２４および
ＭＮ３１〜３４は全て非導通である。したがって、ライ
ンＬ１１〜Ｌ１３は、全て論理”１”を出力し、それら
が入力される３入力ＮＡＮＤの出力端ＯＵＴのレベル
は、論理”０”となる。
【００３１】次に、入力信号Ａ〜Ｄの内、一つだけが論
理”１”である場合について考える。この場合、ＰＭＯ
ＳＭＰ１〜ＭＰ４は、いずれか１つだけ非導通で残りは
全て導通である。したがって、入力信号Ａ〜Ｄが全て論
理”０”の場合と同様に、ラインＬ１１〜ラインＬ１３
と高電位ラインＶＤＤとの間を結ぶ経路が形成される。
一方、ＮＭＯＳＭＮ１１〜１４、ＭＮ２１〜２４および
ＭＮ３１〜ＭＮ３４の内導通状態となっているＮＭＯＳ
ＦＥＴは、一つだけであり、ラインＬ１１〜Ｌ１３と低
電位ラインＶＳＳとを結ぶ経路が形成されない。なぜな
ら、ラインＬ１１〜Ｌ１３と低電位ラインＶＳＳとの間
には、少なくとも２つの信号が論理”１”になったとき
に経路を形成するＮＭＯＳＦＥＴが形成されているため
である。したがって、ラインＬ１１〜ラインＬ１３は、
全て論理”１”となり、３入力ＮＡＮＤの出力端ＯＵＴ
には、論理”０”が出力される。
理”１”である場合について考える。この場合、ＰＭＯ
ＳＭＰ１〜ＭＰ４は、いずれか１つだけ非導通で残りは
全て導通である。したがって、入力信号Ａ〜Ｄが全て論
理”０”の場合と同様に、ラインＬ１１〜ラインＬ１３
と高電位ラインＶＤＤとの間を結ぶ経路が形成される。
一方、ＮＭＯＳＭＮ１１〜１４、ＭＮ２１〜２４および
ＭＮ３１〜ＭＮ３４の内導通状態となっているＮＭＯＳ
ＦＥＴは、一つだけであり、ラインＬ１１〜Ｌ１３と低
電位ラインＶＳＳとを結ぶ経路が形成されない。なぜな
ら、ラインＬ１１〜Ｌ１３と低電位ラインＶＳＳとの間
には、少なくとも２つの信号が論理”１”になったとき
に経路を形成するＮＭＯＳＦＥＴが形成されているため
である。したがって、ラインＬ１１〜ラインＬ１３は、
全て論理”１”となり、３入力ＮＡＮＤの出力端ＯＵＴ
には、論理”０”が出力される。
【００３２】さらに、入力信号Ａ〜Ｄの内、２つが論
理”１”である場合について考える。説明を簡単にする
ために、入力信号Ａと入力信号Ｂ〜Ｄの内いずれかが論
理”１”、入力信号Ａ又はＢと入力信号Ｃ又はＤとが論
理”１”および入力信号Ａ〜Ｃのいずれかと入力信号Ｄ
とが論理”１”の３つの場合に分けて考える。
理”１”である場合について考える。説明を簡単にする
ために、入力信号Ａと入力信号Ｂ〜Ｄの内いずれかが論
理”１”、入力信号Ａ又はＢと入力信号Ｃ又はＤとが論
理”１”および入力信号Ａ〜Ｃのいずれかと入力信号Ｄ
とが論理”１”の３つの場合に分けて考える。
【００３３】まず最初に、入力信号Ａと入力信号Ｂ〜Ｄ
の内いずれかとが論理”１”の場合について考える。こ
のとき、ＰＭＯＳＭＰ１とＭＰ２〜４のいずれかが非導
通である。よって少なくとも、ラインＬ１１と高電位ラ
インＶＤＤとの間には経路が形成されない。一方、ＮＭ
ＯＳＭ１１とＭＮ１２〜１４のうちいずれかが論理”
１”であるため、ラインＬ１１と低電位ラインＶＳＳと
の間には経路が形成される。したがって、ラインＬ１１
は論理”０”となり、他のラインＬ１２およびＬ１３が
どのような論理を示そうとも、出力端ＯＵＴには論理”
１”が出力される。
の内いずれかとが論理”１”の場合について考える。こ
のとき、ＰＭＯＳＭＰ１とＭＰ２〜４のいずれかが非導
通である。よって少なくとも、ラインＬ１１と高電位ラ
インＶＤＤとの間には経路が形成されない。一方、ＮＭ
ＯＳＭ１１とＭＮ１２〜１４のうちいずれかが論理”
１”であるため、ラインＬ１１と低電位ラインＶＳＳと
の間には経路が形成される。したがって、ラインＬ１１
は論理”０”となり、他のラインＬ１２およびＬ１３が
どのような論理を示そうとも、出力端ＯＵＴには論理”
１”が出力される。
【００３４】次に、入力信号Ａ又はＢの一方と入力信号
Ｃ又はＤの一方とが論理”１”である場合について考え
る。このとき、ＰＭＯＳＭＰ１又はＭＰ２のいずれかと
ＭＰ３又はＭＰ４のいずれかが非導通である。したがっ
て、少なくともラインＬ１２と高電位ラインＶＤＤとの
間には経路が形成されない。一方ＮＭＯＳＭＮ１１又は
ＭＮ１２のいずれかとＭＮ１３又はＭＮ１４のいずれか
が導通となっているため、３つのラインＬ１１〜Ｌ１３
の内、少なくとも一つが論理”０”となっている。した
がって、３入力ＮＡＮＤの出力端ＯＵＴには、論理”
１”が出力される。
Ｃ又はＤの一方とが論理”１”である場合について考え
る。このとき、ＰＭＯＳＭＰ１又はＭＰ２のいずれかと
ＭＰ３又はＭＰ４のいずれかが非導通である。したがっ
て、少なくともラインＬ１２と高電位ラインＶＤＤとの
間には経路が形成されない。一方ＮＭＯＳＭＮ１１又は
ＭＮ１２のいずれかとＭＮ１３又はＭＮ１４のいずれか
が導通となっているため、３つのラインＬ１１〜Ｌ１３
の内、少なくとも一つが論理”０”となっている。した
がって、３入力ＮＡＮＤの出力端ＯＵＴには、論理”
１”が出力される。
【００３５】最後に、入力信号Ａ〜Ｃのいずれかと入力
信号Ｄとが論理”１”の場合について考える。このと
き、ＰＭＯＳＭＰ１〜ＭＰ３のいずれかとＭＰ４とが非
導通である。したがって、少なくともラインＬ１３と高
電位ラインＶＤＤとの間に経路は形成されない。一方、
ＮＭＯＳＭＮ１１〜ＭＮ１３のいずれかとＭＮ１４が導
通しているため、少なくともラインＬ１３と低電位ライ
ンＶＳＳとの間に経路が形成される。したがって、３入
力ＮＡＮＤの出力端ＯＵＴには、論理”１”が出力され
る。
信号Ｄとが論理”１”の場合について考える。このと
き、ＰＭＯＳＭＰ１〜ＭＰ３のいずれかとＭＰ４とが非
導通である。したがって、少なくともラインＬ１３と高
電位ラインＶＤＤとの間に経路は形成されない。一方、
ＮＭＯＳＭＮ１１〜ＭＮ１３のいずれかとＭＮ１４が導
通しているため、少なくともラインＬ１３と低電位ライ
ンＶＳＳとの間に経路が形成される。したがって、３入
力ＮＡＮＤの出力端ＯＵＴには、論理”１”が出力され
る。
【００３６】上述のような構成の回路は、ＯＲ−ＮＡＮ
Ｄ複合ゲートを使用することによって得ることができ
る。すなわち、ＰＭＯＳＭＰ１〜ＭＰ４とＭＮ１１〜Ｍ
Ｎ１４とによって、以下の論理を満たすＯＲ−ＮＡＮＤ
複合ゲートが得られる。
Ｄ複合ゲートを使用することによって得ることができ
る。すなわち、ＰＭＯＳＭＰ１〜ＭＰ４とＭＮ１１〜Ｍ
Ｎ１４とによって、以下の論理を満たすＯＲ−ＮＡＮＤ
複合ゲートが得られる。
【００３７】Ｌ１１＝ＮＯＴ｛Ａ・（Ｂ＋Ｃ＋Ｄ）｝ 同様にして、ＰＭＯＳＭＰ１〜ＭＰ４とＭＮ２１〜ＭＮ
２４およびＰＭＯＳＭＰ１〜ＭＰ４とＭＮ３１〜ＭＮ２
４とによって、以下の論理を満たすＯＲ−ＮＡＮＤ複合
ゲートが得られる。
２４およびＰＭＯＳＭＰ１〜ＭＰ４とＭＮ３１〜ＭＮ２
４とによって、以下の論理を満たすＯＲ−ＮＡＮＤ複合
ゲートが得られる。
【００３８】 Ｌ１２＝ＮＯＴ｛（Ａ＋Ｂ）・（Ｃ＋Ｄ）｝ Ｌ１３＝ＮＯＴ｛（Ａ＋Ｂ＋Ｃ）・Ｄ｝ したがって、本実施例は、上記論理を満たすＯＲ−ＮＡ
ＮＤ複合ゲートにおいて、ＰＭＯＳＭＰ１〜ＭＰ４を共
通使用したものである。
ＮＤ複合ゲートにおいて、ＰＭＯＳＭＰ１〜ＭＰ４を共
通使用したものである。
【００３９】そして、上述の論理は以下のようにして求
められる。
められる。
【００４０】例えば、２入力の検出回路であれば、Ａ・
Ｂ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）｝として、図２に示すよ
うな回路として得ることができる。
Ｂ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）｝として、図２に示すよ
うな回路として得ることができる。
【００４１】そして、３入力の検出回路であれば、Ａ・
Ｂ＋Ａ・Ｃ＋Ｂ・Ｃ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）＋ＮＯ
Ｔ（Ａ・Ｃ）＋ＮＯＴ（Ｃ・Ａ）＋ＮＯＴ（Ｃ・Ｂ）｝
として、図３に示すような回路として得ることができ
る。この式内には、ＮＯＴ（Ａ・Ｃ）とＮＯＴ（Ｃ・
Ａ）が存在し、論理的には冗長となっている。しかしな
がら、図３に示された検出回路において、入力信号Ａと
Ｃとが、論理”１”となり、Ｂが論理”０”となった場
合には、ＰＭＯＳＭＰ１およびＭＰ３が非導通となり、
ラインＬ１１とＬ１２と高電位ラインＶＤＤとの間に経
路が無くなる。一方、ＮＭＯＳＭＮ１１、ＭＮ１３、Ｍ
Ｎ２１、ＭＮ２３は導通している。したがって、ライン
Ｌ１１はＭＮ１１とＭＮ１３とを介して低電位ラインＶ
ＳＳに接続され、ラインＬ１２はＭＮ２１とＭＮ２３と
を介して低電位ラインＶＳＳに接続されることによっ
て、それぞれのラインＬ１１およびＬ１２の電位は低電
位に変化している。各々のラインは、ＰＭＯＳＭＰ２を
介して接続されているが、別々の経路によってライン上
の電荷を充放電するため、高速に動作する。
Ｂ＋Ａ・Ｃ＋Ｂ・Ｃ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）＋ＮＯ
Ｔ（Ａ・Ｃ）＋ＮＯＴ（Ｃ・Ａ）＋ＮＯＴ（Ｃ・Ｂ）｝
として、図３に示すような回路として得ることができ
る。この式内には、ＮＯＴ（Ａ・Ｃ）とＮＯＴ（Ｃ・
Ａ）が存在し、論理的には冗長となっている。しかしな
がら、図３に示された検出回路において、入力信号Ａと
Ｃとが、論理”１”となり、Ｂが論理”０”となった場
合には、ＰＭＯＳＭＰ１およびＭＰ３が非導通となり、
ラインＬ１１とＬ１２と高電位ラインＶＤＤとの間に経
路が無くなる。一方、ＮＭＯＳＭＮ１１、ＭＮ１３、Ｍ
Ｎ２１、ＭＮ２３は導通している。したがって、ライン
Ｌ１１はＭＮ１１とＭＮ１３とを介して低電位ラインＶ
ＳＳに接続され、ラインＬ１２はＭＮ２１とＭＮ２３と
を介して低電位ラインＶＳＳに接続されることによっ
て、それぞれのラインＬ１１およびＬ１２の電位は低電
位に変化している。各々のラインは、ＰＭＯＳＭＰ２を
介して接続されているが、別々の経路によってライン上
の電荷を充放電するため、高速に動作する。
【００４２】さらに、図１に示された４入力の検出回路
においても、Ａ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｃ＋Ｂ・Ｄ
＋Ｃ・Ｄ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）＋ＮＯＴ（Ａ・
Ｃ）＋ＮＯＴ（Ａ・Ｄ）＋ＮＯＴ（Ｂ・Ｃ）＋ＮＯＴ
（Ｂ・Ｄ）＋ＮＯＴ（Ａ・Ｃ）＋ＮＯＴ（Ａ・Ｄ）＋Ｎ
ＯＴ（Ｄ・Ａ）＋ＮＯＴ（Ｄ・Ｂ）＋ＮＯＴ（Ｄ・
Ｃ）｝として回路を構成している。したがって、例え
ば、入力信号ＡとＤが論理”１”でＢとＣが論理”０”
の場合でも、Ｌ１１はＮＭＯＳＭＮ１１とＭＮ１４とを
介して、Ｌ１２はＭＮ２１とＭＮ２４とを介して、Ｌ１
３はＭＮ３１とＭＮ３４とを介して低電位ラインＶＳＳ
に接続される。そして、各々別々の経路にてＬ１１〜１
３の電位は、低電位に変化する。このように、別々の経
路によってＬ１１〜Ｌ１３の電位を変化させているた
め、高速に動作することになる。ここでは、入力信号Ａ
とＤが論理”１”の場合についてのみ説明したが、他の
場合でも同様にして、それぞれのラインＬ１１〜１３
は、別々の経路によって所定の電位に変化させられる。
したがって、ラインＬ１１〜１３の論理は一意に決定さ
れ、ハイインピーダンス状態となることはない。
においても、Ａ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄ＋Ｂ・Ｃ＋Ｂ・Ｄ
＋Ｃ・Ｄ＝ＮＯＴ｛ＮＯＴ（Ａ・Ｂ）＋ＮＯＴ（Ａ・
Ｃ）＋ＮＯＴ（Ａ・Ｄ）＋ＮＯＴ（Ｂ・Ｃ）＋ＮＯＴ
（Ｂ・Ｄ）＋ＮＯＴ（Ａ・Ｃ）＋ＮＯＴ（Ａ・Ｄ）＋Ｎ
ＯＴ（Ｄ・Ａ）＋ＮＯＴ（Ｄ・Ｂ）＋ＮＯＴ（Ｄ・
Ｃ）｝として回路を構成している。したがって、例え
ば、入力信号ＡとＤが論理”１”でＢとＣが論理”０”
の場合でも、Ｌ１１はＮＭＯＳＭＮ１１とＭＮ１４とを
介して、Ｌ１２はＭＮ２１とＭＮ２４とを介して、Ｌ１
３はＭＮ３１とＭＮ３４とを介して低電位ラインＶＳＳ
に接続される。そして、各々別々の経路にてＬ１１〜１
３の電位は、低電位に変化する。このように、別々の経
路によってＬ１１〜Ｌ１３の電位を変化させているた
め、高速に動作することになる。ここでは、入力信号Ａ
とＤが論理”１”の場合についてのみ説明したが、他の
場合でも同様にして、それぞれのラインＬ１１〜１３
は、別々の経路によって所定の電位に変化させられる。
したがって、ラインＬ１１〜１３の論理は一意に決定さ
れ、ハイインピーダンス状態となることはない。
【００４３】次に、本実施例の検出回路を構成するのに
必要なＭＯＳＦＥＴの数を、入力信号数をｎとして考え
る。まず、前段、すなわち２入力ＮＡＮＤにおいて、Ｐ
ＭＯＳがｎ個必要となり、ＮＭＯＳで構成されたＯＲ−
ＮＡＮＤ複合ゲートが（ｎ−１）個必要で、その各々で
ＮＭＯＳがｎ個必要とされるから、合計ｎ（ｎ−１）個
のＮＭＯＳが必要である。また、後段、すなわちnＣ2＝
ｎ（ｎ−１）／２入力ＮＡＮＤでは、（ｎ−１）個のＰ
ＭＯＳと（ｎ−１）個のＮＭＯＳが必要とされ、合計
（ｎ−１）個のＭＯＳＦＥＴが必要とされる。したがっ
て、検出回路を構成するために必要なＭＯＳＦＥＴの数
は、以下の通りである。
必要なＭＯＳＦＥＴの数を、入力信号数をｎとして考え
る。まず、前段、すなわち２入力ＮＡＮＤにおいて、Ｐ
ＭＯＳがｎ個必要となり、ＮＭＯＳで構成されたＯＲ−
ＮＡＮＤ複合ゲートが（ｎ−１）個必要で、その各々で
ＮＭＯＳがｎ個必要とされるから、合計ｎ（ｎ−１）個
のＮＭＯＳが必要である。また、後段、すなわちnＣ2＝
ｎ（ｎ−１）／２入力ＮＡＮＤでは、（ｎ−１）個のＰ
ＭＯＳと（ｎ−１）個のＮＭＯＳが必要とされ、合計
（ｎ−１）個のＭＯＳＦＥＴが必要とされる。したがっ
て、検出回路を構成するために必要なＭＯＳＦＥＴの数
は、以下の通りである。
【００４４】
【００４５】このように、合計（ｎ＋１）2−３個のＭ
ＯＳＦＥＴが必要となる。したがって、必要なＭＯＳＦ
ＥＴの個数は、ほぼｎ2に比例する。
ＯＳＦＥＴが必要となる。したがって、必要なＭＯＳＦ
ＥＴの個数は、ほぼｎ2に比例する。
【００４６】さらに、レイアウト面積についても、従来
技術と同様にして計算すると、以下のようになる。
技術と同様にして計算すると、以下のようになる。
【００４７】
【００４８】このように、レイアウト面積の合計は、Ｓ
Ｎ＊ｎ2＋４ｎ−３となる。
Ｎ＊ｎ2＋４ｎ−３となる。
【００４９】本発明の第２の実施例を以下に示す。
【００５０】図４に示した検出回路は、図１の回路と基
本的には同じものである。異なる部分は、ラインＬ１１
と低電位ラインＶＳＳとの間に２個のＮＭＯＳＭＮ１１
およびＭＮ１２のみが設けられ、ラインＬ１２と低電位
ラインＶＳＳとの間には３個のＮＭＯＳＭＮ２１〜２３
のみが設けられている点である。本実施例では、ライン
Ｌ１１と低電位ラインＶＳＳとの間で論理Ａ・Ｂを、ラ
インＬ１２と低電位ラインＶＳＳとの間で論理Ａ・Ｃ＋
Ｂ・Ｃを、ラインＬ１３と低電位ラインＶＳＳとの間で
論理Ａ・Ｄ＋Ｂ・Ｄ＋Ｃ・Ｄを構成している。これは、
論理回路的に最小の構成である。ここで、入力信号Ａと
Ｄが論理”１”、ＢとＣが論理”０”の場合について考
える。
本的には同じものである。異なる部分は、ラインＬ１１
と低電位ラインＶＳＳとの間に２個のＮＭＯＳＭＮ１１
およびＭＮ１２のみが設けられ、ラインＬ１２と低電位
ラインＶＳＳとの間には３個のＮＭＯＳＭＮ２１〜２３
のみが設けられている点である。本実施例では、ライン
Ｌ１１と低電位ラインＶＳＳとの間で論理Ａ・Ｂを、ラ
インＬ１２と低電位ラインＶＳＳとの間で論理Ａ・Ｃ＋
Ｂ・Ｃを、ラインＬ１３と低電位ラインＶＳＳとの間で
論理Ａ・Ｄ＋Ｂ・Ｄ＋Ｃ・Ｄを構成している。これは、
論理回路的に最小の構成である。ここで、入力信号Ａと
Ｄが論理”１”、ＢとＣが論理”０”の場合について考
える。
【００５１】この入力信号によって、ＰＭＯＳＭＰ１と
ＭＰ４とが非導通状態となり、ＭＰ２とＭＰ３とが導通
状態となる。このとき、導通するＮＭＯＳは、ＭＮ３１
とＭＮ３４のみである。したがって、ラインＬ１３と低
電位ラインＶＳＳとの間には、ＭＮ３１とＭＮ３４とを
介して経路が形成される。さらに、ラインＬ１１および
Ｌ１２は、導通しているＭＰ２およびＭＰ３を介してＬ
１３に接続されているため、ＭＰ２、ＭＰ３、ＭＮ３１
およびＭＮ３４を介して低電位ラインＶＳＳに接続され
る。このようにして、ラインＬ１１およびＬ１２は、低
電位レベルまで電位を低下され、論理”０”を出力する
ことになる。他の入力信号が論理”１”となった場合
も、ＰＭＯＳＭＰ１〜ＭＰ４が非導通となり、高電位ラ
インＶＤＤに接続されていないラインＬ１１〜１３と、
低電位ラインとの間には、ＮＭＯＳを介して低電位ライ
ンＶＳＳに接続される経路か、または、ＰＭＯＳとＮＭ
ＯＳを介して低電位ラインＶＳＳに接続される経路が存
在する。したがって、ラインＬ１１〜Ｌ１３がハイイン
ピーダンス状態となることはない。ただし、ＰＭＯＳを
介して低電位ラインＶＳＳと接続した場合、ＰＭＯＳを
介する分だけ電荷が残ってしまう。すなわち、ＰＭＯＳ
の閾値電圧分の電荷が残ってしまう。したがって、ライ
ンＬ１１〜１３に電荷が残っても検出回路が誤動作しな
い場合はよい。しかし、電荷が残ったことによって検出
回路が誤動作する場合は、ＰＭＯＳのゲートに印加され
る電位を低電位ラインＶＳＳの電位よりも低くして、ラ
インＬ１１〜Ｌ１３の電荷を全て低電位ラインＶＳＳに
放電できるように設計する必要がある。
ＭＰ４とが非導通状態となり、ＭＰ２とＭＰ３とが導通
状態となる。このとき、導通するＮＭＯＳは、ＭＮ３１
とＭＮ３４のみである。したがって、ラインＬ１３と低
電位ラインＶＳＳとの間には、ＭＮ３１とＭＮ３４とを
介して経路が形成される。さらに、ラインＬ１１および
Ｌ１２は、導通しているＭＰ２およびＭＰ３を介してＬ
１３に接続されているため、ＭＰ２、ＭＰ３、ＭＮ３１
およびＭＮ３４を介して低電位ラインＶＳＳに接続され
る。このようにして、ラインＬ１１およびＬ１２は、低
電位レベルまで電位を低下され、論理”０”を出力する
ことになる。他の入力信号が論理”１”となった場合
も、ＰＭＯＳＭＰ１〜ＭＰ４が非導通となり、高電位ラ
インＶＤＤに接続されていないラインＬ１１〜１３と、
低電位ラインとの間には、ＮＭＯＳを介して低電位ライ
ンＶＳＳに接続される経路か、または、ＰＭＯＳとＮＭ
ＯＳを介して低電位ラインＶＳＳに接続される経路が存
在する。したがって、ラインＬ１１〜Ｌ１３がハイイン
ピーダンス状態となることはない。ただし、ＰＭＯＳを
介して低電位ラインＶＳＳと接続した場合、ＰＭＯＳを
介する分だけ電荷が残ってしまう。すなわち、ＰＭＯＳ
の閾値電圧分の電荷が残ってしまう。したがって、ライ
ンＬ１１〜１３に電荷が残っても検出回路が誤動作しな
い場合はよい。しかし、電荷が残ったことによって検出
回路が誤動作する場合は、ＰＭＯＳのゲートに印加され
る電位を低電位ラインＶＳＳの電位よりも低くして、ラ
インＬ１１〜Ｌ１３の電荷を全て低電位ラインＶＳＳに
放電できるように設計する必要がある。
【００５２】本実施例のように、冗長な論理を持たない
ように検出回路を構成することによって、第１の実施例
よりも少ないＭＯＳＦＥＴ数で検出回路を構成すること
ができる。
ように検出回路を構成することによって、第１の実施例
よりも少ないＭＯＳＦＥＴ数で検出回路を構成すること
ができる。
【００５３】次に、本実施例の検出回路を構成するため
に必要なＭＯＳＦＥＴの数を、入力信号数がｎの場合に
ついて考える。
に必要なＭＯＳＦＥＴの数を、入力信号数がｎの場合に
ついて考える。
【００５４】
【００５５】このように、合計（ｎ2＋３ｎ−２）／２
個のＭＯＳＦＥＴが必要となる。したがって、本実施例
の検出回路を構成するために必要なＭＯＳＦＥＴの個数
は、ほぼｎ2／２に比例する。
個のＭＯＳＦＥＴが必要となる。したがって、本実施例
の検出回路を構成するために必要なＭＯＳＦＥＴの個数
は、ほぼｎ2／２に比例する。
【００５６】さらに、レイアウト面積についても、従来
技術と同様にして計算すると以下のようになる。
技術と同様にして計算すると以下のようになる。
【００５７】
【００５８】このように、全部でＳＮ＊｛ｎ（ｎ＋７）
／２｝のレイアウト面積が必要となる。
／２｝のレイアウト面積が必要となる。
【００５９】ここで、従来技術の検出回路と、本発明の
第１の実施例および第２の実施例に基づく検出回路とを
構成するためのＭＯＳＦＥＴの数を入力信号数に応答し
てグラフにしたものを図５にしめす。当図によれば、入
力数が大きくなるほど本発明の効果が顕著に現れること
がわかる。例えば、入力信号数が８のとき、従来のもの
は１６８個、第１の実施例のものは７８個（従来のもの
に対して４６％）、第２の実施例のものは４５個（２７
％）のＭＯＳＦＥＴを必要としているが、入力信号が１
６のとき、従来のものは８１３個、第１の実施例のもの
は２８６個（３５％）、第２の実施例のものは１５３個
（１９％）しか必要としてないことがわかる。このよう
に、本発明によって、従来の検出回路に比べて非常に少
ない数のＭＯＳＦＥＴによって構成された検出回路を提
供することができる。
第１の実施例および第２の実施例に基づく検出回路とを
構成するためのＭＯＳＦＥＴの数を入力信号数に応答し
てグラフにしたものを図５にしめす。当図によれば、入
力数が大きくなるほど本発明の効果が顕著に現れること
がわかる。例えば、入力信号数が８のとき、従来のもの
は１６８個、第１の実施例のものは７８個（従来のもの
に対して４６％）、第２の実施例のものは４５個（２７
％）のＭＯＳＦＥＴを必要としているが、入力信号が１
６のとき、従来のものは８１３個、第１の実施例のもの
は２８６個（３５％）、第２の実施例のものは１５３個
（１９％）しか必要としてないことがわかる。このよう
に、本発明によって、従来の検出回路に比べて非常に少
ない数のＭＯＳＦＥＴによって構成された検出回路を提
供することができる。
【００６０】特に図示しないが、上述の通り、レイアウ
ト面積もほぼＭＯＳＦＥＴの個数に比例するため、図５
と同様な関係となる。
ト面積もほぼＭＯＳＦＥＴの個数に比例するため、図５
と同様な関係となる。
【００６１】なお、第１および第２の実施例では、電荷
供給用のトランジスタとしてＰＭＯＳＦＥＴを、電荷引
き抜き用のトランジスタとしてＮＭＯＳＦＥＴを使用し
たが、ＭＯＳＦＥＴの閾値ＶTによる電圧の変動を考え
る必要がない場合は、全てのＭＯＳＦＥＴをＰ型もしく
はＮ型のＭＯＳＦＥＴで構成しても良い。また、高電位
線と低電位線とを入れ替え、トランジスタの導電型を反
転させても同様の効果を得られることは明らかである。
さらに、両実施例では、論理”１”検出回路について説
明したが、入力信号を反転することによって、論理”
０”検出回路を構成することもできる。
供給用のトランジスタとしてＰＭＯＳＦＥＴを、電荷引
き抜き用のトランジスタとしてＮＭＯＳＦＥＴを使用し
たが、ＭＯＳＦＥＴの閾値ＶTによる電圧の変動を考え
る必要がない場合は、全てのＭＯＳＦＥＴをＰ型もしく
はＮ型のＭＯＳＦＥＴで構成しても良い。また、高電位
線と低電位線とを入れ替え、トランジスタの導電型を反
転させても同様の効果を得られることは明らかである。
さらに、両実施例では、論理”１”検出回路について説
明したが、入力信号を反転することによって、論理”
０”検出回路を構成することもできる。
【００６２】
【発明の効果】このように、本発明によれば、２個以上
の論理”０”乃至”１”検出回路を少ない数のスイッチ
ング素子によって構成することができ、回路のレイアウ
ト面積も減少させることができる。したがって、回路の
動作速度を向上させると共に、消費電力を減少させるこ
とができる。
の論理”０”乃至”１”検出回路を少ない数のスイッチ
ング素子によって構成することができ、回路のレイアウ
ト面積も減少させることができる。したがって、回路の
動作速度を向上させると共に、消費電力を減少させるこ
とができる。
【図１】本発明の第１の実施例を示す回路図。
【図２】２入力の検出回路を示す回路図。
【図３】３入力の検出回路を示す回路図。
【図４】本発明の第２の実施例を示す回路図。
【図５】従来技術、第１の実施例および第２の実施例を
構成するために使用されるＭＯＳＦＥＴの数を示すグラ
フ。
構成するために使用されるＭＯＳＦＥＴの数を示すグラ
フ。
【図６】従来の検出回路を示す回路図。
ＶＤＤ 高電位ライン ＶＳＳ 低電位ライン ＭＰ１〜ＭＰ４、ＭＰＯ１〜ＭＰＯ３ Ｐ型ＭＯＳＦＥ
Ｔ ＭＮ１１〜１４、ＭＮ２１〜２４、ＭＮ３１〜３４、Ｍ
ＮＯ１〜３ Ｎ型ＭＯＳＦＥＴ Ｌ１〜３ ライン
Ｔ ＭＮ１１〜１４、ＭＮ２１〜２４、ＭＮ３１〜３４、Ｍ
ＮＯ１〜３ Ｎ型ＭＯＳＦＥＴ Ｌ１〜３ ライン
Claims (6)
- 【請求項１】 少なくとも第１、第２及び第３のスイッ
チングトランジスタを有する直列接続回路であって、そ
の両端が第１の電源ラインに接続された直列接続回路
と、前記第１乃至第３のスイッチングトランジスタの導
通・非導通をそれぞれ制御するための第１乃至第３の入
力信号が各々供給される第１乃至第３の入力端と、前記
第１及び第２のスイッチングトランジスタの接続点であ
る第１の節点と第２の電源ラインとの間に設けられた第
１のスイッチング回路と、前記第２及び第３のスイッチ
ングトランジスタの接続点である第２の節点と前記第２
の電源ラインとの間に設けられた第２のスイッチング回
路とを備え、前記第１及び第２のスイッチング回路の各
々は、複数のトランジスタを有し、これらトランジスタ
は、前記第１乃至第３の入力信号による前記第１乃至第
３のスイッチングトランジスタの導通・非導通に基づ
き、前記第１及び第２の節点の一方又は両方が前記第１
の電源ラインから電気的に切り離されたときは当該一方
又は両方を前記第２の電源ラインに電気的に接続するよ
うに、前記第１乃至第３の入力信号の中の選択された入
力信号により導通・非導通が制御されると共にソース・
ドレイン電流路が相互接続されていることを特徴とする
検出回路。 - 【請求項２】 前記第１及び第２の節点にそれぞれ接続
された第１及び第２の入力を有し、これら入力のうちの
一つでも前記第２の電源ラインのレベルをとるときにそ
の出力を前記第１の電源ラインのレベルにするゲート回
路をさらに備えることを特徴とする請求項１記載の検出
回路。 - 【請求項３】 前記第１のスイッチング回路は、前記第
１の節点と前記第２の電源ラインとの間に直列に接続さ
れた第１及び第２のトランジスタ並びにこれら第１及び
第２のトランジスタの接続点と前記第２の電源ラインと
の間に接続された第３のトランジスタを有し、前記第２
のスイッチング回路は、前記第２の節点と前記第２の電
源ラインとの間に直列に接続された第４及び第５のトラ
ンジスタ並びにこれら第４及び第５のトランジスタの接
続点と前記第２の節点との間に接続された第６のトラン
ジスタを有し、前記第１及び第６のトランジスタのゲー
トは前記第１の入力端に、前記第２及び第４のトランジ
スタのゲートは前記第２の入力端に、前記第３及び第５
のトランジスタのゲートは前記第３の入力端にそれぞれ
接続されていることを特徴とする請求項１又は２記載の
検出回路。 - 【請求項４】 前記第１のスイッチング回路は、前記第
１の節点と前記第２の電源ラインとの間に直列に接続さ
れた第１及び第２のトランジスタを有し、前記第２のス
イッチング回路は前記第２の節点と前記第２の電源ライ
ンとの間に直列に接続された第３及び第４のトランジス
タ並びにこれら第３及び第４のトランジスタの接続点と
前記第２の節点との間に接続された第５のトランジスタ
を有し、前記第１及び第５のトランジスタのゲートは前
記第１の入力端に、前記第２及び第３のトランジスタの
ゲートは前記第２の入力端に、前記第４のトランジスタ
のゲートは前記第３の入力端にそれぞれ接続されている
ことを特徴とする請求項１又は２記載の検出回路。 - 【請求項５】 前記ゲート回路はＮＡＮＤ回路であるこ
とを特徴とする請求項２記載の検出回路。 - 【請求項６】 前記第１乃至第３のスイッチングトラン
ジスタはＰ型及びＮ型の一方であり、前記第１及び第２
のスイッチング回路を構成する各トランジスタは前記Ｐ
型及びＮ型の他方であることを特徴とする請求項１又は
２記載の検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086722A JP2768301B2 (ja) | 1995-04-12 | 1995-04-12 | 検出回路 |
| US08/632,391 US5815007A (en) | 1995-04-12 | 1996-04-10 | More-than-one detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086722A JP2768301B2 (ja) | 1995-04-12 | 1995-04-12 | 検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288834A JPH08288834A (ja) | 1996-11-01 |
| JP2768301B2 true JP2768301B2 (ja) | 1998-06-25 |
Family
ID=13894772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086722A Expired - Fee Related JP2768301B2 (ja) | 1995-04-12 | 1995-04-12 | 検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5815007A (ja) |
| JP (1) | JP2768301B2 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
| GB2149160B (en) * | 1983-10-26 | 1987-02-11 | Philips Electronic Associated | Digital code detector circuit with priority |
| JPH0619701B2 (ja) * | 1985-10-31 | 1994-03-16 | 日本電気株式会社 | 半加算回路 |
-
1995
- 1995-04-12 JP JP7086722A patent/JP2768301B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-10 US US08/632,391 patent/US5815007A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5815007A (en) | 1998-09-29 |
| JPH08288834A (ja) | 1996-11-01 |
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