JP2536270B2 - 半加算回路 - Google Patents
半加算回路Info
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- JP2536270B2 JP2536270B2 JP2268966A JP26896690A JP2536270B2 JP 2536270 B2 JP2536270 B2 JP 2536270B2 JP 2268966 A JP2268966 A JP 2268966A JP 26896690 A JP26896690 A JP 26896690A JP 2536270 B2 JP2536270 B2 JP 2536270B2
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- JP
- Japan
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- terminal
- transistor
- half adder
- main pole
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半加算回路に関し、特にFETトランジスタで
集積回路を構成する場合に適する半加算回路に関する。
集積回路を構成する場合に適する半加算回路に関する。
従来のこの種の半加算回路は、CMOS論理ゲートを組合
わせて構成されている。複数ビットの半加算回路は、ビ
ット数に等しい数の１ビット半加算回路で構成すること
ができる。
わせて構成されている。複数ビットの半加算回路は、ビ
ット数に等しい数の１ビット半加算回路で構成すること
ができる。
第２図は、従来の半加算回路の一例を示すブロック図
である。第２図に示す従来例は、２ビットの半加算回路
であり、下位ビット用の１ビット半加算回路３と、上位
ビッ用の１ビット半加算回路４と、NOTゲート35とを具
備して構成されている。１ビット半加算器３は、外部か
ら入力データ信号D1および桁上げ信号Ci1を入力とするN
ORゲート31と出力がさらに上位ビット用の桁上げ信号C
o1となるNANDゲート32と、NORゲート31の出力を入力と
するNOTゲート33と、NANDゲート32・NOTゲート33の出力
を入力とし、加算データ信号▲▼を外部に出力する
NANDゲート34とを備えて構成されている。これら４つの
ゲート31〜34は、すべてMOS論理ゲートである。
である。第２図に示す従来例は、２ビットの半加算回路
であり、下位ビット用の１ビット半加算回路３と、上位
ビッ用の１ビット半加算回路４と、NOTゲート35とを具
備して構成されている。１ビット半加算器３は、外部か
ら入力データ信号D1および桁上げ信号Ci1を入力とするN
ORゲート31と出力がさらに上位ビット用の桁上げ信号C
o1となるNANDゲート32と、NORゲート31の出力を入力と
するNOTゲート33と、NANDゲート32・NOTゲート33の出力
を入力とし、加算データ信号▲▼を外部に出力する
NANDゲート34とを備えて構成されている。これら４つの
ゲート31〜34は、すべてMOS論理ゲートである。
１ビット半加算器４も１ビット半加算器３と同一の構
成であり、外部から入力データ信号D2を、さらに１ビッ
ト半加算器３の桁上げ信号▲▼を入力とするNOT
ゲート35の出力から桁上げ信号▲▼をそれぞれ入
力し、桁上げ信号▲▼を、さらに加算データ信号
▲▼を、外部にそれぞれ出力する。
成であり、外部から入力データ信号D2を、さらに１ビッ
ト半加算器３の桁上げ信号▲▼を入力とするNOT
ゲート35の出力から桁上げ信号▲▼をそれぞれ入
力し、桁上げ信号▲▼を、さらに加算データ信号
▲▼を、外部にそれぞれ出力する。
１ビット半加算器３・４は、いずれも同様に動作する
から、１ビット半加算器３の動作について説明する。
から、１ビット半加算器３の動作について説明する。
二つの入力する入力データ信号D1・桁上げ信号Ci1が
共に論理値“0"のとき、NORゲート31の出力が論理値
“1"、NOTゲート33の出力が論理値“0"となり、NANDゲ
ート34の出力すなわち加算データ信号▲▼は論理値
“1"となる。また、このとき、NONDゲート32の出力すな
わち桁上げ信号▲▼は論理値“1"となる。
共に論理値“0"のとき、NORゲート31の出力が論理値
“1"、NOTゲート33の出力が論理値“0"となり、NANDゲ
ート34の出力すなわち加算データ信号▲▼は論理値
“1"となる。また、このとき、NONDゲート32の出力すな
わち桁上げ信号▲▼は論理値“1"となる。
二つの入力のうち、いずれか一方が論理値“1"、他方
が論理値“0"のときは、NOTゲート33・NANDゲート32の
出力が共に論理値“1"となるから、加算データ信号▲
▼は論理値“0"、桁上げ信号▲▼は論理値“1"
となる。
が論理値“0"のときは、NOTゲート33・NANDゲート32の
出力が共に論理値“1"となるから、加算データ信号▲
▼は論理値“0"、桁上げ信号▲▼は論理値“1"
となる。
二つの入力が共に論理値“1"のときは、NANDゲート32
の出力すなわち桁上げ信号▲▼が論理値“0"とな
るから、加算データ信号▲▼は論理値“1"となる。
の出力すなわち桁上げ信号▲▼が論理値“0"とな
るから、加算データ信号▲▼は論理値“1"となる。
前記の入出力関係は、たしかに１ビット半加算器の入
出力関係となっている。CMOSの２入力NORゲート・NAND
ゲートは、それぞれ4FETを要し、同じくNOTゲートは2FE
Tを要する。ｎビットの同様な半加算回路では、必要FET
数は14個となるから、たとえば16ビットの従来の半加算
回路は224FETを要する。
出力関係となっている。CMOSの２入力NORゲート・NAND
ゲートは、それぞれ4FETを要し、同じくNOTゲートは2FE
Tを要する。ｎビットの同様な半加算回路では、必要FET
数は14個となるから、たとえば16ビットの従来の半加算
回路は224FETを要する。
この従来の半加算回路では、１ビット当たりの必要な
FET数が多いので、集積回路上における占有面積が大き
く高価であり、消費電力が大きいという問題点があっ
た。
FET数が多いので、集積回路上における占有面積が大き
く高価であり、消費電力が大きいという問題点があっ
た。
本発明の目的は、前記欠点を解決し、FET数が少なく
消費電力を低減した半加算回路を提供することにある。
消費電力を低減した半加算回路を提供することにある。
本発明の半加算回路の構成は、周期的かつ同時にオン
・オフする第一・第二のスイッチング手段と、互いに同
一導電型である第一・第二・第三・第四・第五の電界効
果型トランジスタとを備え、前記第一・第三のトランジ
スタの一主極を前記第二・第五のトランジスタの他主極
に、他主極を前記第一・第二のスイッチング手段を介し
て電源の第一の端子に、制御端子を共通にして入力桁上
げ信号端子にそれぞれ接続し、前記第二・第五のトラン
ジスタの一主極を共通にして電源の第二の端子に、制御
端子を入力データ信号端子・前記第一のトランジスタの
他主極にそれぞれ接続し、前記第四のトランジスタの一
主極を前記第五のトランジスタの他主極に、他主極を前
記第三のトランジスタの他主極と加算データ信号端子
に、制御端子を前記第二のトランジスタの制御端子にそ
れぞれ接続し、前記第一のトランジスタの他主極を出力
桁上げ信号端子に接続している１ビット半加算器を具備
することを特徴とする。
・オフする第一・第二のスイッチング手段と、互いに同
一導電型である第一・第二・第三・第四・第五の電界効
果型トランジスタとを備え、前記第一・第三のトランジ
スタの一主極を前記第二・第五のトランジスタの他主極
に、他主極を前記第一・第二のスイッチング手段を介し
て電源の第一の端子に、制御端子を共通にして入力桁上
げ信号端子にそれぞれ接続し、前記第二・第五のトラン
ジスタの一主極を共通にして電源の第二の端子に、制御
端子を入力データ信号端子・前記第一のトランジスタの
他主極にそれぞれ接続し、前記第四のトランジスタの一
主極を前記第五のトランジスタの他主極に、他主極を前
記第三のトランジスタの他主極と加算データ信号端子
に、制御端子を前記第二のトランジスタの制御端子にそ
れぞれ接続し、前記第一のトランジスタの他主極を出力
桁上げ信号端子に接続している１ビット半加算器を具備
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半加算回路を示す回路図
である。
である。
第１図において、本実施例は、２ビットの半加算回路
構成であり、下位ビット用の１ビット半加算器１と、上
位ビット用の１ビット半加算器２と、NOTゲート11とを
備えて構成されている。ここで、１ビット半加算器１
は、Ｐ形のFETトランジスタP1・P2とＮ形のFETトランジ
スタN1・N2・N3・N4・N5とを備えて構成されている。FE
TトランジスタP1・P2の、ゲートは、共通にプリチャー
ジ信号▲▼の端子に、ソースは共通に電源電圧VDDの
端子にそれぞれ接続されている。FETトランジスタN1・N
3の、ソースはFETN2・N5のドレインに、ドレインはFET
トランジスタP1・P2のドレインに、ゲートは共通に入力
桁上げ信号Ci1の端子に、それぞれ接続されている。FET
トランジスタN2・N5の、ソースは共通に電源電圧VSSの
端子に、ゲートは入力データ信号D1の端子・FETトラン
ジスタN1のドレインに、それぞれ接続されている。FET
トランジスタN4の、ソースはFETトランジスタN5のドレ
インに、ドレインはFETトランジスタN3のドレインと加
算データ信号▲▼の端子に、ゲートはFETトランジ
スタN2のゲートに、それぞれ接続されている。また、FE
TトランジスタN1のドレインは出力桁上げ信号▲
▼の端子に接続されている。
構成であり、下位ビット用の１ビット半加算器１と、上
位ビット用の１ビット半加算器２と、NOTゲート11とを
備えて構成されている。ここで、１ビット半加算器１
は、Ｐ形のFETトランジスタP1・P2とＮ形のFETトランジ
スタN1・N2・N3・N4・N5とを備えて構成されている。FE
TトランジスタP1・P2の、ゲートは、共通にプリチャー
ジ信号▲▼の端子に、ソースは共通に電源電圧VDDの
端子にそれぞれ接続されている。FETトランジスタN1・N
3の、ソースはFETN2・N5のドレインに、ドレインはFET
トランジスタP1・P2のドレインに、ゲートは共通に入力
桁上げ信号Ci1の端子に、それぞれ接続されている。FET
トランジスタN2・N5の、ソースは共通に電源電圧VSSの
端子に、ゲートは入力データ信号D1の端子・FETトラン
ジスタN1のドレインに、それぞれ接続されている。FET
トランジスタN4の、ソースはFETトランジスタN5のドレ
インに、ドレインはFETトランジスタN3のドレインと加
算データ信号▲▼の端子に、ゲートはFETトランジ
スタN2のゲートに、それぞれ接続されている。また、FE
TトランジスタN1のドレインは出力桁上げ信号▲
▼の端子に接続されている。
１ビット半加算器２も１ビット半加算器１と同一の構
成であり、入力データD2・加算データ信号▲▼・入
力桁上げ信号Ci2・出力桁上げ信号▲▼は、１ビ
ット半加算器１の入力データ信号D1・加算データ信号▲
▼・入力桁上げ信号Ci1・出力桁上げ信号▲
▼にそれぞれ対応している。また、NOTゲート11の、入
力は出力桁上げ信号▲▼の端子に、出力は入力桁
上げ信号Ci2の端子に、それぞれ接続されている。１ビ
ット半加算器１・２は、いずれも同様に動作するから、
１ビット半加算器１の動作について説明する。
成であり、入力データD2・加算データ信号▲▼・入
力桁上げ信号Ci2・出力桁上げ信号▲▼は、１ビ
ット半加算器１の入力データ信号D1・加算データ信号▲
▼・入力桁上げ信号Ci1・出力桁上げ信号▲
▼にそれぞれ対応している。また、NOTゲート11の、入
力は出力桁上げ信号▲▼の端子に、出力は入力桁
上げ信号Ci2の端子に、それぞれ接続されている。１ビ
ット半加算器１・２は、いずれも同様に動作するから、
１ビット半加算器１の動作について説明する。
第３図は、この１ビット半加算器１の動作を説明する
ためのタイム図である。
ためのタイム図である。
プリチャージ信号▲▼は、第３図に示すように、区
間ａで電源電圧VSS（以下、論理値“0"と略称する）、
区間ｂ・ｃ・ｄ・ｅ…で電源電圧VDD（以下、論理値
“1"と略称する）をとる信号である。
間ａで電源電圧VSS（以下、論理値“0"と略称する）、
区間ｂ・ｃ・ｄ・ｅ…で電源電圧VDD（以下、論理値
“1"と略称する）をとる信号である。
まず、区間ａにおける動作について説明する。
この区間で入力データ信号D1・入力桁上げ信号Ci1を
共に論理値“0"にする。FETトランジスタP1・N1がオン
・オフであるから、出力桁上げ信号▲▼の出力端
は論理値“1"の電位にチャージされる。また、FETトラ
ンジスタP2がオンであり、FETトランジスタN3・N4が共
にオフであるから、加算データ信号▲▼の出力端は
論理値“1"の電位にチャージされる。このように区間ａ
は桁上げ信号▲▼及び加算データ信号▲▼の
各出力端をプリチャージして、演算サイクルの初期状態
にセットする区間である。FETトランジスタP1・P2は、
このプリチャージ動作を制御するスイッチとして動作し
ている。
共に論理値“0"にする。FETトランジスタP1・N1がオン
・オフであるから、出力桁上げ信号▲▼の出力端
は論理値“1"の電位にチャージされる。また、FETトラ
ンジスタP2がオンであり、FETトランジスタN3・N4が共
にオフであるから、加算データ信号▲▼の出力端は
論理値“1"の電位にチャージされる。このように区間ａ
は桁上げ信号▲▼及び加算データ信号▲▼の
各出力端をプリチャージして、演算サイクルの初期状態
にセットする区間である。FETトランジスタP1・P2は、
このプリチャージ動作を制御するスイッチとして動作し
ている。
区間ｂは、入力データD1・入力桁上げ信号Ci1が共に
論理値“1"である場合の演算区間である。FETトランジ
スタP1がオフであり、FETトランジスタN1・N2が共にオ
ンであるから、桁上げ信号▲▼の出力端は論理値
“0"の電位にチャージされる。また、FETトランジスタP
2がオフであり、FETトランジスタN3・N4がオンである
が、FETトランジスタN5がオフであるから、加算データ
信号▲▼の出力端子は論理値“1"の電位が保持され
る。
論理値“1"である場合の演算区間である。FETトランジ
スタP1がオフであり、FETトランジスタN1・N2が共にオ
ンであるから、桁上げ信号▲▼の出力端は論理値
“0"の電位にチャージされる。また、FETトランジスタP
2がオフであり、FETトランジスタN3・N4がオンである
が、FETトランジスタN5がオフであるから、加算データ
信号▲▼の出力端子は論理値“1"の電位が保持され
る。
区間ｃは、入力データ信号D1・入力桁上げ信号Ci1が
論理値“1"・“0"である場合の演算区間である。FETト
ランジスタP1・N1が共にオフであるから、桁上げ信号▲
▼の出力端は論理値“1"の電位が保持される。ま
た、FETトランジスタP2がオフであり、FETトランジスタ
N4・N5が共にオンであるから、加算データ信号▲▼
の出力端は、論理値“0"の電位にチャージされる。
論理値“1"・“0"である場合の演算区間である。FETト
ランジスタP1・N1が共にオフであるから、桁上げ信号▲
▼の出力端は論理値“1"の電位が保持される。ま
た、FETトランジスタP2がオフであり、FETトランジスタ
N4・N5が共にオンであるから、加算データ信号▲▼
の出力端は、論理値“0"の電位にチャージされる。
区間ｄは、入力データ信号D1・入力桁上げ信号Ci1が
論理値“0"・“1"である場合の演算区間である。FETト
ランジスタP1・N2が共通にオフであるから、桁上げ信号
▲▼の出力端は論理値“1"の電位が保持される。
また、FETトランジスタP2がオフであり、FETトランジス
タN3・N5が共にオンであるから、加算データ信号▲
▼の出力端は、論理値“0"の電位にチャージされる。
論理値“0"・“1"である場合の演算区間である。FETト
ランジスタP1・N2が共通にオフであるから、桁上げ信号
▲▼の出力端は論理値“1"の電位が保持される。
また、FETトランジスタP2がオフであり、FETトランジス
タN3・N5が共にオンであるから、加算データ信号▲
▼の出力端は、論理値“0"の電位にチャージされる。
区間ｅは、入力データ信号D1・入力桁上げ信号Ci1が
共に論理値“0"である場合の演算区間である。FETトラ
ンジスタP1・N1が共にオフであるから、桁上げ信号▲
▼の出力端は論理値“1"の電位が保持される。ま
た、FETトランジスタP1・N3・N4が共にオフであるか
ら、加算データ信号▲▼の出力端は論理値“1"の電
位が保持される。
共に論理値“0"である場合の演算区間である。FETトラ
ンジスタP1・N1が共にオフであるから、桁上げ信号▲
▼の出力端は論理値“1"の電位が保持される。ま
た、FETトランジスタP1・N3・N4が共にオフであるか
ら、加算データ信号▲▼の出力端は論理値“1"の電
位が保持される。
第３図に図示するように、区間ｂ・ｃ・ｄ・ｅにおけ
るタイミングTb・Tc・Td・Teで加算データ信号▲▼
をサンプリングする。
るタイミングTb・Tc・Td・Teで加算データ信号▲▼
をサンプリングする。
以上説明したように、１ビット半加算器１は、たしか
に１ビット半加算器としての入出力関係を満足するよう
に動作する。
に１ビット半加算器としての入出力関係を満足するよう
に動作する。
１ビット半加算器１は、７個のFETトランジスタから
構成されている。第１図に示す実施例と同様にして、16
ビットの半加算回路を構成すれば、必要なFET数は112個
である。
構成されている。第１図に示す実施例と同様にして、16
ビットの半加算回路を構成すれば、必要なFET数は112個
である。
第４図は本発明の他の実施例を示す回路図である。第
４図に示す実施例は、前述した第１図に示す実施例と同
様に、２ビットの半加算回路であるが、１ビット半加算
器１におけるFETトランジスタP1・P2の代わりに、他の
スイッチ番号SP1・SP2を使用し、また１ビット半加算器
２においても同様に他のスイッチ素子を使用して構成さ
れている。その他の構成は、第１図と同様である。さら
に、スイッチ素子のオン・オフをFETトランジスタのオ
ン・オフに対応させることにより、第３図のタイム図と
同様の動作をするので、動作説明については省略する。
４図に示す実施例は、前述した第１図に示す実施例と同
様に、２ビットの半加算回路であるが、１ビット半加算
器１におけるFETトランジスタP1・P2の代わりに、他の
スイッチ番号SP1・SP2を使用し、また１ビット半加算器
２においても同様に他のスイッチ素子を使用して構成さ
れている。その他の構成は、第１図と同様である。さら
に、スイッチ素子のオン・オフをFETトランジスタのオ
ン・オフに対応させることにより、第３図のタイム図と
同様の動作をするので、動作説明については省略する。
なお、第１図・第４図において、FETトランジスタN1
とN2の接続位置、またはFETトランジスタN3とN4の接続
位置を入替えても動作は変わらない。
とN2の接続位置、またはFETトランジスタN3とN4の接続
位置を入替えても動作は変わらない。
以上説明したように、本発明は、プリチャージ信号を
使ってダイナミック動作をさせることにより、出力レベ
ルの変化時において電源間に貫通電流を流さず、しかも
１ビット当たりの必要FETトランジスタ数が少いので、
消費電力を小さくでき、集積回路上における占有面積を
小さくできる効果を有する。
使ってダイナミック動作をさせることにより、出力レベ
ルの変化時において電源間に貫通電流を流さず、しかも
１ビット当たりの必要FETトランジスタ数が少いので、
消費電力を小さくでき、集積回路上における占有面積を
小さくできる効果を有する。
第１図は本発明の一実施例の半加算回路を示す回路図、
第２図は従来の半加算回路を示すブロック図、第３図は
第１図における１ビット半加算器の動作を説明するため
のタイム図、第４図は本発明の他の実施例を示す回路図
である。 1,2,3,4……１ビット半加算器、11,33,35……NOTゲー
ト、P1・D5,N1〜N5……FETトランジスタ、VDD・VSS……
電源電圧、▲▼……プリチャージ信号、Ci1・Ci2……
入力桁上げ信号、D1・D2……入力データ信号、 ▲▼・▲▼……加算データ信号、31……NORゲ
ート、32,34……NANDゲート、ａ・ｂ・ｃ・ｄ・ｅ……
区間、Tb・Tc・Td・Te……タイミング、SP1・SP2……ス
イッチ素子。
第２図は従来の半加算回路を示すブロック図、第３図は
第１図における１ビット半加算器の動作を説明するため
のタイム図、第４図は本発明の他の実施例を示す回路図
である。 1,2,3,4……１ビット半加算器、11,33,35……NOTゲー
ト、P1・D5,N1〜N5……FETトランジスタ、VDD・VSS……
電源電圧、▲▼……プリチャージ信号、Ci1・Ci2……
入力桁上げ信号、D1・D2……入力データ信号、 ▲▼・▲▼……加算データ信号、31……NORゲ
ート、32,34……NANDゲート、ａ・ｂ・ｃ・ｄ・ｅ……
区間、Tb・Tc・Td・Te……タイミング、SP1・SP2……ス
イッチ素子。
Claims (1)
- 【請求項１】周期的かつ同時にオン・オフする第一・第
二のスイッチング手段と、互いに同一導電型である第一
・第二・第三・第四・第五の電界効果型トランジスタと
を備え、前記第一・第三のトランジスタの一主極を前記
第二・第五のトランジスタの他主極に、他主極を前記第
一・第二のスイッチング手段を介して電源の第一の端子
に、制御端子を共通にして入力桁上げ信号端子にそれぞ
れ接続し、前記第二・第五のトランジスタの一主極を共
通にして電源の第二の端子に、制御端子を入力データ信
号端子・前記第一のトランジスタの他主極にそれぞれ接
続し、前記第四のトランジスタの一主極を前記第五のト
ランジスタの他主極に、他主極を前記第三のトランジス
タの他主極と加算データ信号端子に、制御端子を前記第
二のトランジスタの制御端子にそれぞれ接続し、前記第
一のトランジスタの他主極を出力桁上げ信号端子に接続
している１ビット半加算器を具備することを特徴とする
半加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268966A JP2536270B2 (ja) | 1990-10-05 | 1990-10-05 | 半加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268966A JP2536270B2 (ja) | 1990-10-05 | 1990-10-05 | 半加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145525A JPH04145525A (ja) | 1992-05-19 |
| JP2536270B2 true JP2536270B2 (ja) | 1996-09-18 |
Family
ID=17465779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268966A Expired - Lifetime JP2536270B2 (ja) | 1990-10-05 | 1990-10-05 | 半加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536270B2 (ja) |
-
1990
- 1990-10-05 JP JP2268966A patent/JP2536270B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145525A (ja) | 1992-05-19 |
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