JP2002529950A - 差分出力の同相モードフィードバックを持つデバイス - Google Patents
差分出力の同相モードフィードバックを持つデバイスInfo
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Abstract
(57)【要約】
オペアンプなどの機能回路は差分出力を有する。差分出力部での同相モード信号は、差分出力部と同相モード調整用入力部の間にカップリングされている同相モードフィードバック回路によって調整される。この同相モードフィードバック回路は複数のＩＧＦＥＴを含んでいるが、その各々がチャネルとバックゲートを有し、また、その差分出力の各接続部がＩＧＦＥＴのそれぞれのバックゲートにカップリングされている。したがって、出力部に顕れる電圧は、チャネル電流に影響する。この電流の和によって同相モード制御入力に対するフィードバックが決定される。
Description
【０００１】 発明の分野 本発明は差分出力（differential output）を持つ機能回路を含むデバイスに
関する。
関する。
【０００２】 背景技術 ジョンズ(David A. Johns)とマーチン(Ken Martin)によって書かれ１９９７年
にワイリー社(John Wiley and Sons)によって発行された「アナログ集積回路」
とう題名の本に、差分出力と、この差分出力の電位の同相モードを制御するため
の同相モードフィードバック回路とを持った、オペアンプが記述されている。
にワイリー社(John Wiley and Sons)によって発行された「アナログ集積回路」
とう題名の本に、差分出力と、この差分出力の電位の同相モードを制御するため
の同相モードフィードバック回路とを持った、オペアンプが記述されている。
【０００３】 差分出力の回路、例えばオペアンプは、その出力信号を、２つの出力接続部に
おける電位または電流同士間の差として送出する。これと対照的に、シングルエ
ンド出力の回路はその出力を電源接続部に対する電位として送出する。シングル
エンド出力部を持った回路と比較して、差分出力を持った回路は、基板と電源の
ノイズの除去性が改良され、動的範囲が広がり、システマティックオフセットの
消去性や減少性が増す。
おける電位または電流同士間の差として送出する。これと対照的に、シングルエ
ンド出力の回路はその出力を電源接続部に対する電位として送出する。シングル
エンド出力部を持った回路と比較して、差分出力を持った回路は、基板と電源の
ノイズの除去性が改良され、動的範囲が広がり、システマティックオフセットの
消去性や減少性が増す。
【０００４】 差分出力の同相モード（common mode）電位、すなわち２つの出力接続部での
電位の平均は出力信号にとってはなんら意義はない。しかしながら、回路が適切
に動作することを保証するためには、同相モード電位はある設定電位の近傍に保
たなければならない。同相モードフィードバック回路は一般的には、差分出力の
同相モードを調節するために用いられる。
電位の平均は出力信号にとってはなんら意義はない。しかしながら、回路が適切
に動作することを保証するためには、同相モード電位はある設定電位の近傍に保
たなければならない。同相モードフィードバック回路は一般的には、差分出力の
同相モードを調節するために用いられる。
【０００５】 ジョンズとマーチンは、各々が電流源および第１と第２のＩＧＦＥＴを含む２
つの差分対から成る同相モードフィードバック回路を開示しているが、この場合
、各対における第１のＩＧＦＥＴのゲートは差分出力の接続部の内のそれぞれ一
方にカップリングされており、第２のＭＯＳＦＥＴのゲートは基準電位にカップ
リングされている。（ＩＧＦＥＴとはInsulating Gate Field Effect Transisto
rの略であって一般的にはＭＯＳＦＥＴ（Metal Oxide Silicon Field Transisto
r）とも呼ばれ、ポリシリコンゲート電極を含むある種のゲート電極を持ったＦ
ＥＴを含むものと解釈される）。差分対の出力は、基準電位と同相モード電位間
の差に比例する電流が発生するように合成される。この電流をフィードバックと
して用いて、差分出力の同相モードを制御する。
つの差分対から成る同相モードフィードバック回路を開示しているが、この場合
、各対における第１のＩＧＦＥＴのゲートは差分出力の接続部の内のそれぞれ一
方にカップリングされており、第２のＭＯＳＦＥＴのゲートは基準電位にカップ
リングされている。（ＩＧＦＥＴとはInsulating Gate Field Effect Transisto
rの略であって一般的にはＭＯＳＦＥＴ（Metal Oxide Silicon Field Transisto
r）とも呼ばれ、ポリシリコンゲート電極を含むある種のゲート電極を持ったＦ
ＥＴを含むものと解釈される）。差分対の出力は、基準電位と同相モード電位間
の差に比例する電流が発生するように合成される。この電流をフィードバックと
して用いて、差分出力の同相モードを制御する。
【０００６】 この同相モードフィードバック回路は、差分対の接続部の電位が差分対の動作
範囲内にある場合、すなわち、電源電位から、ＩＧＦＥＴしきい値と電流源飽和
電圧を加算した値を、減算した値未満である場合にしか正常に動作しない。一般
的には、電源電位同士間の電位範囲である１．２ボルトという値は差分出力部で
の電位としては用いることはできないことを意味する。低電源範囲の回路の場合
、これはかなり制限となる。
範囲内にある場合、すなわち、電源電位から、ＩＧＦＥＴしきい値と電流源飽和
電圧を加算した値を、減算した値未満である場合にしか正常に動作しない。一般
的には、電源電位同士間の電位範囲である１．２ボルトという値は差分出力部で
の電位としては用いることはできないことを意味する。低電源範囲の回路の場合
、これはかなり制限となる。
【０００７】 発明の概要 とりわけ、本発明の目的は、差分出力部での電位が変化し得る範囲を増すこと
を可能とすることにある。
を可能とすることにある。
【０００８】 本発明によれば、同相モードフィードバック回路がＩＧＦＥＴを備えているが
、差分出力の接続部は、同相モードに依存するチャネル電流に影響するようにバ
ックゲートにカップリングされている。影響の和を用いて、同相モードを同相モ
ード制御入力にフィードバックさせる。
、差分出力の接続部は、同相モードに依存するチャネル電流に影響するようにバ
ックゲートにカップリングされている。影響の和を用いて、同相モードを同相モ
ード制御入力にフィードバックさせる。
【０００９】 バックゲートに可変電位を印加した場合、ＩＧＦＥＴは、その電位がＩＧＦＥ
Ｔのゲートに印加された場合よりも、広い範囲にわたって動作可能である。した
がって、同相モードフィードバック回路はより広い範囲にわたって動作可能であ
る。
Ｔのゲートに印加された場合よりも、広い範囲にわたって動作可能である。した
がって、同相モードフィードバック回路はより広い範囲にわたって動作可能であ
る。
【００１０】 ＩＧＦＥＴのゲートは、電源接続部の内の１つに接続し、これによって、ＩＧ
ＦＥＴができる限り広い電位範囲にわたって動作可能となるようにするのが望ま
しい。
ＦＥＴができる限り広い電位範囲にわたって動作可能となるようにするのが望ま
しい。
【００１１】 本発明によるデバイスのある実施形態では、ＩＧＦＥＴを流れる電流を合計し
て、例えば、電流ミラー技法を用いたりおよび／またはＩＧＦＥＴのチャネルか
ら調整用入力部に至る電流経路を提供することによって、機能回路の同相モード
調整用入力部に供給される電流を決定するようになっている。したがって、この
電流の合計が変化すると、同相モード電圧が調整される。
て、例えば、電流ミラー技法を用いたりおよび／またはＩＧＦＥＴのチャネルか
ら調整用入力部に至る電流経路を提供することによって、機能回路の同相モード
調整用入力部に供給される電流を決定するようになっている。したがって、この
電流の合計が変化すると、同相モード電圧が調整される。
【００１２】 同相モードフィードバックが差分出力電圧に対する残留依存性を示すことがあ
り得る。これが問題となるといけないので、この残留依存性を、バックゲートが
差分出力の接続部にカップリングされた追加のＩＧＦＥＴを用いて減少させ、こ
れによって、この追加のＩＧＦＥＴ中を流れる電流が既述のＩＧＦＥＴの残留効
果に対する補償効果を持つように、同相モード電位がそのチャネル電流にさらに
影響を及ぼすようにしてもよい。
り得る。これが問題となるといけないので、この残留依存性を、バックゲートが
差分出力の接続部にカップリングされた追加のＩＧＦＥＴを用いて減少させ、こ
れによって、この追加のＩＧＦＥＴ中を流れる電流が既述のＩＧＦＥＴの残留効
果に対する補償効果を持つように、同相モード電位がそのチャネル電流にさらに
影響を及ぼすようにしてもよい。
【００１３】 本発明のこれらの利点ある態様および他の態様は添付図面を用いて非制限的な
例を参照して説明する。
例を参照して説明する。
【００１４】
差分出力および同相モードフィードバック回路を備えるオペアンプの例を図１
に示す。 回路は供給接続部ＶｃｃおよびＶｅｅを備える。オペアンプは同相の
供給接続部を持つ第１および第２ＰＭＯＳトランジスタ１２ａ、ｂを含む差分対
、および同相供給接続部とＶｃｃ供給接続部間に接続された電流源１０を含む。
オペアンプは供給接続部ＶｅｅとＶｃｃ間に接続された第１および第２電流ホー
ルディングブランチを含み、その各々はノード１５ａ、ｂ、ＮＭＯＳトランジス
タ１４ａ、ｂのチャネル、差分出力１６ａ、ｂの接続部、電流源１６ａ、ｂ、お
よび電源接続部Ｖｃｃを順次含む。第１および第２電流源のドレインはそれぞれ
２つの電流ホールディングブランチの１つのノード１５ａ、ｂにそれぞれ接続さ
れる。第１および第２ＮＭＯＳトランジスタのゲートはバイアス電圧接続部ＶＢ
に接続される。
に示す。 回路は供給接続部ＶｃｃおよびＶｅｅを備える。オペアンプは同相の
供給接続部を持つ第１および第２ＰＭＯＳトランジスタ１２ａ、ｂを含む差分対
、および同相供給接続部とＶｃｃ供給接続部間に接続された電流源１０を含む。
オペアンプは供給接続部ＶｅｅとＶｃｃ間に接続された第１および第２電流ホー
ルディングブランチを含み、その各々はノード１５ａ、ｂ、ＮＭＯＳトランジス
タ１４ａ、ｂのチャネル、差分出力１６ａ、ｂの接続部、電流源１６ａ、ｂ、お
よび電源接続部Ｖｃｃを順次含む。第１および第２電流源のドレインはそれぞれ
２つの電流ホールディングブランチの１つのノード１５ａ、ｂにそれぞれ接続さ
れる。第１および第２ＮＭＯＳトランジスタのゲートはバイアス電圧接続部ＶＢ
に接続される。
【００１５】 同相モードフィードバック回路１８は、差分出力の接続部１７ａ、ｂおよび電
流ホールディングブランチの間に接続される。制御回路は差分出力接続部１７ａ
、ｂにカップリングする入力を有する。同相モードフィードバック回路は制御可
能な電流源出力１９ａ、ｂを有する。制御可能電流源出力１９ａ、ｂはまたそれ
ぞれ一方の電流ホールディングブランチの一部であり、それぞれはノード１５ａ
、ｂのそれぞれ１つに接続されて、電流に高インピーダンスを付与する。
流ホールディングブランチの間に接続される。制御回路は差分出力接続部１７ａ
、ｂにカップリングする入力を有する。同相モードフィードバック回路は制御可
能な電流源出力１９ａ、ｂを有する。制御可能電流源出力１９ａ、ｂはまたそれ
ぞれ一方の電流ホールディングブランチの一部であり、それぞれはノード１５ａ
、ｂのそれぞれ１つに接続されて、電流に高インピーダンスを付与する。
【００１６】 同相モードフィードバック回路１８の中にＭＯＳトランジスタ２１０ａ、ｂが
ある。差分出力の接続部１７ａ、ｂはそれぞれ一方のＭＯＳトランジスタ２１０
ａ、ｂのバックゲートに接続される。（図１に示されていない）他の回路が、Ｍ
ＯＳトランジスタ２１０ａ、ｂを制御可能な電流源出力１９ａ、ｂにカップリン
グする。
ある。差分出力の接続部１７ａ、ｂはそれぞれ一方のＭＯＳトランジスタ２１０
ａ、ｂのバックゲートに接続される。（図１に示されていない）他の回路が、Ｍ
ＯＳトランジスタ２１０ａ、ｂを制御可能な電流源出力１９ａ、ｂにカップリン
グする。
【００１７】 作動中、入力電位が、差分対内のＰＭＯＳトランジスタ１２ａ、ｂのゲートに
印加される。入力電位は、ＰＭＯＳトランジスタ上の差分対における、電流源１
０からの電流のＰＭＯＳトランジスタの分配を制御する。
印加される。入力電位は、ＰＭＯＳトランジスタ上の差分対における、電流源１
０からの電流のＰＭＯＳトランジスタの分配を制御する。
【００１８】 ホールドバック分岐はこの配分を差分出力の接続部１７ａ、ｂへ渡す。電流源
１６ａ、ｂおよび制御可能電流出力１９ａ、ｂによって等しい電流が電流ホール
ディングブランチに供給される。その結果、差分対内のＰＭＯＳトランジスタ１
２ａ、ｂによって供給される電流間の差が、差分出力の接続部１７ａ、ｂにおけ
る電流間の差を決定する。第１および第２のＮＭＯＳトランジスタ１４ａ、ｂは
カスコードとして働き、ノード１５ａ、ｂを差分出力の接続部１７ａ、ｂにおけ
る電位の変化から遮断する。
１６ａ、ｂおよび制御可能電流出力１９ａ、ｂによって等しい電流が電流ホール
ディングブランチに供給される。その結果、差分対内のＰＭＯＳトランジスタ１
２ａ、ｂによって供給される電流間の差が、差分出力の接続部１７ａ、ｂにおけ
る電流間の差を決定する。第１および第２のＮＭＯＳトランジスタ１４ａ、ｂは
カスコードとして働き、ノード１５ａ、ｂを差分出力の接続部１７ａ、ｂにおけ
る電位の変化から遮断する。
【００１９】 同相モードフィードバック回路１８によって、接続部１７ａ、ｂの同相モード
電位（それらの合計の半分）が所定の電位に保たれる。この目的のために同相モ
ードフィードバック回路１８は、基準電位および差分出力の接続部１７ａ、ｂの
電位の同相モード間の差を検知する。同相モードフィードバック回路１８は、そ
の差に応じて（その差に比例して）、差分出力の接続部１７ａ、ｂを通る電流を
調整する。それはネガティブ・フィードバック・ループをもたらして、差分出力
の同相モードを実質的に基準電位に維持する。
電位（それらの合計の半分）が所定の電位に保たれる。この目的のために同相モ
ードフィードバック回路１８は、基準電位および差分出力の接続部１７ａ、ｂの
電位の同相モード間の差を検知する。同相モードフィードバック回路１８は、そ
の差に応じて（その差に比例して）、差分出力の接続部１７ａ、ｂを通る電流を
調整する。それはネガティブ・フィードバック・ループをもたらして、差分出力
の同相モードを実質的に基準電位に維持する。
【００２０】 図１の特定の回路において、同相フィードバック回路１８は電流ホールディン
グブランチを経由して差分出力の接続部１７ａ、ｂを通る電流を調整する。電流
源は電流ホールディングブランチの全ての端子において接続されているので、同
相モードフィードバック回路１８によって供給される電流は差分出力の接続部１
７ａ、ｂに流入しなければならない。同相モードフィードバック回路１８は両方
の制御可能電流源出力１９ａ、ｂから同じ電流を供給するように配置されている
。
グブランチを経由して差分出力の接続部１７ａ、ｂを通る電流を調整する。電流
源は電流ホールディングブランチの全ての端子において接続されているので、同
相モードフィードバック回路１８によって供給される電流は差分出力の接続部１
７ａ、ｂに流入しなければならない。同相モードフィードバック回路１８は両方
の制御可能電流源出力１９ａ、ｂから同じ電流を供給するように配置されている
。
【００２１】 差分出力の同相モード電位が所望の基準電位に等しいときは、同相モードフィ
ードバック回路１８は、差分出力において正味の同相モード電流が実質的に存在
しないようにする。即ちその場合それは、電流出力１９ａ、ｂが「ゼロ入力」電
流を供給するようにする。その「ゼロ入力」電流の合計は、差分対の電流源１０
および電流ホールディングブランチの電流源１６ａ、ｂからの電流の合計に実質
的に等しい。差分出力の同相モード電位が所望の電位から逸れたときは、電流出
力１９ａ、ｂからの電流はその変位に比例して変化する。
ードバック回路１８は、差分出力において正味の同相モード電流が実質的に存在
しないようにする。即ちその場合それは、電流出力１９ａ、ｂが「ゼロ入力」電
流を供給するようにする。その「ゼロ入力」電流の合計は、差分対の電流源１０
および電流ホールディングブランチの電流源１６ａ、ｂからの電流の合計に実質
的に等しい。差分出力の同相モード電位が所望の電位から逸れたときは、電流出
力１９ａ、ｂからの電流はその変位に比例して変化する。
【００２２】 本発明は図１に示す特定の構成に限定されない。例えば差分対のトランジスタ
のドレインを差分出力へ接続するためのすべての経路を、用いてもよい。例えば
電流ホールディングブランチを省いて、差分対内のトランジスタ１２ａ、ｂのド
レインから直接出力を得てもよい。差分対の代りにより複雑な入力回路を用いて
もよい。回路は差分アンプである必要さえ無く、差分出力をもつどのような回路
でもよい。本質的なことは、同相モードフィードバック回路が含まれており、そ
れが回路の出力において同相モードコンポーネントを調節するということである
。
のドレインを差分出力へ接続するためのすべての経路を、用いてもよい。例えば
電流ホールディングブランチを省いて、差分対内のトランジスタ１２ａ、ｂのド
レインから直接出力を得てもよい。差分対の代りにより複雑な入力回路を用いて
もよい。回路は差分アンプである必要さえ無く、差分出力をもつどのような回路
でもよい。本質的なことは、同相モードフィードバック回路が含まれており、そ
れが回路の出力において同相モードコンポーネントを調節するということである
。
【００２３】 差分出力の接続部の電位が広範囲にわたって変化するときに同相モードフィー
ドバック回路１８が作動を維持するということが重要である。このために、差分
出力の接続部１７ａ、ｂの電位はＭＯＳトランジスタ２１０ａ、ｂのバックゲー
トを通じて同相モードフィードバック回路１８に影響を与える。差分出力の接続
部１７ａ、ｂの電位はバックゲートを通じてＭＯＳトランジスタ２１０ａ、ｂの
チャネルを流れる電流および／またはチャネルを横断する電圧に影響を及ぼし、
この電流および／または電圧は、制御可能差分電流源出力によって供給される電
流の調整を制御する。
ドバック回路１８が作動を維持するということが重要である。このために、差分
出力の接続部１７ａ、ｂの電位はＭＯＳトランジスタ２１０ａ、ｂのバックゲー
トを通じて同相モードフィードバック回路１８に影響を与える。差分出力の接続
部１７ａ、ｂの電位はバックゲートを通じてＭＯＳトランジスタ２１０ａ、ｂの
チャネルを流れる電流および／またはチャネルを横断する電圧に影響を及ぼし、
この電流および／または電圧は、制御可能差分電流源出力によって供給される電
流の調整を制御する。
【００２４】 この目的のためにバックゲートを用いることによって広い作動範囲が得られる
；作動範囲についての唯一の条件は、ソースおよびドレインからバックゲートへ
の接合ダイオードがその伝導性を排除するということである。ＰＭＯＳトランジ
スタ１７ａ、ｂの場合、このことはバックゲート電位が約５００ｍＶより大きく
、且つ、ソース／ドレイン電位の最高値より小さく維持されなければならないこ
とを意味する。従って、これらのドレイン電位がＶｅｅの近傍に保たれていれば
、同相モードフィードバック回路１８は差分出力の接続部１７ａ、ｂの電位をほ
とんど供給電圧の全範囲にわたって取り扱うことが可能となる。（同様にＮＭＯ
Ｓトランジスタ２１０ａ、ｂの場合は、電位は約５００ｍＶより小さく、且つ、
ソース／ドレイン電圧の最低値より大きくすべきであり、これらのソース／ドレ
イン電圧がＶｃｃ近傍に保たれていれば広い作動範囲が実現される）。
；作動範囲についての唯一の条件は、ソースおよびドレインからバックゲートへ
の接合ダイオードがその伝導性を排除するということである。ＰＭＯＳトランジ
スタ１７ａ、ｂの場合、このことはバックゲート電位が約５００ｍＶより大きく
、且つ、ソース／ドレイン電位の最高値より小さく維持されなければならないこ
とを意味する。従って、これらのドレイン電位がＶｅｅの近傍に保たれていれば
、同相モードフィードバック回路１８は差分出力の接続部１７ａ、ｂの電位をほ
とんど供給電圧の全範囲にわたって取り扱うことが可能となる。（同様にＮＭＯ
Ｓトランジスタ２１０ａ、ｂの場合は、電位は約５００ｍＶより小さく、且つ、
ソース／ドレイン電圧の最低値より大きくすべきであり、これらのソース／ドレ
イン電圧がＶｃｃ近傍に保たれていれば広い作動範囲が実現される）。
【００２５】 様々な回路を用いて、制御可能な電流出力１９ａ、ｂを通る電流をＭＯＳトラ
ンジスタ２１０ａ、ｂを横切る電流および／または電圧の関数として制御するこ
とが可能である。そのような回路のいくつかを以下に示す。
ンジスタ２１０ａ、ｂを横切る電流および／または電圧の関数として制御するこ
とが可能である。そのような回路のいくつかを以下に示す。
【００２６】 本発明に従う同相モードフィードバック回路１８の第１の実施形態を図２に示
す。図２の同相モードフィードバック回路は、検知回路２０、２１ａ、ｂ、電流
制御回路２３、および同一の第１、第２、第３の制御可能電流源２２ａ〜ｃを含
む。第１および第２制御可能電流源２２ａ、ｂは、第１および第２電流源出力１
９ａ、ｂに接続する出力をそれぞれ持つ。
す。図２の同相モードフィードバック回路は、検知回路２０、２１ａ、ｂ、電流
制御回路２３、および同一の第１、第２、第３の制御可能電流源２２ａ〜ｃを含
む。第１および第２制御可能電流源２２ａ、ｂは、第１および第２電流源出力１
９ａ、ｂに接続する出力をそれぞれ持つ。
【００２７】 図２の検知回路は、出力を検知分岐２１ａおよび基準分岐２１ｂに渡す同相電
流源２０を含む。検知分岐は供給電圧接続部Ｖｅｅにカップリングされた出力を
持ち、基準分岐は第３制御可能電流源２２ｃの出力および電流制御回路２３にカ
ップリングされた出力を持つ。電流制御回路は第１、第２および第３の制御可能
電流源２２ａ〜ｃの制御入力にカップリングされた出力を持つ。
流源２０を含む。検知分岐は供給電圧接続部Ｖｅｅにカップリングされた出力を
持ち、基準分岐は第３制御可能電流源２２ｃの出力および電流制御回路２３にカ
ップリングされた出力を持つ。電流制御回路は第１、第２および第３の制御可能
電流源２２ａ〜ｃの制御入力にカップリングされた出力を持つ。
【００２８】 検知分岐は第１および第２の電流分岐２５ａ〜ｂを含む。基準分岐は第３電流
分岐２５ｃを含む。各電流分岐２５ａ〜ｃは、直列に接続された第１および第２
ＰＭＯＳトランジスタ２１０ａ〜ｃ、２１２ａ〜ｃのチャネルを含む。トランジ
スタ２１０ａ〜ｃ、２１２ａ〜ｃのゲートは電源接続部Ｖｅｅに接続する。
分岐２５ｃを含む。各電流分岐２５ａ〜ｃは、直列に接続された第１および第２
ＰＭＯＳトランジスタ２１０ａ〜ｃ、２１２ａ〜ｃのチャネルを含む。トランジ
スタ２１０ａ〜ｃ、２１２ａ〜ｃのゲートは電源接続部Ｖｅｅに接続する。
【００２９】 電流制御回路２３は、ＮＭＯＳトランジスタ２３２のチャネル経由で第１ノー
ドにカップリングされた電流源２３０を含む。ＮＭＯＳトランジスタ２３２のゲ
ートはバイアス電圧接続部ＶＢにカップリングされる。電流源２３０およびＮＭ
ＯＳトランジスタ２３２のチャネル間の第２ノードは第１、第２および第３制御
可能電流源２２ａ〜ｃの制御入力にカップリングされる。
ドにカップリングされた電流源２３０を含む。ＮＭＯＳトランジスタ２３２のゲ
ートはバイアス電圧接続部ＶＢにカップリングされる。電流源２３０およびＮＭ
ＯＳトランジスタ２３２のチャネル間の第２ノードは第１、第２および第３制御
可能電流源２２ａ〜ｃの制御入力にカップリングされる。
【００３０】 第１および第２電流分岐２５ａ〜ｃ内の第１ＰＭＯＳトランジスタ２１０ａ〜
ｂのバックゲートは、差分出力の第１接続部１７ａおよび差分出力の第２接続部
１７ｂに接続する。第１および第２電流分岐２５ａ〜ｂ内の第１ＰＭＯＳトラン
ジスタ２１０ａ、ｂのドレインは、相互に接続される。
ｂのバックゲートは、差分出力の第１接続部１７ａおよび差分出力の第２接続部
１７ｂに接続する。第１および第２電流分岐２５ａ〜ｂ内の第１ＰＭＯＳトラン
ジスタ２１０ａ、ｂのドレインは、相互に接続される。
【００３１】 基準分岐２１ｂ内の第１ＰＭＯＳトランジスタ２１０ｃのバックゲートは、基
準電位に接続される。
準電位に接続される。
【００３２】 作動中、図１の電流ホールディングブランチ内の電流源１６ａ、ｂはそれぞれ
電流Ｉを供給し、差分対の電流源１０は電流２Ｉを供給すると想定している。同
相電流源２０は電流３Ｉを供給し、同相制御回路２３の電流源２３０は電流Ｉを
供給する。基準分岐２１ｂを通る電流をＹとする。
電流Ｉを供給し、差分対の電流源１０は電流２Ｉを供給すると想定している。同
相電流源２０は電流３Ｉを供給し、同相制御回路２３の電流源２３０は電流Ｉを
供給する。基準分岐２１ｂを通る電流をＹとする。
【００３３】 電流制御回路２３は、第１、第２および第３電流源２２ａ〜ｃによって供給さ
れる電流がそれぞれ実質的にＩ＋Ｙに等しくなるように働く。
れる電流がそれぞれ実質的にＩ＋Ｙに等しくなるように働く。
【００３４】 このことは、電流Ｉが電流制御回路２３内の電流源２３０によって第１ノード
に供給され、電流Ｙが第３電流分岐２５ｃによって供給されるので、達成される
。制御可能電流源２２ａ〜ｃの制御電圧は、この電流が第３制御可能電流源２２
ｃからの電流によって均衡するまで第２ノードにおける電位によって調整される
。
に供給され、電流Ｙが第３電流分岐２５ｃによって供給されるので、達成される
。制御可能電流源２２ａ〜ｃの制御電圧は、この電流が第３制御可能電流源２２
ｃからの電流によって均衡するまで第２ノードにおける電位によって調整される
。
【００３５】 ノード１５ａ、ｂに供給される電流の合計はこうして、（差分対の電流源から
の）２Ｉプラス（電流ホールディングブランチ内の電流源１６ａ、ｂからの）２
Ｉマイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの
）２（Ｉ＋Ｙ）となり、即ち２（Ｉ−Ｙ）となる。
の）２Ｉプラス（電流ホールディングブランチ内の電流源１６ａ、ｂからの）２
Ｉマイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの
）２（Ｉ＋Ｙ）となり、即ち２（Ｉ−Ｙ）となる。
【００３６】 同相モードフィードバック回路１８は、ノード１５ａ、ｂに供給される電流の
合計が実質的にゼロになるまで即ちＹ＝Ｉになるまで、電流ホールディングブラ
ンチに供給される電流を調節する。差分出力の接続部の同相モード電位はこの合
計がゼロであるときだけ安定している。
合計が実質的にゼロになるまで即ちＹ＝Ｉになるまで、電流ホールディングブラ
ンチに供給される電流を調節する。差分出力の接続部の同相モード電位はこの合
計がゼロであるときだけ安定している。
【００３７】 ゼロの差分出力電圧において、即ち差分出力の接続部１７ａ、ｂの電位が等し
い場合、差分出力の接続部１７ａ、ｂにおけるかつ第１および第２電流分岐２５
ａ、ｂの第１ＰＭＯＳトランジスタ２１０ａ、ｂのバックゲートに供給される電
圧が調節されて第３電流分岐内の第１ＰＭＯＳトランジスタ２１０ｃのバックゲ
ートに供給される基準電圧に等しくなるときに、Ｙ＝Ｉとなり得る。
い場合、差分出力の接続部１７ａ、ｂにおけるかつ第１および第２電流分岐２５
ａ、ｂの第１ＰＭＯＳトランジスタ２１０ａ、ｂのバックゲートに供給される電
圧が調節されて第３電流分岐内の第１ＰＭＯＳトランジスタ２１０ｃのバックゲ
ートに供給される基準電圧に等しくなるときに、Ｙ＝Ｉとなり得る。
【００３８】 差分出力電圧がゼロから増加する場合、ＰＭＯＳトランジスタ２１０ａ、ｂの
１つを通る電流は増大し、他方のＰＭＯＳトランジスタ２１０ａ、ｂを通る電流
はほぼ同量だけ減少する。従って、これらの２つの電流の合計はなおゼロの差分
出力電圧に対する場合とほぼ同じであり、同相モード電位は基準電位の近傍に留
まる。
１つを通る電流は増大し、他方のＰＭＯＳトランジスタ２１０ａ、ｂを通る電流
はほぼ同量だけ減少する。従って、これらの２つの電流の合計はなおゼロの差分
出力電圧に対する場合とほぼ同じであり、同相モード電位は基準電位の近傍に留
まる。
【００３９】 同相モードフィードバック回路の第１の変更例を図３に示す。図２の回路との
相違は、第１および第２電流分岐が供給ノードＶｅｅに接続せず、それぞれ第１
および第２制御可能電流源２２ａ、ｂの出力に接続していることである。さらに
電流制御回路２３は基準電流分岐２１ｂおよび第３制御可能電流源２２ｃ間の第
１ノードに接続する追加的な電流源２３４を含む。
相違は、第１および第２電流分岐が供給ノードＶｅｅに接続せず、それぞれ第１
および第２制御可能電流源２２ａ、ｂの出力に接続していることである。さらに
電流制御回路２３は基準電流分岐２１ｂおよび第３制御可能電流源２２ｃ間の第
１ノードに接続する追加的な電流源２３４を含む。
【００４０】 図３の回路の作動中、第１および第２電流分岐２５ａ、ｂからの電流は制御可
能電流源の出力１９ａ，ｂにおける正味の電流に寄与する。第１および第２電流
分岐２１ａ〜ｂ内の第２ＰＭＯＳトランジスタ２１２ａ、ｂは等しく、且つ、等
しい端子電圧を持つので、第１および第２電流分岐２５ａ、ｂからの電流はそれ
ぞれ（３Ｉ−Ｙ）／２に等しくなる。
能電流源の出力１９ａ，ｂにおける正味の電流に寄与する。第１および第２電流
分岐２１ａ〜ｂ内の第２ＰＭＯＳトランジスタ２１２ａ、ｂは等しく、且つ、等
しい端子電圧を持つので、第１および第２電流分岐２５ａ、ｂからの電流はそれ
ぞれ（３Ｉ−Ｙ）／２に等しくなる。
【００４１】 （Ｙ＝Ｉのときに、所望の同相モード電位で）安定な状態において、これは各
出力ノード１９ａ、ｂにおける正味電流から電流を差し引く。これを補正するた
めに、追加的な電流源２３４は電流Ｉを供給して制御可能電流源２２ａ〜ｃの出
力電流をＩから２Ｉ＋Ｙ強制的に増加させる。
出力ノード１９ａ、ｂにおける正味電流から電流を差し引く。これを補正するた
めに、追加的な電流源２３４は電流Ｉを供給して制御可能電流源２２ａ〜ｃの出
力電流をＩから２Ｉ＋Ｙ強制的に増加させる。
【００４２】 その結果、各出力ノードにおける正味電流は（Ｉ＋３Ｙ）／２となる。こうし
てノード１５ａ、ｂに供給される電流の合計は、（差分対の電流源１０からの）
２Ｉプラス（電流ホールディングブランチ岐内の電流源１６ａ、ｂからの）２Ｉ
マイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの）
３（Ｉ−Ｙ）となり、即ち３（Ｉ−Ｙ）となる。再び、同相モードフィードバッ
ク回路はトランジスタ２１０ａ、ｂのバックゲートの平均の電位を基準電圧に調
整することによって、この正味電流をゼロ（Ｙ＝Ｉ）に調節する。
てノード１５ａ、ｂに供給される電流の合計は、（差分対の電流源１０からの）
２Ｉプラス（電流ホールディングブランチ岐内の電流源１６ａ、ｂからの）２Ｉ
マイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの）
３（Ｉ−Ｙ）となり、即ち３（Ｉ−Ｙ）となる。再び、同相モードフィードバッ
ク回路はトランジスタ２１０ａ、ｂのバックゲートの平均の電位を基準電圧に調
整することによって、この正味電流をゼロ（Ｙ＝Ｉ）に調節する。
【００４３】 図３の回路は、図２の２Ｉと比較して３Ｙへの電流分岐２５ｃ内の電流Ｙに関
して、正味出力ノードの感度を増大させる。
して、正味出力ノードの感度を増大させる。
【００４４】 本発明から逸脱することなしに多くの変形例が図２および３の回路に適用可能
であることに注意されたい。第３の制御可能電流源２２ｃは第2制御可能電流源
とは異なって、電流増幅（または減少）要素を作ってもよい。同相電流源２０に
よって、ホールディングブランチ内の電流源１６ａ、ｂによって、差分対内の電
流源１０によって、または制御回路内の電流源によって、異なる電流を供給して
もよい。重要なことは、差分出力の接続部１９ａ、ｂに供給される正味の同相モ
ード電流である。この正味電流はこれらの接続部１７ａ、ｂの同相モード電位に
よって影響を受けるべきであり、また、様々な電流源が、その和が、この同相モ
ード電位がほぼ所望の同相モード電位にあるときにゼロである正味電流を生じさ
せるように選択されるべきである。
であることに注意されたい。第３の制御可能電流源２２ｃは第2制御可能電流源
とは異なって、電流増幅（または減少）要素を作ってもよい。同相電流源２０に
よって、ホールディングブランチ内の電流源１６ａ、ｂによって、差分対内の電
流源１０によって、または制御回路内の電流源によって、異なる電流を供給して
もよい。重要なことは、差分出力の接続部１９ａ、ｂに供給される正味の同相モ
ード電流である。この正味電流はこれらの接続部１７ａ、ｂの同相モード電位に
よって影響を受けるべきであり、また、様々な電流源が、その和が、この同相モ
ード電位がほぼ所望の同相モード電位にあるときにゼロである正味電流を生じさ
せるように選択されるべきである。
【００４５】 図４に、図１と図３のシミュレーションによって得られたグラフを示す。この
グラフは差分出力電圧と同相モード出力電位を、差分対のトランジスタ１２ａ、
ｂのゲートにおける差分入力電圧の関数として示している。この同相モード出力
電位は、差分出力電圧の広い範囲にわたって実質的に一定であることが分かる。
差分電圧がより大きくなると変位が発生するが、この理由は、このような場合に
は電流分岐２５ａ、ｂの内の一方における電流の減少は、他の電流分岐２５ａ、
ｂ中の電流の増加をその非線形性のために正確には補償しない。
グラフは差分出力電圧と同相モード出力電位を、差分対のトランジスタ１２ａ、
ｂのゲートにおける差分入力電圧の関数として示している。この同相モード出力
電位は、差分出力電圧の広い範囲にわたって実質的に一定であることが分かる。
差分電圧がより大きくなると変位が発生するが、この理由は、このような場合に
は電流分岐２５ａ、ｂの内の一方における電流の減少は、他の電流分岐２５ａ、
ｂ中の電流の増加をその非線形性のために正確には補償しない。
【００４６】 図５に同相モードフィードバック回路のさらなる実施形態を示す。図２の回路
と比較して、追加のＰＭＯＳトランジスタ２１４ａ〜ｃが電流分岐２５ａ〜ｃの
各々に追加されている。追加ＰＭＯＳトランジスタ２１４ａ〜ｃのチャネルは、
第１のＰＭＯＳトランジスタ２１０ａ〜ｃのチャネルと第２のＰＭＯＳトランジ
スタ２１２ａ〜ｃのチャネル間に挿入されている。
と比較して、追加のＰＭＯＳトランジスタ２１４ａ〜ｃが電流分岐２５ａ〜ｃの
各々に追加されている。追加ＰＭＯＳトランジスタ２１４ａ〜ｃのチャネルは、
第１のＰＭＯＳトランジスタ２１０ａ〜ｃのチャネルと第２のＰＭＯＳトランジ
スタ２１２ａ〜ｃのチャネル間に挿入されている。
【００４７】 第１と第２の分岐中の追加ＰＭＯＳトランジスタ２１４ａ〜ｂのバックゲート
は差分出力の接続部１７ａ、ｂにカップリングされているが、各電流分岐２１ａ
〜Ｃでは、同じ電流分岐中の第１のＰＭＯＳトランジスタ２１０ａ、ｂ以外のこ
れら接続部１７ａ、ｂの内の別の１つにカップリングされている。第１と第２の
電流分岐中の追加ＰＭＯＳトランジスタ２１４ａ、ｂのドレインは接続されてい
るが、図４とは異なって、これらの電流分岐２１ａ、ｂ中の第１のＰＭＯＳトラ
ンジスタ２１０ａ、ｂのドレイン同士間に接続部はない。
は差分出力の接続部１７ａ、ｂにカップリングされているが、各電流分岐２１ａ
〜Ｃでは、同じ電流分岐中の第１のＰＭＯＳトランジスタ２１０ａ、ｂ以外のこ
れら接続部１７ａ、ｂの内の別の１つにカップリングされている。第１と第２の
電流分岐中の追加ＰＭＯＳトランジスタ２１４ａ、ｂのドレインは接続されてい
るが、図４とは異なって、これらの電流分岐２１ａ、ｂ中の第１のＰＭＯＳトラ
ンジスタ２１０ａ、ｂのドレイン同士間に接続部はない。
【００４８】 第３の電流分岐２１ｃでは、第１のトランジスタ２１０ｃと追加のトランジス
タ２１４ｃ双方のバックゲートが基準電位にカップリングされている。
タ２１４ｃ双方のバックゲートが基準電位にカップリングされている。
【００４９】 図５の回路では、図２の接続と類似の接続の代わりに、図３に示すように電流
分岐も接続してもよい。
分岐も接続してもよい。
【００５０】 動作については、図５の同相モードフィードバック回路１８は、図２または３
のそれと同様の動作をする。
のそれと同様の動作をする。
【００５１】 図６に図５の回路のシミュレーションを示す。差分出力電圧に対する同相モー
ド電位の軽少な依存性が図３のそれとは異なっていることが分かる。より大きい
差分出力電圧に対する同相モード電位の軽少な上昇ではなく、軽少な低下が認め
られる。
ド電位の軽少な依存性が図３のそれとは異なっていることが分かる。より大きい
差分出力電圧に対する同相モード電位の軽少な上昇ではなく、軽少な低下が認め
られる。
【００５２】 図５の回路では、第１と第２の電流分岐２５ａと２５ｂ中の第１のＰＭＯＳト
ランジスタ２１０ａと２１０ｂのドレイン同士間の接続部が追加され得る。この
接続によって図６の軽少な低下が軽少な上昇に転じることが分かった。
ランジスタ２１０ａと２１０ｂのドレイン同士間の接続部が追加され得る。この
接続によって図６の軽少な低下が軽少な上昇に転じることが分かった。
【００５３】 各々が自身の共通電流源２０を持つ２セット以上の電流分岐２５ａ〜２５ｃを
１つの同相モードフィードバック回路１８に合成してもよい。この場合、これら
の電流分岐のセットによって発生した差分出力電圧に対する依存性が付加される
。差分出力電圧に対する依存性が反対（上昇と低下）である場合、その結果得ら
れる依存性は合成された電流分岐のそれより軽少となる。
１つの同相モードフィードバック回路１８に合成してもよい。この場合、これら
の電流分岐のセットによって発生した差分出力電圧に対する依存性が付加される
。差分出力電圧に対する依存性が反対（上昇と低下）である場合、その結果得ら
れる依存性は合成された電流分岐のそれより軽少となる。
【００５４】 図７に、２セットの電流分岐２５ａ〜２５ｆを合成した同相モードフィードバ
ック回路１８の例を示す。各電流分岐が、３つのＰＭＯＳトランジスタ２１０と
２１４ａ〜２１４ｆと２１２ａ〜２１２ｆのチャネルを含んでいる。各電流分岐
２５ａ〜２５ｆ中の第１のトランジスタ２１０ａ〜２１０ｆと追加のトランジス
タ２１４ａ〜２１４ｆのバックゲートは互いに接続されている。各セット中の第
１の電流分岐では、これらのバックゲートは差分出力の接続部の内の第１の接続
部１７ａに接続されている。各セットの第２の電流分岐では、これらのバックゲ
ートは差分出力の接続部の内の第２の接続部１７ｂに接続されている。各セット
の第３の電流分岐では、これらのバックゲートは基準電位に接続されている。
ック回路１８の例を示す。各電流分岐が、３つのＰＭＯＳトランジスタ２１０と
２１４ａ〜２１４ｆと２１２ａ〜２１２ｆのチャネルを含んでいる。各電流分岐
２５ａ〜２５ｆ中の第１のトランジスタ２１０ａ〜２１０ｆと追加のトランジス
タ２１４ａ〜２１４ｆのバックゲートは互いに接続されている。各セット中の第
１の電流分岐では、これらのバックゲートは差分出力の接続部の内の第１の接続
部１７ａに接続されている。各セットの第２の電流分岐では、これらのバックゲ
ートは差分出力の接続部の内の第２の接続部１７ｂに接続されている。各セット
の第３の電流分岐では、これらのバックゲートは基準電位に接続されている。
【００５５】 ２つのセット２５ａ〜Ｃと２５ａ〜ｆの相違は、互いに異なった電流分岐２１
ａ〜ｆのＰＭＯＳトランジスタ２１０ａ〜ｆと２１４ａ〜ｆのドレイン同士間の
接続にある。第１のセット２１ａ〜ｃでは、最初の２つの電流分岐の第１のＰＭ
ＯＳトランジスタ２１０ａ、ｂのドレインが接続されているだけである。第２の
セット２１ｄ〜ｆでは、ＰＭＯＳトランジスタ２１０ｄ、ｇのドレインと追加の
ＰＭＯＳトランジスタ２１４ｄ、ｇのドレインが相互に接続されている。
ａ〜ｆのＰＭＯＳトランジスタ２１０ａ〜ｆと２１４ａ〜ｆのドレイン同士間の
接続にある。第１のセット２１ａ〜ｃでは、最初の２つの電流分岐の第１のＰＭ
ＯＳトランジスタ２１０ａ、ｂのドレインが接続されているだけである。第２の
セット２１ｄ〜ｆでは、ＰＭＯＳトランジスタ２１０ｄ、ｇのドレインと追加の
ＰＭＯＳトランジスタ２１４ｄ、ｇのドレインが相互に接続されている。
【００５６】 図８に、図７の回路のシミュレーションの結果を示す。差分出力電圧に対する
共通電位の依存性が減少していることが分かる。
共通電位の依存性が減少していることが分かる。
【００５７】 図９に、同相モードフィードバック回路１８のさらなる実施形態を示す。回路
１８は２セットの電流分岐２５ａ〜ｃと２５ｄ〜ｆを含んでいるが、その各々が
自身の共通電流源２０と２９を持っている。これらの電流分岐のセットの出力は
一緒に接続されて制御電流ミラー２７となっているが、これは出力分岐を流れる
電流の和を制御電流出力部１９ａ、ｂに反射する（reflect）。
１８は２セットの電流分岐２５ａ〜ｃと２５ｄ〜ｆを含んでいるが、その各々が
自身の共通電流源２０と２９を持っている。これらの電流分岐のセットの出力は
一緒に接続されて制御電流ミラー２７となっているが、これは出力分岐を流れる
電流の和を制御電流出力部１９ａ、ｂに反射する（reflect）。
【００５８】 電流分岐２５ａ〜ｆは各セット中に電流ミラーとして配置されているが、この
電流ミラーは、１つの分岐２５ｂ、ｅによって引かれた電流を同じセットの他の
２つの分岐２５ａ、ｃ、ｄ、ｆ中に反射する。反射の相等性の程度は差分出力の
接続部１７ａ、ｂの電位によって影響される。この目的のために、第１のセット
は、差分出力の接続部１７ａの内の第１の接続部に接続されているバックゲート
を有するミラートランジスタ２１０ａを持つ第１の分岐２１ａを含んでいる。第
２のセットにおいては、第１の分岐２１ｄが、差分出力の接続部１７ｂの内の第
２の接続部に接続されているバックゲートを持つミラートランジスタ２１０ｄを
有している。
電流ミラーは、１つの分岐２５ｂ、ｅによって引かれた電流を同じセットの他の
２つの分岐２５ａ、ｃ、ｄ、ｆ中に反射する。反射の相等性の程度は差分出力の
接続部１７ａ、ｂの電位によって影響される。この目的のために、第１のセット
は、差分出力の接続部１７ａの内の第１の接続部に接続されているバックゲート
を有するミラートランジスタ２１０ａを持つ第１の分岐２１ａを含んでいる。第
２のセットにおいては、第１の分岐２１ｄが、差分出力の接続部１７ｂの内の第
２の接続部に接続されているバックゲートを持つミラートランジスタ２１０ｄを
有している。
【００５９】 第１と第２のセットの第３の分岐２１ｃは、基準電位に接続されたバックゲー
トを持つミラートランジスタ２１０ｃを有している。これらの分岐の出力は制御
電流ミラー２７の入力に接続されている。
トを持つミラートランジスタ２１０ｃを有している。これらの分岐の出力は制御
電流ミラー２７の入力に接続されている。
【００６０】 動作中は、共通電流源２０と２９の双方が電流３Ｉを供給する。電流分岐の各
セット中の電流ミラーの入力分岐が電流Ｉを引く。差分出力の接続部１７ａ、ｂ
の電位が基準電位に等しい場合、双方のセット２１ａ〜ｃ、２１ｄ〜ｆ中の第１
と第３の分岐２１ａ、ｃ、ｄ、ｆが等しい電流Ｉを引き、制御可能電流源出力部
１９ａ、ｂが電流２Ｉを反射する。
セット中の電流ミラーの入力分岐が電流Ｉを引く。差分出力の接続部１７ａ、ｂ
の電位が基準電位に等しい場合、双方のセット２１ａ〜ｃ、２１ｄ〜ｆ中の第１
と第３の分岐２１ａ、ｃ、ｄ、ｆが等しい電流Ｉを引き、制御可能電流源出力部
１９ａ、ｂが電流２Ｉを反射する。
【００６１】 差分出力の接続部１７ａ、ｂの電位が基準電位から変位すると、これによって
、接続部１７ａ、ｂがバックゲートに接続されている分岐２１ａ〜ｃと２１ｄ〜
ｆのセットの第１と第３の分岐２１ａ、ｃ、ｄ、ｆ間に不等な電流配分が発生す
る。その結果、第３の分岐２１ｃ、ｆが電流Ｉ＋Ｙ１とＩ＋Ｙ２を引くが、ここ
で、Ｙ１とＹ２は、基準電位と差分出力の接続部１７ａ、ｂの内のそれぞれの電
位との間の差に比例する変位電流である。その結果、電流２Ｉ＋Ｙ１＋Ｙ２が制
御可能電流源出力部１９ａ、ｂに反射され、差分出力部での同相モードの正味電
流はＹ１＋Ｙ２となる。Ｙ１＋Ｙ２の和は同相モード電位と基準電位との差に比
例し、この和は差分出力電圧には実質的に依存しない。
、接続部１７ａ、ｂがバックゲートに接続されている分岐２１ａ〜ｃと２１ｄ〜
ｆのセットの第１と第３の分岐２１ａ、ｃ、ｄ、ｆ間に不等な電流配分が発生す
る。その結果、第３の分岐２１ｃ、ｆが電流Ｉ＋Ｙ１とＩ＋Ｙ２を引くが、ここ
で、Ｙ１とＹ２は、基準電位と差分出力の接続部１７ａ、ｂの内のそれぞれの電
位との間の差に比例する変位電流である。その結果、電流２Ｉ＋Ｙ１＋Ｙ２が制
御可能電流源出力部１９ａ、ｂに反射され、差分出力部での同相モードの正味電
流はＹ１＋Ｙ２となる。Ｙ１＋Ｙ２の和は同相モード電位と基準電位との差に比
例し、この和は差分出力電圧には実質的に依存しない。
【００６２】 図１０に、同相モードフィードバック回路１８の別の実施形態を示す。この同
相モードフィードバック回路は、２つの電流分岐、基準分岐および検知分岐から
成る２つのセット１０２ａ、ｂと１０２ｃ、ｄとを含んでいる。各セットは、２
つの分岐１０２ａ〜ｄを介して平行に電源ノードＶｅｅにカップリングされてい
る自身の共通電流源１００ａ、ｂを有している。これらの電流分岐は各々が、Ｐ
ＭＯＳトランジスタ１０４ａ〜ｄのチャネルを含んでいる。ＰＭＯＳトランジス
タ１０４ａ〜ｄのゲートが電源接続部Ｖｅｅに接続されている。
相モードフィードバック回路は、２つの電流分岐、基準分岐および検知分岐から
成る２つのセット１０２ａ、ｂと１０２ｃ、ｄとを含んでいる。各セットは、２
つの分岐１０２ａ〜ｄを介して平行に電源ノードＶｅｅにカップリングされてい
る自身の共通電流源１００ａ、ｂを有している。これらの電流分岐は各々が、Ｐ
ＭＯＳトランジスタ１０４ａ〜ｄのチャネルを含んでいる。ＰＭＯＳトランジス
タ１０４ａ〜ｄのゲートが電源接続部Ｖｅｅに接続されている。
【００６３】 それぞれのセットの検知分岐中のＰＭＯＳトランジスタ１０４ａ、ｃのバック
ゲートは、差分出力の接続部１７ａ、ｂのそれぞれに接続されている。基準分岐
中のＰＭＯＳトランジスタ１０４ｂ、ｄのバックゲートは、基準電位Ｖｒｅｆに
接続されている。
ゲートは、差分出力の接続部１７ａ、ｂのそれぞれに接続されている。基準分岐
中のＰＭＯＳトランジスタ１０４ｂ、ｄのバックゲートは、基準電位Ｖｒｅｆに
接続されている。
【００６４】 この回路は、第１、第２および第３の制御可能電流源１０６ａ〜ｃを含んでい
る。第１と第２の制御可能電流源１０６ａ、ｂは同相モードフィードバック回路
１８の出力部１９ａ、ｂのそれぞれに接続されている。第３の電流源１０６ｃは
、基準分岐中のＰＭＯＳトランジスタ１０４ｂ、ｄのチャネルと電源接続部Ｖｅ
ｅ間に接続されている。制御可能電流源１０６ａ〜ｃの制御入力部は互いに対し
てと、第３の制御可能電流源１０６ｃと基準分岐中のＰＭＯＳトランジスタ１０
４ｂ、ｄのチャネルの間のノードと、に接続されている。
る。第１と第２の制御可能電流源１０６ａ、ｂは同相モードフィードバック回路
１８の出力部１９ａ、ｂのそれぞれに接続されている。第３の電流源１０６ｃは
、基準分岐中のＰＭＯＳトランジスタ１０４ｂ、ｄのチャネルと電源接続部Ｖｅ
ｅ間に接続されている。制御可能電流源１０６ａ〜ｃの制御入力部は互いに対し
てと、第３の制御可能電流源１０６ｃと基準分岐中のＰＭＯＳトランジスタ１０
４ｂ、ｄのチャネルの間のノードと、に接続されている。
【００６５】 動作中は、共通電流源１００ａ、ｂは、固定電流２Ｉを供給し、基準分岐はそ
れぞれＹ１とＹ２と呼ばれる可変電流を引く。制御可能電流源１０６ａ〜ｃは、
基準電流分岐を流れる電流の和であるＹ１＋Ｙ２に等しい電流を引く。差分出力
への接続部での同相モードの正味電流は４Ｉ−２＊（Ｙ１＋Ｙ２）である。同相
モードフィードバック回路１８はこの同相モード正味電流をゼロとなるように調
節する、すなわち、ＰＭＯＳトランジスタ１０４ａ、ｃのバックゲートの電位Ｙ
１＋Ｙ２がＩに等しくなるように電流を調整する。差分出力電圧がゼロの場合、
Ｙ１＝Ｙ２でありＹ１＋Ｙ２＝２Ｉである。これは、差分出力の接続部１７ａ、
ｂの電位がＶｒｅｆに等しいときに発生する。差分出力電圧ゼロでない場合、こ
れは、これらの電位の和がＶｒｅｆに留まる場合にほぼ真に留まる。
れぞれＹ１とＹ２と呼ばれる可変電流を引く。制御可能電流源１０６ａ〜ｃは、
基準電流分岐を流れる電流の和であるＹ１＋Ｙ２に等しい電流を引く。差分出力
への接続部での同相モードの正味電流は４Ｉ−２＊（Ｙ１＋Ｙ２）である。同相
モードフィードバック回路１８はこの同相モード正味電流をゼロとなるように調
節する、すなわち、ＰＭＯＳトランジスタ１０４ａ、ｃのバックゲートの電位Ｙ
１＋Ｙ２がＩに等しくなるように電流を調整する。差分出力電圧がゼロの場合、
Ｙ１＝Ｙ２でありＹ１＋Ｙ２＝２Ｉである。これは、差分出力の接続部１７ａ、
ｂの電位がＶｒｅｆに等しいときに発生する。差分出力電圧ゼロでない場合、こ
れは、これらの電位の和がＶｒｅｆに留まる場合にほぼ真に留まる。
【００６６】 結論として、図１〜１０全体にわたって、差分出力の接続部１７ａ、ｂの電位
によって、自身が接続されているバックゲートを持つトランジスタを流れる電流
を制御する。これらの電流によって、差分出力に対する同相モード電流のフィー
ドバックが決定される。一般に、フィードバック電流はこれらの電流の和の変動
に反応して、これと比例した変動を差分出力の接続部に供給される同相モード電
流に印加する。このようにして、フィードバック回路は同相モード出力電位を調
節する。バックゲートを用いて同相モード出力電位を検知することによって、関
連回路は広い電位範囲にわたって動作する。
によって、自身が接続されているバックゲートを持つトランジスタを流れる電流
を制御する。これらの電流によって、差分出力に対する同相モード電流のフィー
ドバックが決定される。一般に、フィードバック電流はこれらの電流の和の変動
に反応して、これと比例した変動を差分出力の接続部に供給される同相モード電
流に印加する。このようにして、フィードバック回路は同相モード出力電位を調
節する。バックゲートを用いて同相モード出力電位を検知することによって、関
連回路は広い電位範囲にわたって動作する。
【図１】 差分出力と同相モードフィードバック回路を持つオペアンプの図である。
【図２】 同相モードフィードバック回路の第１の実施形態の図である。
【図３】 同相モードフィードバック回路の第１の代替例の図である。
【図４】 図１と図３の回路をシミュレーションした結果得られたグラフである。
【図５】 同相モードフィードバック回路のさらなる実施形態の図である。
【図６】 図５の回路のシミュレーションの図である。
【図７】 さらなる同相モードフィードバック回路の１つの例の図である。
【図８】 図７の回路のシミュレーションの結果の図である。
【図９】 同相モードフィードバック回路のさらなる実施形態の図である。
【図１０】 同相モードフィードバック回路の別の実施形態の図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5J066 AA01 AA47 CA32 FA00 HA09 HA10 HA17 KA02 KA05 KA07 KA09 MA11 MA22 ND01 ND11 ND22 ND23 PD02 TA02 5J090 AA01 AA47 CA32 FA00 HA09 HA10 HA17 KA02 KA05 KA07 KA09 MA11 MA22 MN01 NN06 TA02
Claims (7)
- 【請求項１】 差分出力と、前記差分出力での同相モード信号を調整する同相モード調整用入
力とに対する接続部を持つ、機能回路と、 前記差分出力と前記同相モード調整用入力との間でカップリングされた、同相
モードフィードバック回路とを備えるデバイスであって、 前記同相モードフィードバック回路が複数のＩＧＦＥＴを含み、前記ＩＧＦＥ
Ｔの各々がチャネルおよびバックゲートを有し、前記差分出力の各接続部が、前
記チャネルを流れる電流に影響を及ぼすように、前記ＩＧＦＥＴのそれぞれのバ
ックゲートにカップリングされており、前記影響の和によって前記同相モード制
御入力に対するフィードバックが決定される、デバイス。 - 【請求項２】 前記回路に電力を供給する電源接続部を有するデバイスであって、前記ＩＧＦ
ＥＴのゲート電極が前記電源接続部に接続されて、前記ＩＧＦＥＴが導電状態と
なり、これによって前記ゲートが前記電源接続部の電位を実質的に搬送する、請
求項１に記載のデバイス。 - 【請求項３】 前記ＩＧＦＥＴの前記チャネルを流れる電流を合計することによって和電流を
形成し、且つ、前記和電流を用いて、前記同相モード調整用入力部に供給される
出力電流を制御する回路を備える、請求項１に記載のデバイス。 - 【請求項４】 前記同相モード調整回路が、前記差分出力の前記接続部のそれぞれにカップリ
ングされている少なくとも２つの同相モード調整用電流源出力を有し、これによ
って前記ＩＧＦＥＴの前記チャネルを流れる前記和電流に依存して、前記同相モ
ード調整用出力部の各々に実質的に同一の出力電流を供給する、請求項３に記載
のデバイス。 - 【請求項５】 複数のさらなるＩＧＦＥＴを備え、 前記差分出力の各々の接続部が前記さらなるＩＧＦＥＴのそれぞれのバックゲ
ートにカップリングされ、前記さらなるＩＧＦＥＴのチャネルを流れる電流にさ
らなる影響を及ぼし、 前記さらなる影響のさらなる和が、前記影響の和と共に前記フィードバックを
共同で決定し、 前記影響の前記和と前記影響の前記さらなる和とが、互いに反対の符号を持つ
前記差分出力部での前記差分電圧に依存し、 これによって前記差分出力部での差分電圧に対する依存性が少なくとも部分的
に互いに補償しあう、請求項１に記載のデバイス。 - 【請求項６】 前記機能回路が差分入出力式のオペアンプ回路である、請求項１に記載のデバ
イス。 - 【請求項７】 前記機能回路が差分入出力式のオペアンプ回路である、請求項３に記載のデバ
イス。
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-
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