JPH06181310A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06181310A JPH06181310A JP33425192A JP33425192A JPH06181310A JP H06181310 A JPH06181310 A JP H06181310A JP 33425192 A JP33425192 A JP 33425192A JP 33425192 A JP33425192 A JP 33425192A JP H06181310 A JPH06181310 A JP H06181310A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon film
- semiconductor device
- gate electrode
- film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 写真製版により、ポリシリコン膜をパターニ
ングし、ゲート電極のパターンを得る際、パターンのく
びれ等が発生しないように改良された、半導体装置の製
造方法を得ることを目的とする。 【構成】 半導体基板４の上に、ゲート電極となるポリ
シリコン膜１を求める膜厚より厚く堆積する。ポリシリ
コン膜１を求める膜厚になるまで、研磨またはエッチン
グし、それによって、その表面が平坦で、かつ求める膜
厚を有するポリシリコン膜を形成する。ポリシリコン膜
１を写真製版によりパターニングし、ゲート電極のパタ
ーンを形成する。
ングし、ゲート電極のパターンを得る際、パターンのく
びれ等が発生しないように改良された、半導体装置の製
造方法を得ることを目的とする。 【構成】 半導体基板４の上に、ゲート電極となるポリ
シリコン膜１を求める膜厚より厚く堆積する。ポリシリ
コン膜１を求める膜厚になるまで、研磨またはエッチン
グし、それによって、その表面が平坦で、かつ求める膜
厚を有するポリシリコン膜を形成する。ポリシリコン膜
１を写真製版によりパターニングし、ゲート電極のパタ
ーンを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置の
製造方法に関するものであり、より特定的には、写真製
版により、ポリシリコン膜をパターニングし、ゲート電
極のパターンを得る際に、パターンのくびれ等が発生し
ないように改良された、半導体装置の製造方法に関する
製造方法に関するものであり、より特定的には、写真製
版により、ポリシリコン膜をパターニングし、ゲート電
極のパターンを得る際に、パターンのくびれ等が発生し
ないように改良された、半導体装置の製造方法に関する
【０００２】
【従来の技術】図６〜図８は、従来の半導体装置の製造
方法の順序の各工程における、半導体装置の部分断面図
である。
方法の順序の各工程における、半導体装置の部分断面図
である。
【０００３】図６を参照して、シリコン基板４の上に、
ある活性領域を他の活性領域から分離するためのフィー
ルド酸化膜２を形成する。フィールド酸化膜２の形成
は、活性領域を窒化膜等の耐酸化性のマスクで覆った
後、シリコン基板４の表面をフィールド酸化することに
よって形成される。
ある活性領域を他の活性領域から分離するためのフィー
ルド酸化膜２を形成する。フィールド酸化膜２の形成
は、活性領域を窒化膜等の耐酸化性のマスクで覆った
後、シリコン基板４の表面をフィールド酸化することに
よって形成される。
【０００４】図７を参照して、シリコン基板４の主表面
に、不純物イオン３ａを注入し、その後、熱拡散を行う
ことによって、ウェル３を形成する。なお、ウェル３の
形成は、フィールド酸化膜２を形成する前に行う場合も
ある。
に、不純物イオン３ａを注入し、その後、熱拡散を行う
ことによって、ウェル３を形成する。なお、ウェル３の
形成は、フィールド酸化膜２を形成する前に行う場合も
ある。
【０００５】図８を参照して、不純物注入によりダメー
ジを受けた、活性領域の酸化膜を除去するために、該酸
化膜を全面除去した後、改めて、ゲート酸化膜５を形成
する。その後、フィールド酸化膜２およびゲート酸化膜
５を覆うようにシリコン基板４の上にゲート電極となる
ポリシリコン膜１を堆積（デポジション）する。ポリシ
リコン膜１の上に、タングステンシリサイド膜６を形成
する。この構造は、いわゆるポリサイド電極と呼ばれ、
ゲート電極が低抵抗となる。その後、図示しないが、写
真製版により、ポリシリコン膜およびタングステンシリ
サイド膜６のパターニングを行ない、ゲート電極を形成
する。その後、図示しないが、ソース、ドレインの形成
を行なうと、トランジスタが形成される。
ジを受けた、活性領域の酸化膜を除去するために、該酸
化膜を全面除去した後、改めて、ゲート酸化膜５を形成
する。その後、フィールド酸化膜２およびゲート酸化膜
５を覆うようにシリコン基板４の上にゲート電極となる
ポリシリコン膜１を堆積（デポジション）する。ポリシ
リコン膜１の上に、タングステンシリサイド膜６を形成
する。この構造は、いわゆるポリサイド電極と呼ばれ、
ゲート電極が低抵抗となる。その後、図示しないが、写
真製版により、ポリシリコン膜およびタングステンシリ
サイド膜６のパターニングを行ない、ゲート電極を形成
する。その後、図示しないが、ソース、ドレインの形成
を行なうと、トランジスタが形成される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されており、以下に述べる
問題点があった。
造方法は、以上のように構成されており、以下に述べる
問題点があった。
【０００７】すなわち、図８を参照して、フィールド酸
化膜２の端部において、段差部があるので、ゲート電極
の形成時、すなわち写真製版の段階で、ハレーションな
どが原因となり、ゲート電極のパターンにくびれが生じ
やすくなっていた。ゲート電極のパターンのくびれは、
リーク電流などを生じ、問題となっていた。
化膜２の端部において、段差部があるので、ゲート電極
の形成時、すなわち写真製版の段階で、ハレーションな
どが原因となり、ゲート電極のパターンにくびれが生じ
やすくなっていた。ゲート電極のパターンのくびれは、
リーク電流などを生じ、問題となっていた。
【０００８】この発明は、上記のような問題点を解決す
るためになされたもので、ゲート電極の形成時、すなわ
ち写真製版の段階で、ゲート電極のパターンのくびれ等
が生じないように改良された、半導体装置の製造方法を
提供することにある。
るためになされたもので、ゲート電極の形成時、すなわ
ち写真製版の段階で、ゲート電極のパターンのくびれ等
が生じないように改良された、半導体装置の製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】この発明に従う、半導体
装置の製造方法においては、まず、半導体基板の上に、
ゲート電極となるポリシリコン膜を求める膜厚より厚く
堆積する。上記ポリシリコン膜を、求める膜厚になるま
で、研磨またはエッチングし、それによって、その表面
が平坦で、かつ求める膜厚を有するポリシリコン膜を形
成する。上記ポリシリコン膜を写真製版によりパターニ
ングし、ゲート電極のパターンを形成する。
装置の製造方法においては、まず、半導体基板の上に、
ゲート電極となるポリシリコン膜を求める膜厚より厚く
堆積する。上記ポリシリコン膜を、求める膜厚になるま
で、研磨またはエッチングし、それによって、その表面
が平坦で、かつ求める膜厚を有するポリシリコン膜を形
成する。上記ポリシリコン膜を写真製版によりパターニ
ングし、ゲート電極のパターンを形成する。
【００１０】
【作用】この発明にかかる半導体装置の製造方法によれ
ば、ゲート電極となるポリシリコン膜の表面が平坦化さ
れているので、写真製版により該ポリシリコン膜をパタ
ーニングし、ゲート電極のパターンを形成する際、ハレ
ーションが起こらず、ひいてはゲート電極のパターンの
くびれが生じない。
ば、ゲート電極となるポリシリコン膜の表面が平坦化さ
れているので、写真製版により該ポリシリコン膜をパタ
ーニングし、ゲート電極のパターンを形成する際、ハレ
ーションが起こらず、ひいてはゲート電極のパターンの
くびれが生じない。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１〜図５は、この発明の実施例に係る、半導体
装置の製造方法の順序の各工程における半導体装置の部
分断面図である。
する。図１〜図５は、この発明の実施例に係る、半導体
装置の製造方法の順序の各工程における半導体装置の部
分断面図である。
【００１２】図１を参照して、シリコン基板４の表面
に、フィールド酸化膜２を形成する。図２を参照して、
半導体基板４の表面に不純物イオン３ａを注入し、その
後注入されたイオンを熱拡散させることによって、シリ
コン基板４の表層部にウェル３を形成する。
に、フィールド酸化膜２を形成する。図２を参照して、
半導体基板４の表面に不純物イオン３ａを注入し、その
後注入されたイオンを熱拡散させることによって、シリ
コン基板４の表層部にウェル３を形成する。
【００１３】図３を参照して、不純物イオン注入により
ダメージを受けた活性領域の酸化膜を除去するために、
酸化膜を全面除去した後、改めてゲート酸化膜５を形成
する。フィールド酸化膜２を覆うように、半導体基板４
の表面に、求める膜厚より厚く、ゲート電極となるドー
プされたポリシリコン膜１を堆積する。
ダメージを受けた活性領域の酸化膜を除去するために、
酸化膜を全面除去した後、改めてゲート酸化膜５を形成
する。フィールド酸化膜２を覆うように、半導体基板４
の表面に、求める膜厚より厚く、ゲート電極となるドー
プされたポリシリコン膜１を堆積する。
【００１４】図４を参照して、ドープされたポリシリコ
ン膜１を、求める膜厚になるまで研磨し、それによっ
て、その表面が平坦で、かつ求める膜厚を有するポリシ
リコン膜１を形成する。図５を参照して、ポリシリコン
膜１の上に、タングステン膜６を形成する。
ン膜１を、求める膜厚になるまで研磨し、それによっ
て、その表面が平坦で、かつ求める膜厚を有するポリシ
リコン膜１を形成する。図５を参照して、ポリシリコン
膜１の上に、タングステン膜６を形成する。
【００１５】次に、図示しないが、写真製版を用いて、
ポリシリコン膜１のパターニングを行ない、ゲート電極
のパターンを形成する。その後、図示しないが、シリコ
ン基板４の主表面にソース・ドレインの形成を行なう
と、トランジスタが得られる。
ポリシリコン膜１のパターニングを行ない、ゲート電極
のパターンを形成する。その後、図示しないが、シリコ
ン基板４の主表面にソース・ドレインの形成を行なう
と、トランジスタが得られる。
【００１６】この実施例によれば、図５を参照して、ポ
リシリコン膜１の表面が平坦化されているので、写真製
版によりポリシリコン膜１をパターニングし、ゲート電
極のパターンを形成する際、ハレーション等が起こら
ず、ひいては、ゲート電極のパターンにくびれが生じな
い。その結果、リーク電流等が生じない、信頼性の高い
半導体装置が得られる。
リシリコン膜１の表面が平坦化されているので、写真製
版によりポリシリコン膜１をパターニングし、ゲート電
極のパターンを形成する際、ハレーション等が起こら
ず、ひいては、ゲート電極のパターンにくびれが生じな
い。その結果、リーク電流等が生じない、信頼性の高い
半導体装置が得られる。
【００１７】なお、ゲート電極材料としてのタングステ
ンシリサイド膜は、研磨を行なう前に、ドープドポリシ
リコン膜を求める膜厚だけ堆積した後に、形成してもよ
い。
ンシリサイド膜は、研磨を行なう前に、ドープドポリシ
リコン膜を求める膜厚だけ堆積した後に、形成してもよ
い。
【００１８】また、上記実施例では、ドープドポリシリ
コン膜の平坦化を研磨によって行なうことを例示した
が、エッチングによって、行なっても実施例と同様の効
果を実現する。
コン膜の平坦化を研磨によって行なうことを例示した
が、エッチングによって、行なっても実施例と同様の効
果を実現する。
【００１９】また、ゲート電極材料としてタングステン
シリサイド膜を例示したが、この発明はこれに限られる
ものでなく、モリブデンシリサイド等のシリコン化合物
を用いてもよい。
シリサイド膜を例示したが、この発明はこれに限られる
ものでなく、モリブデンシリサイド等のシリコン化合物
を用いてもよい。
【００２０】
【発明の効果】以上説明したとおり、この発明によれ
ば、ゲート電極となるポリシリコン膜の表面が平坦化さ
れているので、写真製版によりポリシリコン膜をパター
ニングし、ゲート電極のパターンを形成する際、ハレー
ション等が起こらず、ひいては、ゲート電極のパターン
にくびれが生じない。その結果、リーク電流等が生じ
ず、信頼性の高い半導体装置が得られるという効果を奏
する。
ば、ゲート電極となるポリシリコン膜の表面が平坦化さ
れているので、写真製版によりポリシリコン膜をパター
ニングし、ゲート電極のパターンを形成する際、ハレー
ション等が起こらず、ひいては、ゲート電極のパターン
にくびれが生じない。その結果、リーク電流等が生じ
ず、信頼性の高い半導体装置が得られるという効果を奏
する。
【図１】本発明の一実施例にかかる半導体装置の製造方
法の第１の工程における、半導体装置の部分断面図であ
る。
法の第１の工程における、半導体装置の部分断面図であ
る。
【図２】本発明の一実施例にかかる半導体装置の製造方
法の第２の工程における、半導体装置の部分断面図であ
る。
法の第２の工程における、半導体装置の部分断面図であ
る。
【図３】本発明の一実施例にかかる半導体装置の製造方
法の第３の工程における、半導体装置の部分断面図であ
る。
法の第３の工程における、半導体装置の部分断面図であ
る。
【図４】本発明の一実施例にかかる半導体装置の製造方
法の第４の工程における、半導体装置の部分断面図であ
る。
法の第４の工程における、半導体装置の部分断面図であ
る。
【図５】本発明の一実施例にかかる半導体装置の製造方
法の第５の工程における、半導体装置の部分断面図であ
る。
法の第５の工程における、半導体装置の部分断面図であ
る。
【図６】従来の半導体装置の製造方法の第１の工程にお
ける、半導体装置の部分断面図である。
ける、半導体装置の部分断面図である。
【図７】従来の半導体装置の製造方法の第２の工程にお
ける、半導体装置の部分断面図である。
ける、半導体装置の部分断面図である。
【図８】従来の半導体装置の製造方法の第３の工程にお
ける、半導体装置の部分断面図である。
ける、半導体装置の部分断面図である。
１ ポリシリコン膜 ２ フィールド酸化膜 ４ シリコン基板 ６ タングステンシリサイド膜
Claims (1)
- 【請求項１】 半導体基板の上に、ゲート電極となるポ
リシリコン膜を、求める膜厚より厚く堆積する工程と、 前記ポリシリコン膜を、求める膜厚になるまでに、研磨
またはエッチングし、それによって、その表面が平坦
で、かつ求める膜厚を有するポリシリコン膜を形成する
工程と、 前記ポリシリコン膜を写真製版によりパターニングし、
ゲート電極のパターンを形成する工程と、 を備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33425192A JPH06181310A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33425192A JPH06181310A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181310A true JPH06181310A (ja) | 1994-06-28 |
Family
ID=18275246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33425192A Withdrawn JPH06181310A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2728102A1 (fr) * | 1994-12-08 | 1996-06-14 | Sgs Thomson Microelectronics | Procede de fabrication de transistors mos de circuit integre |
-
1992
- 1992-12-15 JP JP33425192A patent/JPH06181310A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2728102A1 (fr) * | 1994-12-08 | 1996-06-14 | Sgs Thomson Microelectronics | Procede de fabrication de transistors mos de circuit integre |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |