JPH02126679A - Mosトランジスタ - Google Patents
MosトランジスタInfo
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- JPH02126679A JPH02126679A JP28063488A JP28063488A JPH02126679A JP H02126679 A JPH02126679 A JP H02126679A JP 28063488 A JP28063488 A JP 28063488A JP 28063488 A JP28063488 A JP 28063488A JP H02126679 A JPH02126679 A JP H02126679A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、MOSトランジスタに係り、特に高密度集積
回路に用いられる微細構造のMOSトランジスタに関す
る。
回路に用いられる微細構造のMOSトランジスタに関す
る。
(従来の技術)
半導体メモリに代表されるMO3集積回路の大規模化は
目覚ましいものがあり、その様な集積回路に用いられる
MOSトランジスタはゲート長が1μm或いはそれ以下
と微細化されている。
目覚ましいものがあり、その様な集積回路に用いられる
MOSトランジスタはゲート長が1μm或いはそれ以下
と微細化されている。
MOSトランジスタでは、微細化に伴って種々の問題が
生じるが、その一つにドレイン・リーク電流の増大があ
る。ドレイン・リーク電流の増大の原因は、一つには、
反応性イオンエツチングによるゲート電極パターニング
の際のダメージが考えられる。即ちゲート電極エツジ部
下のゲート絶縁膜および基板がイオンに叩かれてダメー
ジを受け、このダメージに起因してリーク電流が大きく
なる。
生じるが、その一つにドレイン・リーク電流の増大があ
る。ドレイン・リーク電流の増大の原因は、一つには、
反応性イオンエツチングによるゲート電極パターニング
の際のダメージが考えられる。即ちゲート電極エツジ部
下のゲート絶縁膜および基板がイオンに叩かれてダメー
ジを受け、このダメージに起因してリーク電流が大きく
なる。
これは、欠陥性リーク電流ということができる。
そして欠陥性リーク電流か顕とに現れる原因として、ゲ
ート・ドレインの縦方向電界が非常に大きくなることが
挙げられる。MOSトランジスタの微細化はゲート絶縁
膜の薄膜化を含み、極めて薄いゲート絶縁膜を持つMO
Sトランジスタでは、ドレインに電圧が印加されたオフ
状態でドレイン・ゲート間には高電界が形成される。こ
の縦方向電界を緩和するには基本的にはゲート絶縁膜の
膜1vを厚くすればよい。しかし、ゲート絶縁膜のI摸
j〒、はしきい値等の重要な素子特性を得るためのパラ
メータであるため、簡!11に厚くする訳にはいかない
。
ート・ドレインの縦方向電界が非常に大きくなることが
挙げられる。MOSトランジスタの微細化はゲート絶縁
膜の薄膜化を含み、極めて薄いゲート絶縁膜を持つMO
Sトランジスタでは、ドレインに電圧が印加されたオフ
状態でドレイン・ゲート間には高電界が形成される。こ
の縦方向電界を緩和するには基本的にはゲート絶縁膜の
膜1vを厚くすればよい。しかし、ゲート絶縁膜のI摸
j〒、はしきい値等の重要な素子特性を得るためのパラ
メータであるため、簡!11に厚くする訳にはいかない
。
(発明か解決しようとする課題)
以上のように機前化されたMOSトランジスタにおいて
は、ゲート電極バターニングの際に受けるダメージやゲ
ート電極下の大きい縦方向電界等に起因して、大きいド
レイン・リーク電流が流れるという問題かあった。
は、ゲート電極バターニングの際に受けるダメージやゲ
ート電極下の大きい縦方向電界等に起因して、大きいド
レイン・リーク電流が流れるという問題かあった。
本発明は、この様な問題を解決した。微細構造で優れた
素子特性が得られるMO3I−ランジスタを提供するこ
とを目的とする。
素子特性が得られるMO3I−ランジスタを提供するこ
とを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明は、第1に、MOS)ランジスタのゲト絶縁膜の
うちゲート電極エツジ部をチャネル領域主要部上のそれ
とは異種材料により構成したことを特徴とする。
うちゲート電極エツジ部をチャネル領域主要部上のそれ
とは異種材料により構成したことを特徴とする。
本発明は、第2に、MO3I−ランジスタのゲート絶縁
膜のうちゲート電極エツジ部を21急構造としたことを
特徴とする。
膜のうちゲート電極エツジ部を21急構造としたことを
特徴とする。
(作用)
ゲート絶縁膜のうちゲート電極エツジ部を主要部とは異
種材料によりtM成すれば、その材料や膜厚を選択する
ことによって、反応性イオンエソチング工程でのダメー
ジの影響を少なくすることができ、また、ゲート電極と
基板間の縦方向電界をV和することができる。これによ
り、微細化〜10Sトランジスタでのドレイン・リーク
電流を低減することができる。この際、ゲート電極エツ
ジ部に用いるゲート絶縁膜を誘電率の大きい材料とすれ
ば、その膜厚をチャネル領域主要部上のそれより厚(し
ても、素子特性に悪影響を与えることはない。
種材料によりtM成すれば、その材料や膜厚を選択する
ことによって、反応性イオンエソチング工程でのダメー
ジの影響を少なくすることができ、また、ゲート電極と
基板間の縦方向電界をV和することができる。これによ
り、微細化〜10Sトランジスタでのドレイン・リーク
電流を低減することができる。この際、ゲート電極エツ
ジ部に用いるゲート絶縁膜を誘電率の大きい材料とすれ
ば、その膜厚をチャネル領域主要部上のそれより厚(し
ても、素子特性に悪影響を与えることはない。
また、ゲート電極エツジ部でゲート絶縁膜を2層構造と
すれば、やはり反応性イオンエツチング工程でのこの部
分でのダメージの影響を軽減することかでき、また縦方
向電界を緩和することができる。従ってこれにより、微
細化MOSトランジスタでのドレイン・リーク電流を低
減することができる。
すれば、やはり反応性イオンエツチング工程でのこの部
分でのダメージの影響を軽減することかでき、また縦方
向電界を緩和することができる。従ってこれにより、微
細化MOSトランジスタでのドレイン・リーク電流を低
減することができる。
(実施例)
以下、本発明の実施例を図面を参照して説明する。
第1図は、一実施例のMOSトランジスタを示す。p型
S1基板1の素子分離された領域にゲート絶縁膜となる
シリコン酸化膜(S i 02膜)3を介して多結晶シ
リコン膜によるゲート電極4が形成されている。5i0
2膜3は例えば、100人程成膜ある。このゲート電極
4に自己整合的にソース、ドレイン拡散層51.52が
形成されている。ゲート電極4のエツジ部には、チャネ
ル領域主要部上のゲート絶縁膜とは別にシリコン窒化膜
(Si3N4膜)2かゲート絶縁膜として挟まれている
。このSi3N4膜2は例えば膜厚が5i02膜3の2
〜3倍とする。またこのSi3N4膜2のゲート電極エ
ツジからのチャネル領域側への食込み量は約500成膜
度である。
S1基板1の素子分離された領域にゲート絶縁膜となる
シリコン酸化膜(S i 02膜)3を介して多結晶シ
リコン膜によるゲート電極4が形成されている。5i0
2膜3は例えば、100人程成膜ある。このゲート電極
4に自己整合的にソース、ドレイン拡散層51.52が
形成されている。ゲート電極4のエツジ部には、チャネ
ル領域主要部上のゲート絶縁膜とは別にシリコン窒化膜
(Si3N4膜)2かゲート絶縁膜として挟まれている
。このSi3N4膜2は例えば膜厚が5i02膜3の2
〜3倍とする。またこのSi3N4膜2のゲート電極エ
ツジからのチャネル領域側への食込み量は約500成膜
度である。
素子・形成された基板上は、CVD5 i○2膜6で覆
われ、これにコンタクト孔か開けられてソース。
われ、これにコンタクト孔か開けられてソース。
ドレイン電極71,72が配設されている。
第2図(a) 〜(c)は、この実施例のM OSトラ
ンジスタの製造工程図である。これを用いて製造工程を
説明すると、まず、素子分離されたp型Si基板1全面
にCVDによりSi3N4膜2を堆積する(a)。次い
でこのSi3N4膜2をリソグラフィ技術を用いてパタ
ーニングし、MOSトランジスタのチャネル領域となる
部分の基板面を露出させる(b)。その後、熱酸化を行
なって露出した基板面に5i02膜3を形成し、次いて
多結晶シリコン膜を堆積しこれを反応性イオンエツチン
グ法を用いてパターニングしてゲート電極4を形成する
。そしてゲート電極4をマスクとして不純物のイオン注
入を行なってソースドレイン拡散層51.5□を形成す
る(C)。以下、通常の工程に従って全面をCVD5i
02膜6て覆い、コンタクト孔を開けて電極71.72
を形成する。
ンジスタの製造工程図である。これを用いて製造工程を
説明すると、まず、素子分離されたp型Si基板1全面
にCVDによりSi3N4膜2を堆積する(a)。次い
でこのSi3N4膜2をリソグラフィ技術を用いてパタ
ーニングし、MOSトランジスタのチャネル領域となる
部分の基板面を露出させる(b)。その後、熱酸化を行
なって露出した基板面に5i02膜3を形成し、次いて
多結晶シリコン膜を堆積しこれを反応性イオンエツチン
グ法を用いてパターニングしてゲート電極4を形成する
。そしてゲート電極4をマスクとして不純物のイオン注
入を行なってソースドレイン拡散層51.5□を形成す
る(C)。以下、通常の工程に従って全面をCVD5i
02膜6て覆い、コンタクト孔を開けて電極71.72
を形成する。
こうしてこの実施例によれば、ゲート電極エツジ部のゲ
ート絶縁膜としてSi3N4膜2を用いて、これを主要
部のゲート絶縁膜である5i02膜3より厚くしている
。この結果、ゲート電極エツジ部での縦方向電界が従来
の素子に比べて緩和される。また、ゲート電極パターニ
ング時の反応性性イオンエツチングによるゲート電極エ
ツジ部の基板面のダメージを抑制される。これらの結果
、欠陥性のドレイン・リーク電流か低減される。
ート絶縁膜としてSi3N4膜2を用いて、これを主要
部のゲート絶縁膜である5i02膜3より厚くしている
。この結果、ゲート電極エツジ部での縦方向電界が従来
の素子に比べて緩和される。また、ゲート電極パターニ
ング時の反応性性イオンエツチングによるゲート電極エ
ツジ部の基板面のダメージを抑制される。これらの結果
、欠陥性のドレイン・リーク電流か低減される。
Si3N4膜はSiO□膜に比べて誘電率が高く、従っ
て膜厚の大きいSi3N4膜をゲート電極エツジに挟ん
だことにより他の素子特性に悪影響を与えることはない
。
て膜厚の大きいSi3N4膜をゲート電極エツジに挟ん
だことにより他の素子特性に悪影響を与えることはない
。
第5図は、この実施例によるMOSトランジスタのゲー
ト電圧Vg−ドレイン電流1d特性を従来例と比較して
定性的に示す。しきい値電圧vth以下でのドレイン・
リーク電流がこの実施例により大きく低減される。
ト電圧Vg−ドレイン電流1d特性を従来例と比較して
定性的に示す。しきい値電圧vth以下でのドレイン・
リーク電流がこの実施例により大きく低減される。
第3図は、本発明の別の実施例のMOSトランジスタで
ある。第1図と対応する部分には第1図と同一符号を付
して詳細な説明は省略する。第1図の実施例と異なる点
は、ゲート絶縁膜としての5i02膜3はソース領域か
らドレイン領域まで全域に渡って形成されており、ゲー
ト電極4のエツジ部についてはSiO□膜3とSi3N
4膜2の2層構造としている点である。Si3N、□膜
2のゲート電極4下に食い込む量は500人程成膜する
。
ある。第1図と対応する部分には第1図と同一符号を付
して詳細な説明は省略する。第1図の実施例と異なる点
は、ゲート絶縁膜としての5i02膜3はソース領域か
らドレイン領域まで全域に渡って形成されており、ゲー
ト電極4のエツジ部についてはSiO□膜3とSi3N
4膜2の2層構造としている点である。Si3N、□膜
2のゲート電極4下に食い込む量は500人程成膜する
。
第4図(a)〜(c)は、その製造工程要部を示す図で
ある。素子分離されたp型Si基板1に熱酸化による5
i02膜3を形成し、続いてCVDによりSi3N4膜
2を堆積する(a)。
ある。素子分離されたp型Si基板1に熱酸化による5
i02膜3を形成し、続いてCVDによりSi3N4膜
2を堆積する(a)。
そしてチャネル領域上のSi3N4膜2を選択的にエツ
チング除去して5i02膜3を露出させる(b)。その
後、先の実施例と同様にゲート電極4を形成し、これを
マスクとして不純物をイオン注入してソース、ドレイン
拡散層51.5□を形成する(c)。
チング除去して5i02膜3を露出させる(b)。その
後、先の実施例と同様にゲート電極4を形成し、これを
マスクとして不純物をイオン注入してソース、ドレイン
拡散層51.5□を形成する(c)。
この実施例によっても、先の実施例と同様に欠陥性ドレ
イン・リーク電流の低減が図られる。
イン・リーク電流の低減が図られる。
本発明は、上記実施例に限られるものではない。
例えば第1図の実施例において、Si3N、1膜2を他
の材料膜とすることが可能である。そしてその膜材料の
選択によっては、その膜厚をチャネル領域主要部上のそ
れより厚くしなくても効果が得られる。また第3図の実
施例において、主要部の5i02膜3はSi3N4膜2
の形成前のものを用いたが、第4図(b)においてSi
3N4膜2と共にその下の5i02膜3まで一旦除去し
、改めて熱酸化して5i02膜を形成するようにしても
よい。これは特に、Si3N4膜2をドライエツチング
法でパターニングする場合に、下地5i02膜がダメー
ジを受けるため有効である。
の材料膜とすることが可能である。そしてその膜材料の
選択によっては、その膜厚をチャネル領域主要部上のそ
れより厚くしなくても効果が得られる。また第3図の実
施例において、主要部の5i02膜3はSi3N4膜2
の形成前のものを用いたが、第4図(b)においてSi
3N4膜2と共にその下の5i02膜3まで一旦除去し
、改めて熱酸化して5i02膜を形成するようにしても
よい。これは特に、Si3N4膜2をドライエツチング
法でパターニングする場合に、下地5i02膜がダメー
ジを受けるため有効である。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
[発明の効果コ
以上述べたように本発明によれば、ゲート電極エツジ部
でのゲート絶縁膜をチャネル領域主要部上のそれと異な
る構成を採用することにより、微細MOSトランジスタ
での欠陥性ドレイン・リク電流を効果的に軽減すること
ができる。
でのゲート絶縁膜をチャネル領域主要部上のそれと異な
る構成を採用することにより、微細MOSトランジスタ
での欠陥性ドレイン・リク電流を効果的に軽減すること
ができる。
第1図は本発明の一実施例のMOSトランジスタを示す
図、第2図(a)〜(c)はその製造工程主要部を示す
図、第3図は他の実施例のMOSトランジスタを示す図
、第4図(a)〜(C)はその製造工程主要部を示す図
、第5図は実施例のMOSトランジスタの特性を従来の
MOSトランジスタと比較して示す図である。 1・・・p型Si基板、2・・・Si3N4膜、3・・
・5i02朕、4・・・ゲート電極、51.52・・・
ソース、ドレイン拡散層、6・・・CV D S i
O2膜、7、.72・・・ソース、ドレイン’rN W
。 第 メ 第 図
図、第2図(a)〜(c)はその製造工程主要部を示す
図、第3図は他の実施例のMOSトランジスタを示す図
、第4図(a)〜(C)はその製造工程主要部を示す図
、第5図は実施例のMOSトランジスタの特性を従来の
MOSトランジスタと比較して示す図である。 1・・・p型Si基板、2・・・Si3N4膜、3・・
・5i02朕、4・・・ゲート電極、51.52・・・
ソース、ドレイン拡散層、6・・・CV D S i
O2膜、7、.72・・・ソース、ドレイン’rN W
。 第 メ 第 図
Claims (4)
- (1)ゲート電極エッジ部のゲート絶縁膜をチャネル領
域主要部上のゲート絶縁膜とは異種材料により構成した
ことを特徴とするMOSトランジスタ。 - (2)チャネル領域主要部上のゲート絶縁膜をシリコン
酸化膜とし、ゲート電極エッジ部のゲート絶縁膜を前記
シリコン酸化膜より厚いシリコン窒化膜とした請求項1
記載のMOSトランジスタ。 - (3)ゲート電極エッジ部でゲート絶縁膜を2層構造と
したことを特徴とするMOSトランジスタ。 - (4)チャネル領域主要部上のゲート絶縁膜をシリコン
酸化膜とし、ゲート電極エッジ部のゲート絶縁膜をシリ
コン酸化膜とシリコン窒化膜の2層構造とした請求項3
記載のMOSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28063488A JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28063488A JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Mosトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02126679A true JPH02126679A (ja) | 1990-05-15 |
Family
ID=17627789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28063488A Pending JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02126679A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
-
1988
- 1988-11-07 JP JP28063488A patent/JPH02126679A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
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