JPH02126679A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH02126679A JPH02126679A JP28063488A JP28063488A JPH02126679A JP H02126679 A JPH02126679 A JP H02126679A JP 28063488 A JP28063488 A JP 28063488A JP 28063488 A JP28063488 A JP 28063488A JP H02126679 A JPH02126679 A JP H02126679A
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000002955 isolation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910005091 Si3N Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳトランジスタに係り、特に高密度集積
回路に用いられる微細構造のＭＯＳトランジスタに関す
る。
回路に用いられる微細構造のＭＯＳトランジスタに関す
る。
（従来の技術）
半導体メモリに代表されるＭＯ３集積回路の大規模化は
目覚ましいものがあり、その様な集積回路に用いられる
ＭＯＳトランジスタはゲート長が１μｍ或いはそれ以下
と微細化されている。
目覚ましいものがあり、その様な集積回路に用いられる
ＭＯＳトランジスタはゲート長が１μｍ或いはそれ以下
と微細化されている。
ＭＯＳトランジスタでは、微細化に伴って種々の問題が
生じるが、その一つにドレイン・リーク電流の増大があ
る。ドレイン・リーク電流の増大の原因は、一つには、
反応性イオンエツチングによるゲート電極パターニング
の際のダメージが考えられる。即ちゲート電極エツジ部
下のゲート絶縁膜および基板がイオンに叩かれてダメー
ジを受け、このダメージに起因してリーク電流が大きく
なる。
生じるが、その一つにドレイン・リーク電流の増大があ
る。ドレイン・リーク電流の増大の原因は、一つには、
反応性イオンエツチングによるゲート電極パターニング
の際のダメージが考えられる。即ちゲート電極エツジ部
下のゲート絶縁膜および基板がイオンに叩かれてダメー
ジを受け、このダメージに起因してリーク電流が大きく
なる。
これは、欠陥性リーク電流ということができる。
そして欠陥性リーク電流か顕とに現れる原因として、ゲ
ート・ドレインの縦方向電界が非常に大きくなることが
挙げられる。ＭＯＳトランジスタの微細化はゲート絶縁
膜の薄膜化を含み、極めて薄いゲート絶縁膜を持つＭＯ
Ｓトランジスタでは、ドレインに電圧が印加されたオフ
状態でドレイン・ゲート間には高電界が形成される。こ
の縦方向電界を緩和するには基本的にはゲート絶縁膜の
膜１ｖを厚くすればよい。しかし、ゲート絶縁膜のＩ摸
ｊ〒、はしきい値等の重要な素子特性を得るためのパラ
メータであるため、簡！１１に厚くする訳にはいかない
。
ート・ドレインの縦方向電界が非常に大きくなることが
挙げられる。ＭＯＳトランジスタの微細化はゲート絶縁
膜の薄膜化を含み、極めて薄いゲート絶縁膜を持つＭＯ
Ｓトランジスタでは、ドレインに電圧が印加されたオフ
状態でドレイン・ゲート間には高電界が形成される。こ
の縦方向電界を緩和するには基本的にはゲート絶縁膜の
膜１ｖを厚くすればよい。しかし、ゲート絶縁膜のＩ摸
ｊ〒、はしきい値等の重要な素子特性を得るためのパラ
メータであるため、簡！１１に厚くする訳にはいかない
。
（発明か解決しようとする課題）
以上のように機前化されたＭＯＳトランジスタにおいて
は、ゲート電極バターニングの際に受けるダメージやゲ
ート電極下の大きい縦方向電界等に起因して、大きいド
レイン・リーク電流が流れるという問題かあった。
は、ゲート電極バターニングの際に受けるダメージやゲ
ート電極下の大きい縦方向電界等に起因して、大きいド
レイン・リーク電流が流れるという問題かあった。
本発明は、この様な問題を解決した。微細構造で優れた
素子特性が得られるＭＯ３Ｉ−ランジスタを提供するこ
とを目的とする。
素子特性が得られるＭＯ３Ｉ−ランジスタを提供するこ
とを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、第１に、ＭＯＳ）ランジスタのゲト絶縁膜の
うちゲート電極エツジ部をチャネル領域主要部上のそれ
とは異種材料により構成したことを特徴とする。
うちゲート電極エツジ部をチャネル領域主要部上のそれ
とは異種材料により構成したことを特徴とする。
本発明は、第２に、ＭＯ３Ｉ−ランジスタのゲート絶縁
膜のうちゲート電極エツジ部を２１急構造としたことを
特徴とする。
膜のうちゲート電極エツジ部を２１急構造としたことを
特徴とする。
（作用）
ゲート絶縁膜のうちゲート電極エツジ部を主要部とは異
種材料によりｔＭ成すれば、その材料や膜厚を選択する
ことによって、反応性イオンエソチング工程でのダメー
ジの影響を少なくすることができ、また、ゲート電極と
基板間の縦方向電界をＶ和することができる。これによ
り、微細化〜１０Ｓトランジスタでのドレイン・リーク
電流を低減することができる。この際、ゲート電極エツ
ジ部に用いるゲート絶縁膜を誘電率の大きい材料とすれ
ば、その膜厚をチャネル領域主要部上のそれより厚（し
ても、素子特性に悪影響を与えることはない。
種材料によりｔＭ成すれば、その材料や膜厚を選択する
ことによって、反応性イオンエソチング工程でのダメー
ジの影響を少なくすることができ、また、ゲート電極と
基板間の縦方向電界をＶ和することができる。これによ
り、微細化〜１０Ｓトランジスタでのドレイン・リーク
電流を低減することができる。この際、ゲート電極エツ
ジ部に用いるゲート絶縁膜を誘電率の大きい材料とすれ
ば、その膜厚をチャネル領域主要部上のそれより厚（し
ても、素子特性に悪影響を与えることはない。
また、ゲート電極エツジ部でゲート絶縁膜を２層構造と
すれば、やはり反応性イオンエツチング工程でのこの部
分でのダメージの影響を軽減することかでき、また縦方
向電界を緩和することができる。従ってこれにより、微
細化ＭＯＳトランジスタでのドレイン・リーク電流を低
減することができる。
すれば、やはり反応性イオンエツチング工程でのこの部
分でのダメージの影響を軽減することかでき、また縦方
向電界を緩和することができる。従ってこれにより、微
細化ＭＯＳトランジスタでのドレイン・リーク電流を低
減することができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のＭＯＳトランジスタを示す。ｐ型
Ｓ１基板１の素子分離された領域にゲート絶縁膜となる
シリコン酸化膜（Ｓ ｉ ０２膜）３を介して多結晶シ
リコン膜によるゲート電極４が形成されている。５ｉ０
２膜３は例えば、１００人程成膜ある。このゲート電極
４に自己整合的にソース、ドレイン拡散層５１．５２が
形成されている。ゲート電極４のエツジ部には、チャネ
ル領域主要部上のゲート絶縁膜とは別にシリコン窒化膜
（Ｓｉ３Ｎ４膜）２かゲート絶縁膜として挟まれている
。このＳｉ３Ｎ４膜２は例えば膜厚が５ｉ０２膜３の２
〜３倍とする。またこのＳｉ３Ｎ４膜２のゲート電極エ
ツジからのチャネル領域側への食込み量は約５００成膜
度である。
Ｓ１基板１の素子分離された領域にゲート絶縁膜となる
シリコン酸化膜（Ｓ ｉ ０２膜）３を介して多結晶シ
リコン膜によるゲート電極４が形成されている。５ｉ０
２膜３は例えば、１００人程成膜ある。このゲート電極
４に自己整合的にソース、ドレイン拡散層５１．５２が
形成されている。ゲート電極４のエツジ部には、チャネ
ル領域主要部上のゲート絶縁膜とは別にシリコン窒化膜
（Ｓｉ３Ｎ４膜）２かゲート絶縁膜として挟まれている
。このＳｉ３Ｎ４膜２は例えば膜厚が５ｉ０２膜３の２
〜３倍とする。またこのＳｉ３Ｎ４膜２のゲート電極エ
ツジからのチャネル領域側への食込み量は約５００成膜
度である。
素子・形成された基板上は、ＣＶＤ５ ｉ○２膜６で覆
われ、これにコンタクト孔か開けられてソース。
われ、これにコンタクト孔か開けられてソース。
ドレイン電極７１，７２が配設されている。
第２図（ａ） 〜（ｃ）は、この実施例のＭ ＯＳトラ
ンジスタの製造工程図である。これを用いて製造工程を
説明すると、まず、素子分離されたｐ型Ｓｉ基板１全面
にＣＶＤによりＳｉ３Ｎ４膜２を堆積する（ａ）。次い
でこのＳｉ３Ｎ４膜２をリソグラフィ技術を用いてパタ
ーニングし、ＭＯＳトランジスタのチャネル領域となる
部分の基板面を露出させる（ｂ）。その後、熱酸化を行
なって露出した基板面に５ｉ０２膜３を形成し、次いて
多結晶シリコン膜を堆積しこれを反応性イオンエツチン
グ法を用いてパターニングしてゲート電極４を形成する
。そしてゲート電極４をマスクとして不純物のイオン注
入を行なってソースドレイン拡散層５１．５□を形成す
る（Ｃ）。以下、通常の工程に従って全面をＣＶＤ５ｉ
０２膜６て覆い、コンタクト孔を開けて電極７１．７２
を形成する。
ンジスタの製造工程図である。これを用いて製造工程を
説明すると、まず、素子分離されたｐ型Ｓｉ基板１全面
にＣＶＤによりＳｉ３Ｎ４膜２を堆積する（ａ）。次い
でこのＳｉ３Ｎ４膜２をリソグラフィ技術を用いてパタ
ーニングし、ＭＯＳトランジスタのチャネル領域となる
部分の基板面を露出させる（ｂ）。その後、熱酸化を行
なって露出した基板面に５ｉ０２膜３を形成し、次いて
多結晶シリコン膜を堆積しこれを反応性イオンエツチン
グ法を用いてパターニングしてゲート電極４を形成する
。そしてゲート電極４をマスクとして不純物のイオン注
入を行なってソースドレイン拡散層５１．５□を形成す
る（Ｃ）。以下、通常の工程に従って全面をＣＶＤ５ｉ
０２膜６て覆い、コンタクト孔を開けて電極７１．７２
を形成する。
こうしてこの実施例によれば、ゲート電極エツジ部のゲ
ート絶縁膜としてＳｉ３Ｎ４膜２を用いて、これを主要
部のゲート絶縁膜である５ｉ０２膜３より厚くしている
。この結果、ゲート電極エツジ部での縦方向電界が従来
の素子に比べて緩和される。また、ゲート電極パターニ
ング時の反応性性イオンエツチングによるゲート電極エ
ツジ部の基板面のダメージを抑制される。これらの結果
、欠陥性のドレイン・リーク電流か低減される。
ート絶縁膜としてＳｉ３Ｎ４膜２を用いて、これを主要
部のゲート絶縁膜である５ｉ０２膜３より厚くしている
。この結果、ゲート電極エツジ部での縦方向電界が従来
の素子に比べて緩和される。また、ゲート電極パターニ
ング時の反応性性イオンエツチングによるゲート電極エ
ツジ部の基板面のダメージを抑制される。これらの結果
、欠陥性のドレイン・リーク電流か低減される。
Ｓｉ３Ｎ４膜はＳｉＯ□膜に比べて誘電率が高く、従っ
て膜厚の大きいＳｉ３Ｎ４膜をゲート電極エツジに挟ん
だことにより他の素子特性に悪影響を与えることはない
。
て膜厚の大きいＳｉ３Ｎ４膜をゲート電極エツジに挟ん
だことにより他の素子特性に悪影響を与えることはない
。
第５図は、この実施例によるＭＯＳトランジスタのゲー
ト電圧Ｖｇ−ドレイン電流１ｄ特性を従来例と比較して
定性的に示す。しきい値電圧ｖｔｈ以下でのドレイン・
リーク電流がこの実施例により大きく低減される。
ト電圧Ｖｇ−ドレイン電流１ｄ特性を従来例と比較して
定性的に示す。しきい値電圧ｖｔｈ以下でのドレイン・
リーク電流がこの実施例により大きく低減される。
第３図は、本発明の別の実施例のＭＯＳトランジスタで
ある。第１図と対応する部分には第１図と同一符号を付
して詳細な説明は省略する。第１図の実施例と異なる点
は、ゲート絶縁膜としての５ｉ０２膜３はソース領域か
らドレイン領域まで全域に渡って形成されており、ゲー
ト電極４のエツジ部についてはＳｉＯ□膜３とＳｉ３Ｎ
４膜２の２層構造としている点である。Ｓｉ３Ｎ、□膜
２のゲート電極４下に食い込む量は５００人程成膜する
。
ある。第１図と対応する部分には第１図と同一符号を付
して詳細な説明は省略する。第１図の実施例と異なる点
は、ゲート絶縁膜としての５ｉ０２膜３はソース領域か
らドレイン領域まで全域に渡って形成されており、ゲー
ト電極４のエツジ部についてはＳｉＯ□膜３とＳｉ３Ｎ
４膜２の２層構造としている点である。Ｓｉ３Ｎ、□膜
２のゲート電極４下に食い込む量は５００人程成膜する
。
第４図（ａ）〜（ｃ）は、その製造工程要部を示す図で
ある。素子分離されたｐ型Ｓｉ基板１に熱酸化による５
ｉ０２膜３を形成し、続いてＣＶＤによりＳｉ３Ｎ４膜
２を堆積する（ａ）。
ある。素子分離されたｐ型Ｓｉ基板１に熱酸化による５
ｉ０２膜３を形成し、続いてＣＶＤによりＳｉ３Ｎ４膜
２を堆積する（ａ）。
そしてチャネル領域上のＳｉ３Ｎ４膜２を選択的にエツ
チング除去して５ｉ０２膜３を露出させる（ｂ）。その
後、先の実施例と同様にゲート電極４を形成し、これを
マスクとして不純物をイオン注入してソース、ドレイン
拡散層５１．５□を形成する（ｃ）。
チング除去して５ｉ０２膜３を露出させる（ｂ）。その
後、先の実施例と同様にゲート電極４を形成し、これを
マスクとして不純物をイオン注入してソース、ドレイン
拡散層５１．５□を形成する（ｃ）。
この実施例によっても、先の実施例と同様に欠陥性ドレ
イン・リーク電流の低減が図られる。
イン・リーク電流の低減が図られる。
本発明は、上記実施例に限られるものではない。
例えば第１図の実施例において、Ｓｉ３Ｎ、１膜２を他
の材料膜とすることが可能である。そしてその膜材料の
選択によっては、その膜厚をチャネル領域主要部上のそ
れより厚くしなくても効果が得られる。また第３図の実
施例において、主要部の５ｉ０２膜３はＳｉ３Ｎ４膜２
の形成前のものを用いたが、第４図（ｂ）においてＳｉ
３Ｎ４膜２と共にその下の５ｉ０２膜３まで一旦除去し
、改めて熱酸化して５ｉ０２膜を形成するようにしても
よい。これは特に、Ｓｉ３Ｎ４膜２をドライエツチング
法でパターニングする場合に、下地５ｉ０２膜がダメー
ジを受けるため有効である。
の材料膜とすることが可能である。そしてその膜材料の
選択によっては、その膜厚をチャネル領域主要部上のそ
れより厚くしなくても効果が得られる。また第３図の実
施例において、主要部の５ｉ０２膜３はＳｉ３Ｎ４膜２
の形成前のものを用いたが、第４図（ｂ）においてＳｉ
３Ｎ４膜２と共にその下の５ｉ０２膜３まで一旦除去し
、改めて熱酸化して５ｉ０２膜を形成するようにしても
よい。これは特に、Ｓｉ３Ｎ４膜２をドライエツチング
法でパターニングする場合に、下地５ｉ０２膜がダメー
ジを受けるため有効である。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果コ
以上述べたように本発明によれば、ゲート電極エツジ部
でのゲート絶縁膜をチャネル領域主要部上のそれと異な
る構成を採用することにより、微細ＭＯＳトランジスタ
での欠陥性ドレイン・リク電流を効果的に軽減すること
ができる。
でのゲート絶縁膜をチャネル領域主要部上のそれと異な
る構成を採用することにより、微細ＭＯＳトランジスタ
での欠陥性ドレイン・リク電流を効果的に軽減すること
ができる。
第１図は本発明の一実施例のＭＯＳトランジスタを示す
図、第２図（ａ）〜（ｃ）はその製造工程主要部を示す
図、第３図は他の実施例のＭＯＳトランジスタを示す図
、第４図（ａ）〜（Ｃ）はその製造工程主要部を示す図
、第５図は実施例のＭＯＳトランジスタの特性を従来の
ＭＯＳトランジスタと比較して示す図である。 １・・・ｐ型Ｓｉ基板、２・・・Ｓｉ３Ｎ４膜、３・・
・５ｉ０２朕、４・・・ゲート電極、５１．５２・・・
ソース、ドレイン拡散層、６・・・ＣＶ Ｄ Ｓ ｉ
Ｏ２膜、７、．７２・・・ソース、ドレイン’ｒＮ Ｗ
。 第 メ 第 図
図、第２図（ａ）〜（ｃ）はその製造工程主要部を示す
図、第３図は他の実施例のＭＯＳトランジスタを示す図
、第４図（ａ）〜（Ｃ）はその製造工程主要部を示す図
、第５図は実施例のＭＯＳトランジスタの特性を従来の
ＭＯＳトランジスタと比較して示す図である。 １・・・ｐ型Ｓｉ基板、２・・・Ｓｉ３Ｎ４膜、３・・
・５ｉ０２朕、４・・・ゲート電極、５１．５２・・・
ソース、ドレイン拡散層、６・・・ＣＶ Ｄ Ｓ ｉ
Ｏ２膜、７、．７２・・・ソース、ドレイン’ｒＮ Ｗ
。 第 メ 第 図
Claims (4)
- （１）ゲート電極エッジ部のゲート絶縁膜をチャネル領
域主要部上のゲート絶縁膜とは異種材料により構成した
ことを特徴とするＭＯＳトランジスタ。 - （２）チャネル領域主要部上のゲート絶縁膜をシリコン
酸化膜とし、ゲート電極エッジ部のゲート絶縁膜を前記
シリコン酸化膜より厚いシリコン窒化膜とした請求項１
記載のＭＯＳトランジスタ。 - （３）ゲート電極エッジ部でゲート絶縁膜を２層構造と
したことを特徴とするＭＯＳトランジスタ。 - （４）チャネル領域主要部上のゲート絶縁膜をシリコン
酸化膜とし、ゲート電極エッジ部のゲート絶縁膜をシリ
コン酸化膜とシリコン窒化膜の２層構造とした請求項３
記載のＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063488A JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063488A JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126679A true JPH02126679A (ja) | 1990-05-15 |
Family
ID=17627789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28063488A Pending JPH02126679A (ja) | 1988-11-07 | 1988-11-07 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
-
1988
- 1988-11-07 JP JP28063488A patent/JPH02126679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
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