JPH03171671A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03171671A JPH03171671A JP30960589A JP30960589A JPH03171671A JP H03171671 A JPH03171671 A JP H03171671A JP 30960589 A JP30960589 A JP 30960589A JP 30960589 A JP30960589 A JP 30960589A JP H03171671 A JPH03171671 A JP H03171671A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 15
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 15
- 239000012535 impurity Substances 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 239000013078 crystal Substances 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021645 metal ion Inorganic materials 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 7
- 150000002736 metal compounds Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Chemical group 0.000 description 4
- 239000002184 metal Chemical group 0.000 description 4
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000002844 melting Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置とその製造方法に関するもので、特
に集積回路用の半導体装置の高性能化と高信頼性化に適
した構造と製造方法を提供するものであ社 従来の技術 電界効果型トランジスタにより構或された集積回路では
構或素子の微細化が大きく進展し 最小加工寸法は１ミ
クロン以下のサブミクロン領域にまで達している。この
微細化を妨げる要因の１つとしてゲート配線等の配線の
問題があり、低抵抗化や高信頼性化のため多くの改良が
なされてき？，一般的な電界効果型半導体装置のポリサ
イドゲートの製造方法を第３図に基づいて説明すも 第
３図（ａ）〜（ｃ）は電界効果型半導体装置の製造方法
を説明する工程断面図であ瓜 ま哄 第３図（ａ）に示
すよ゛うにＰ型の単結晶シリコン基板１００を酸化しゲ
ート酸化膜１０１を形威すも 次に ポリシリコン膜１
０２を堆積した後、リンを拡散しポリシリコン膜１０２
をＮ型に変換すも 第３図（ｂ）に示すようにタングス
テンシリサイド［１０３を堆積し ホトリソによりレジ
ストパターン１０４を形成すも 第３図（Ｃ）に示すよ
うにエッヂングによりタングステンシリサイド膜１０３
とポリシリコン＄１０２をゲー１・配線状に形成し ゲ
ート電極１０２Ａ． １０３Ａを得も 次にゲー ト電
極をマスクとしてホウ素のイオン注入を行１，） 半
導体基板中にバンチスルーストップとなるＰ型の半導体
領域１０９Ａ． １０９Ｂを形成し 続いてヒ素のイオ
ン注入を行い半導体基板中にソ一人 ドレインとなるＮ
型の半導体領域１０８Ａ， １０８Ｂを形成医電界効果
型半導体装置が得られも ここで、タングステンシリサ
イドの代わりにモリブデンシリサイドなど他の高融点金
属化合物を用いることも行なわれていも 発明が解決しようとする課題 第３図に示されたような従来の方法では次のような問題
点かあも （１）シリコンに刻してストレスの強い高融
点金属化合物を用いることにより、シリコン基板に結晶
欠陥が発生ずん 特に 電界効果型トランジスタではチ
ャネル部やゲート酸化膜に応力が加わり、特性に悪影響
を及ぼす。またス１・レスの少ないポリシリコンのみの
配線では抵抗が高くな在 （２）不純物イオンや金属原
子がポリシリコン中を拡散しゲート酸化膜へ到達するの
で信頼性の劣化が起こ７ｋ，（３）タングステンシリサ
イドとポリシリコンをフッ素系のガスでエッチングする
力支 タングステンシリサイドがオーバーハングになり
エッチング後のポリシリコン線幅及び形状を制御するの
が困難であも これにより、電界効果型トランジスタで
はポリシリコンの幅で決まるゲート長にバラツキが生じ
も また斜め方向に不純物イオンを注入しソース、 ド
レイン、パンチスルーストップなどの領域を形成ずる場
合にＬ 注入領域を制御できなＬ１ 本発明はこのような多層構造配線の特性上あるいは製造
上の問題点を課題とし これを解決する新しい構造及び
製造方法を提供するものであん課題を解決するための手
段 本発明ＬＬ． 上述の課題を解決するたへ 半導体基
板上に形成された絶縁膜と、前記絶縁膜上に形成された
配線形状の第１の導電膜と、前記第１の導電膜上からは
み出さない幅で形威された配線形状のバッファー膜と、
前記バッファー膜上に形成された配線形状の第２の導電
膜と、前記第２の導電膜の側壁と前記バッファー膜の側
壁に選択的に残置された第３の導電膜とを備え、 前記
第１の導電膜の上部表面と第２の導電膜とを前記第３の
導電膜を介して電気的に接続レ かつ前記第１の導電膜
の幅が前記第２の導電膜の幅と第３の導電膜の厚みの和
に ほぼ一致するように規定されていることを特徴とす
る半導体装置であもさらに 本発明（；Ｌ 半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に、第１
の導電膜を形成する工程と、前記第１の導電膜上にバッ
ファー膜を形成する工程と、前記バッファー膜上に第２
の導電膜を形成する工程と、前記第２の導電膜をエッチ
ングにて配線形状にパターンニングする工程と、前記配
線形状の第２の導電膜をマスクとして、前記バッファー
膜を選択的にエッチングし前記第１の導電膜の表面を露
出させる工程と、前記配線形状の第２の導電膜の側壁と
前記エッチングされたバッファー膜の側壁に第３の導電
膜を選択的に残置Ｌ 第１の導電膜の上部表面と第２の
導電膜の側壁とを第３の導電膜を介して接続する工程と
、前記残置させた第３の導電膜と前記配線形状の第２の
導電膜をエッチングマスクとして用ｔ，Ｎ．前記第１の
導電膜を配線形状に形成する工程とを備えた半導体装置
の製造方法であも作用 本発明の方法による各手段により、次のような作用が得
られる。 （１）特に 上層の第２の導電膜として、モ
リブデン、タングステン等の金属風モリブデンシリサイ
ド、タングステンシリサイド等の金属化合物などを用い
る場合（よ 第１の導電膜と第２の導電膜の間にバッフ
ァー層を設けることにより、バッファー層の熱膨張率が
第２の導電膜と半導体基板との中間に位置するた吹 第
２の導電膜と半導体基板の熱膨張率の差などによるスト
レスが緩和され特性の劣化が抑制されモ（２）上記バッ
ファー層により不純物イオン、金属原子などがゲート酸
化膜に直接に拡散するのを防ぐことができも （３）技
術的に困難であるシリサイド／ボリシリコン積層構造の
エッチングが不要になり、電界効果型トランジスタのゲ
ート長が第１の導電膜の幅と側壁に残置されたスペーサ
ーの幅により決まるので制御が容易であ７）。 （４）
斜め方向イオン注入で不純物イオンを打ち込む場合でＬ
第２の導電膜と側壁に残置されたスペーサーがマスク
となり、注入領域のバラツキが少な賎実施例 第１図は本発明による第１の実施例となる電界効果型半
導体装置を示す断面図であ，５Ｐ型のシリコン単結晶基
板１００の上に形成されたゲート用の絶縁膜となる１５
０〜１ ８０ｎｍのシリコン酸化膜１０１と、シリコン
酸化膜１０１の上に形成されたゲート電極である配線形
状の第１の導電膜となる１００〜１５０ｒ＋ｍのポリシ
リコン膜１０２と、ポリシリコン膜１０２上からはみ出
さない幅で形威された配線形状のバッファー膜となる１
００〜１５０ｎｍのシリコン酸化膜１０３と、バッファ
ー膜１０３の上に形成された配線形状の第２の導電膜と
なるタングステンシリサイド膜１０４Ａと、配線形状の
第２の導電膜１０４Ａの側壁と配線形状のバッファー膜
１０３の側壁に選択的に残置させた第３の導電膜となる
ポリシリコン膜１０６Ａ， １０６Ｂと、半導体基板中
に形成されたソ一人 ドレインとなるＮ型の半導体領域
１０８Ａ， １０８Ｂとからなん 第１図のゲート電極
は配線形状の第１の導電膜１０２の上部表面と、配線形
状の第２の導電膜１０４Ａとバ 第２の導電膜側壁の第
３の導電膜１０６Ａ， １０６Ｂを介して電気的に接続
されており、かス 配線形状の第１の導電［０２の幅が
配線形状の第２の導電膜１０４Ａの幅と残置された第３
の導電膜１０６Ａ， １０６Ｂの和に ほぼ一致するよ
う規定されていることを特徴とすも この構造上の特徴として｛友 次のようなものがある。
に集積回路用の半導体装置の高性能化と高信頼性化に適
した構造と製造方法を提供するものであ社 従来の技術 電界効果型トランジスタにより構或された集積回路では
構或素子の微細化が大きく進展し 最小加工寸法は１ミ
クロン以下のサブミクロン領域にまで達している。この
微細化を妨げる要因の１つとしてゲート配線等の配線の
問題があり、低抵抗化や高信頼性化のため多くの改良が
なされてき？，一般的な電界効果型半導体装置のポリサ
イドゲートの製造方法を第３図に基づいて説明すも 第
３図（ａ）〜（ｃ）は電界効果型半導体装置の製造方法
を説明する工程断面図であ瓜 ま哄 第３図（ａ）に示
すよ゛うにＰ型の単結晶シリコン基板１００を酸化しゲ
ート酸化膜１０１を形威すも 次に ポリシリコン膜１
０２を堆積した後、リンを拡散しポリシリコン膜１０２
をＮ型に変換すも 第３図（ｂ）に示すようにタングス
テンシリサイド［１０３を堆積し ホトリソによりレジ
ストパターン１０４を形成すも 第３図（Ｃ）に示すよ
うにエッヂングによりタングステンシリサイド膜１０３
とポリシリコン＄１０２をゲー１・配線状に形成し ゲ
ート電極１０２Ａ． １０３Ａを得も 次にゲー ト電
極をマスクとしてホウ素のイオン注入を行１，） 半
導体基板中にバンチスルーストップとなるＰ型の半導体
領域１０９Ａ． １０９Ｂを形成し 続いてヒ素のイオ
ン注入を行い半導体基板中にソ一人 ドレインとなるＮ
型の半導体領域１０８Ａ， １０８Ｂを形成医電界効果
型半導体装置が得られも ここで、タングステンシリサ
イドの代わりにモリブデンシリサイドなど他の高融点金
属化合物を用いることも行なわれていも 発明が解決しようとする課題 第３図に示されたような従来の方法では次のような問題
点かあも （１）シリコンに刻してストレスの強い高融
点金属化合物を用いることにより、シリコン基板に結晶
欠陥が発生ずん 特に 電界効果型トランジスタではチ
ャネル部やゲート酸化膜に応力が加わり、特性に悪影響
を及ぼす。またス１・レスの少ないポリシリコンのみの
配線では抵抗が高くな在 （２）不純物イオンや金属原
子がポリシリコン中を拡散しゲート酸化膜へ到達するの
で信頼性の劣化が起こ７ｋ，（３）タングステンシリサ
イドとポリシリコンをフッ素系のガスでエッチングする
力支 タングステンシリサイドがオーバーハングになり
エッチング後のポリシリコン線幅及び形状を制御するの
が困難であも これにより、電界効果型トランジスタで
はポリシリコンの幅で決まるゲート長にバラツキが生じ
も また斜め方向に不純物イオンを注入しソース、 ド
レイン、パンチスルーストップなどの領域を形成ずる場
合にＬ 注入領域を制御できなＬ１ 本発明はこのような多層構造配線の特性上あるいは製造
上の問題点を課題とし これを解決する新しい構造及び
製造方法を提供するものであん課題を解決するための手
段 本発明ＬＬ． 上述の課題を解決するたへ 半導体基
板上に形成された絶縁膜と、前記絶縁膜上に形成された
配線形状の第１の導電膜と、前記第１の導電膜上からは
み出さない幅で形威された配線形状のバッファー膜と、
前記バッファー膜上に形成された配線形状の第２の導電
膜と、前記第２の導電膜の側壁と前記バッファー膜の側
壁に選択的に残置された第３の導電膜とを備え、 前記
第１の導電膜の上部表面と第２の導電膜とを前記第３の
導電膜を介して電気的に接続レ かつ前記第１の導電膜
の幅が前記第２の導電膜の幅と第３の導電膜の厚みの和
に ほぼ一致するように規定されていることを特徴とす
る半導体装置であもさらに 本発明（；Ｌ 半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に、第１
の導電膜を形成する工程と、前記第１の導電膜上にバッ
ファー膜を形成する工程と、前記バッファー膜上に第２
の導電膜を形成する工程と、前記第２の導電膜をエッチ
ングにて配線形状にパターンニングする工程と、前記配
線形状の第２の導電膜をマスクとして、前記バッファー
膜を選択的にエッチングし前記第１の導電膜の表面を露
出させる工程と、前記配線形状の第２の導電膜の側壁と
前記エッチングされたバッファー膜の側壁に第３の導電
膜を選択的に残置Ｌ 第１の導電膜の上部表面と第２の
導電膜の側壁とを第３の導電膜を介して接続する工程と
、前記残置させた第３の導電膜と前記配線形状の第２の
導電膜をエッチングマスクとして用ｔ，Ｎ．前記第１の
導電膜を配線形状に形成する工程とを備えた半導体装置
の製造方法であも作用 本発明の方法による各手段により、次のような作用が得
られる。 （１）特に 上層の第２の導電膜として、モ
リブデン、タングステン等の金属風モリブデンシリサイ
ド、タングステンシリサイド等の金属化合物などを用い
る場合（よ 第１の導電膜と第２の導電膜の間にバッフ
ァー層を設けることにより、バッファー層の熱膨張率が
第２の導電膜と半導体基板との中間に位置するた吹 第
２の導電膜と半導体基板の熱膨張率の差などによるスト
レスが緩和され特性の劣化が抑制されモ（２）上記バッ
ファー層により不純物イオン、金属原子などがゲート酸
化膜に直接に拡散するのを防ぐことができも （３）技
術的に困難であるシリサイド／ボリシリコン積層構造の
エッチングが不要になり、電界効果型トランジスタのゲ
ート長が第１の導電膜の幅と側壁に残置されたスペーサ
ーの幅により決まるので制御が容易であ７）。 （４）
斜め方向イオン注入で不純物イオンを打ち込む場合でＬ
第２の導電膜と側壁に残置されたスペーサーがマスク
となり、注入領域のバラツキが少な賎実施例 第１図は本発明による第１の実施例となる電界効果型半
導体装置を示す断面図であ，５Ｐ型のシリコン単結晶基
板１００の上に形成されたゲート用の絶縁膜となる１５
０〜１ ８０ｎｍのシリコン酸化膜１０１と、シリコン
酸化膜１０１の上に形成されたゲート電極である配線形
状の第１の導電膜となる１００〜１５０ｒ＋ｍのポリシ
リコン膜１０２と、ポリシリコン膜１０２上からはみ出
さない幅で形威された配線形状のバッファー膜となる１
００〜１５０ｎｍのシリコン酸化膜１０３と、バッファ
ー膜１０３の上に形成された配線形状の第２の導電膜と
なるタングステンシリサイド膜１０４Ａと、配線形状の
第２の導電膜１０４Ａの側壁と配線形状のバッファー膜
１０３の側壁に選択的に残置させた第３の導電膜となる
ポリシリコン膜１０６Ａ， １０６Ｂと、半導体基板中
に形成されたソ一人 ドレインとなるＮ型の半導体領域
１０８Ａ， １０８Ｂとからなん 第１図のゲート電極
は配線形状の第１の導電膜１０２の上部表面と、配線形
状の第２の導電膜１０４Ａとバ 第２の導電膜側壁の第
３の導電膜１０６Ａ， １０６Ｂを介して電気的に接続
されており、かス 配線形状の第１の導電［０２の幅が
配線形状の第２の導電膜１０４Ａの幅と残置された第３
の導電膜１０６Ａ， １０６Ｂの和に ほぼ一致するよ
う規定されていることを特徴とすも この構造上の特徴として｛友 次のようなものがある。
（１）シリコン酸化膜１０３の熱膨張率がタングステ
ンシリサイド膜１０４Ａとシリコン基板１００との中間
に位置するたべ タングステンシリサイド膜１０４Ａの
ストレスがバッファー膜１０３により緩和されるのでゲ
ート絶縁膜＋０１やシリコン基板１００に加わる応力が
減少する。 （２）バッファー膜１０３によりタングス
テンなどの金属原子が拡散レ ゲート絶縁膜＋０１が反
応性の破壊を起こすのを防ぐ。
ンシリサイド膜１０４Ａとシリコン基板１００との中間
に位置するたべ タングステンシリサイド膜１０４Ａの
ストレスがバッファー膜１０３により緩和されるのでゲ
ート絶縁膜＋０１やシリコン基板１００に加わる応力が
減少する。 （２）バッファー膜１０３によりタングス
テンなどの金属原子が拡散レ ゲート絶縁膜＋０１が反
応性の破壊を起こすのを防ぐ。
第２図（ａ）〜（ｃ）は本発明による第２の実施例とな
る電界効果型半導体装置の製造方法を示す一連の工程断
面図であａ 第２図（ａ）に示されているように シリコン単結晶基
板１００上にｌＯ〜２０ｎｌＩ１のゲート酸化膜１０ｌ
，第１の導電膜となる５０〜１００ｎｍのポリシリコン
［９１０２，バッファー膜となる１０〜２０ｎｍのシリ
コン酸化膜１０３，第２の導電膜膜となる３００〜３５
０ｎｍのタングステンシリサイド膜１０４を順次形成す
も 第２図（ｂ）に示すように通常のホトリソ工程にて、ゲ
ート電極形成予定部にレジストパターン１０５を形ｆｆ
ｌＬ タングステンシリサイド膜１０４をエッチング
し 上層のゲート電極となる１０４Ａを形成すも ここ
で、エッチングガスはフッ素系の例えばＳＦｓを用ＬＮ
，シリコン酸化膜１０３がエッチングストッパーの働き
をする。次に上層のゲート電極となる１０４Ａをマスク
として２０〜３０度の大傾角イオン注入を用いて不純物
イオンを注入し 半導体基板中にその後の工程で形成さ
れる１０８Ａ． １０８Ｂより濃度の薄いＮ型の半導体
領域１０７Ａ， １０７Ｂを形威すも 次に ウェット
エッチングによりシリコン酸化膜１０３を選択的にエッ
チングし 第１の導電膜１０２を露出させも第２図（ｃ
）に示すように レジスト１０５を除去した後、一様に
第３の導電膜であるポリシリコン膜を２００〜３００ｎ
ｍ堆積し 異方性ドライエッチングによりゲート電極１
０４Ａの側壁にポリシリコン膜からなるスペーサ−１０
６Ａ， １０６Ｂを残置させると同時にポリシリコン膜
１０２をエッチングし下層のゲート電極となる１０２Ａ
を形成すａ 次に タングステンシリサイド膜からなる
ゲート電極１０４Ａと側壁スペーサ−１０６Ａ， １０
６Ｂをマスクとして不純物イオンの注入にて、半導体基
板中にＮ型の半導体領域１０８Ａ， １０８Ｂを形成す
ることによりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）型のトランジスタとすａ この方法により得
られたＬＤＤ構造はゲートとドレインがオーバーラップ
しており、高信頼性と高駆動力をもったデバイスが得ら
れる。その後、ゲート絶縁膜１０１をポリシリコン膜１
０２Ａをマスクとして除去すると第２図（Ｃ）に示す電
界効果型半導体装置が得られも また 大傾角イオン注入を用いて濃度の薄いＮ型の半導
体領域１０７Ａ， １０７Ｂを形成する代わりに 大傾
角イオン注入を用いて濃度の薄いＰ型の半導体領域を形
成ずればバンチスルーストップとして働き、ソース・ド
レイン間の耐圧が高く、短チャネル効果も小さい電界効
果型半導体装置が得られる。また 大傾角イオン注入を
用いて濃度の薄いＮ型の半導体領域１０７Ａ， １０７
Ｂを形成する代わりに 大傾角イオン注入を用いて濃度
の薄いＰ型の半導体領域を形威し その後ほぼ垂直方向
のイオン注入にて濃度の薄いＮ型の半導体領域を形成し
タングステンシリサイド膜からなるゲート電極１０４
Ａと側壁スペーサ−１０６Ａ， １０６Ｂをマスクとし
て不純物イオンの注入にて、半導体基板中に濃度の濃い
Ｎ型の半導体領域１０８Ａ， １０８Ｂを形成すること
により、バンチスルーストップを備えたＬＤＤ構造の電
界効果型半導体装置が得られる。
る電界効果型半導体装置の製造方法を示す一連の工程断
面図であａ 第２図（ａ）に示されているように シリコン単結晶基
板１００上にｌＯ〜２０ｎｌＩ１のゲート酸化膜１０ｌ
，第１の導電膜となる５０〜１００ｎｍのポリシリコン
［９１０２，バッファー膜となる１０〜２０ｎｍのシリ
コン酸化膜１０３，第２の導電膜膜となる３００〜３５
０ｎｍのタングステンシリサイド膜１０４を順次形成す
も 第２図（ｂ）に示すように通常のホトリソ工程にて、ゲ
ート電極形成予定部にレジストパターン１０５を形ｆｆ
ｌＬ タングステンシリサイド膜１０４をエッチング
し 上層のゲート電極となる１０４Ａを形成すも ここ
で、エッチングガスはフッ素系の例えばＳＦｓを用ＬＮ
，シリコン酸化膜１０３がエッチングストッパーの働き
をする。次に上層のゲート電極となる１０４Ａをマスク
として２０〜３０度の大傾角イオン注入を用いて不純物
イオンを注入し 半導体基板中にその後の工程で形成さ
れる１０８Ａ． １０８Ｂより濃度の薄いＮ型の半導体
領域１０７Ａ， １０７Ｂを形威すも 次に ウェット
エッチングによりシリコン酸化膜１０３を選択的にエッ
チングし 第１の導電膜１０２を露出させも第２図（ｃ
）に示すように レジスト１０５を除去した後、一様に
第３の導電膜であるポリシリコン膜を２００〜３００ｎ
ｍ堆積し 異方性ドライエッチングによりゲート電極１
０４Ａの側壁にポリシリコン膜からなるスペーサ−１０
６Ａ， １０６Ｂを残置させると同時にポリシリコン膜
１０２をエッチングし下層のゲート電極となる１０２Ａ
を形成すａ 次に タングステンシリサイド膜からなる
ゲート電極１０４Ａと側壁スペーサ−１０６Ａ， １０
６Ｂをマスクとして不純物イオンの注入にて、半導体基
板中にＮ型の半導体領域１０８Ａ， １０８Ｂを形成す
ることによりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）型のトランジスタとすａ この方法により得
られたＬＤＤ構造はゲートとドレインがオーバーラップ
しており、高信頼性と高駆動力をもったデバイスが得ら
れる。その後、ゲート絶縁膜１０１をポリシリコン膜１
０２Ａをマスクとして除去すると第２図（Ｃ）に示す電
界効果型半導体装置が得られも また 大傾角イオン注入を用いて濃度の薄いＮ型の半導
体領域１０７Ａ， １０７Ｂを形成する代わりに 大傾
角イオン注入を用いて濃度の薄いＰ型の半導体領域を形
成ずればバンチスルーストップとして働き、ソース・ド
レイン間の耐圧が高く、短チャネル効果も小さい電界効
果型半導体装置が得られる。また 大傾角イオン注入を
用いて濃度の薄いＮ型の半導体領域１０７Ａ， １０７
Ｂを形成する代わりに 大傾角イオン注入を用いて濃度
の薄いＰ型の半導体領域を形威し その後ほぼ垂直方向
のイオン注入にて濃度の薄いＮ型の半導体領域を形成し
タングステンシリサイド膜からなるゲート電極１０４
Ａと側壁スペーサ−１０６Ａ， １０６Ｂをマスクとし
て不純物イオンの注入にて、半導体基板中に濃度の濃い
Ｎ型の半導体領域１０８Ａ， １０８Ｂを形成すること
により、バンチスルーストップを備えたＬＤＤ構造の電
界効果型半導体装置が得られる。
以上のように 本発明による工程で得られた電界効果型
半導体装置はバッファー層となる膜１０３により、タン
グステンのストレスを緩和し 不純物イオンや金属原子
がゲート酸化膜へ拡散するのを防ぐので、特性の劣化が
少な（Ｘｏ また バッファー膜１０３をエッチング
ストッパーとして用いるので、上層のゲート電極の形成
が容易であり、 トランジスタ特性に影響を与える下層
のゲート電極の幅（友第３の絶縁膜の膜厚できまるので
バラッキが小さ（１ 醜 第１及び第２の実施例共に 電界効果型半導体装置
の例を挙げたバ 本発明は電界効果型以外の半導体装置
の配線にも利用できることを付記しておく。また タン
グステンシリサイド膜１０４の代わりに モリブデンシ
リサイドなど他の高融点金属化合１扱 金属などを用い
てもよ鶏発明の効果 以上の説明から明らかなように 本発明によれば 以下
の効果が得られ７ｉｏ（１）特に 上層の第２の導電膜
として、モリブデン、タングステン等の金属次 モリブ
デンシリサイド、タングステンシリサイド等の金属化合
物などを用いる場合（よ第１の導電膜と第２の導電膜の
間にバッファー層を設けることにより第２の導電膜と第
１の導電膜の熱膨張率の差などによるストレスが緩和さ
れ特性の劣化が抑制されも （２）上記バッフ７一層に
より不純物イオン、金属原子などがゲート酸化膜に直接
に拡散するのを防ぐことができモ（３）技術的に困難で
あるシリサイド／ボリシリコン積層構造のエッチングが
不要になり、電界効果型トランジスタのゲート長が第１
の導電膜の幅と側壁に残置されたスペーサーの幅により
決まるので制御が容易であも （４）斜め方向イオン注
入で不純物イオンを打ち込む場合でＬ 第２の導電膜と
側壁に残置されたスペーサーがマスクとなり、注入領域
のバラツキが少なし１
半導体装置はバッファー層となる膜１０３により、タン
グステンのストレスを緩和し 不純物イオンや金属原子
がゲート酸化膜へ拡散するのを防ぐので、特性の劣化が
少な（Ｘｏ また バッファー膜１０３をエッチング
ストッパーとして用いるので、上層のゲート電極の形成
が容易であり、 トランジスタ特性に影響を与える下層
のゲート電極の幅（友第３の絶縁膜の膜厚できまるので
バラッキが小さ（１ 醜 第１及び第２の実施例共に 電界効果型半導体装置
の例を挙げたバ 本発明は電界効果型以外の半導体装置
の配線にも利用できることを付記しておく。また タン
グステンシリサイド膜１０４の代わりに モリブデンシ
リサイドなど他の高融点金属化合１扱 金属などを用い
てもよ鶏発明の効果 以上の説明から明らかなように 本発明によれば 以下
の効果が得られ７ｉｏ（１）特に 上層の第２の導電膜
として、モリブデン、タングステン等の金属次 モリブ
デンシリサイド、タングステンシリサイド等の金属化合
物などを用いる場合（よ第１の導電膜と第２の導電膜の
間にバッファー層を設けることにより第２の導電膜と第
１の導電膜の熱膨張率の差などによるストレスが緩和さ
れ特性の劣化が抑制されも （２）上記バッフ７一層に
より不純物イオン、金属原子などがゲート酸化膜に直接
に拡散するのを防ぐことができモ（３）技術的に困難で
あるシリサイド／ボリシリコン積層構造のエッチングが
不要になり、電界効果型トランジスタのゲート長が第１
の導電膜の幅と側壁に残置されたスペーサーの幅により
決まるので制御が容易であも （４）斜め方向イオン注
入で不純物イオンを打ち込む場合でＬ 第２の導電膜と
側壁に残置されたスペーサーがマスクとなり、注入領域
のバラツキが少なし１
第１図は本発明による、第１の実施例となる電界効果型
半導体装置の構造断面は 第２図は本発明による第２の
実施例となる電界効果型半導体装置の製造方法を示す工
程断面は 第３図は従来例における電界効果型半導体装
置の構造並びに製造方法を示す工程断面図であも
半導体装置の構造断面は 第２図は本発明による第２の
実施例となる電界効果型半導体装置の製造方法を示す工
程断面は 第３図は従来例における電界効果型半導体装
置の構造並びに製造方法を示す工程断面図であも
Claims (6)
- （１）半導体基板上に形成された絶縁膜と、前記絶縁膜
上に形成された配線形状の第１の導電膜と、前記第１の
導電膜上からはみ出さない幅で形成された配線形状のバ
ッファー膜と、前記バッファー膜上に形成された配線形
状の第２の導電膜と、前記第２の導電膜の側壁と前記バ
ッファー膜の側壁に選択的に残置された第３の導電膜と
を備え、前記第１の導電膜の上部表面と第２の導電膜と
を前記第３の導電膜を介して電気的に接続し、かつ前記
第１の導電膜の幅が前記第２の導電膜の幅と第３の導電
膜の厚みの和に、ほぼ一致するように規定されているこ
とを特徴とする半導体装置。 - （２）基板上の絶縁膜をゲート絶縁膜として用い、第１
、第２、及び第３の導電膜をゲート電極として用いて電
界効果型素子のゲート部を形成することを特徴とする特
許請求の範囲第１項記載の半導体装置。 - （３）半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜上に第１の導電膜を形成する工程と、前記第１の導
電膜上にバッファー膜を形成する工程と、前記バッファ
ー膜上に第２の導電膜を形成する工程と、前記第２の導
電膜をエッチングにて配線形状にパターンニングする工
程と、前記配線形状の第２の導電膜をマスクとして、前
記バッファー膜を選択的にエッチングし、前記第１の導
電膜の表面を露出させる工程と、前記配線形状の第２の
導電膜の側壁と前記エッチングされたバッファー膜の側
壁に第３の導電膜を選択的に残置し、第１の導電膜の上
部表面と第２の導電膜の側壁とを第３の導電膜を介して
接続する工程と、前記残置させた第３の導電膜と前記配
線形状の第２の導電膜をエッチングマスクとして用い、
前記第１の導電膜を配線形状に形成する工程とを備えた
半導体装置の製造方法。 - （４）基板上の絶縁膜をゲート絶縁膜として用い、第１
、第２、及び第３の導電膜をゲート電極として用いて電
界効果型素子のゲート電極を形成することを特徴とした
特許請求の範囲第３項記載の配線を有する半導体装置の
製造方法。 - （５）第１導電型の半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上にバッファー膜を形成する工程と、
前記バッファー膜上に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングにて配線形状にパターン
ニングする工程と、前記配線形状の第２の導電膜をマス
クとして大傾角イオン注入にて、半導体基板中に第２導
電型の第１の半導体領域を形成する工程と、前記配線形
状の第２の導電膜をマスクとして、前記バッファー膜を
選択的にエッチングし、第１の導電膜の表面を露出させ
る工程と、前記配線形状の第２の導電膜の側壁と前記エ
ッチングされたバッファー膜の側壁に第３の導電膜を選
択的に残置し、第１の導電膜の上部表面と第２の導電膜
の側壁とを第３の導電膜を介して接続する工程と、前記
残置させた第３の導電膜と前記配線形状の第２の導電膜
をエッチングマスクとして用い、前記第１の導電膜を配
線形状に形成する工程と、前記配線形状の第２の導電膜
と前記選択的に残置された第３の導電膜をマスクとして
、ほぼ垂直方向のイオン注入にて半導体基板中に第２導
電型の第２の半導体領域を形成する工程とを備え、配線
形状の第１の導電膜の上部表面と配線形状の第２の導電
膜の側壁を残置させた第３の導電膜を介して電気的に接
続し、第１及び第２の半導体領域をソース、ドレインと
することを特徴とした半導体装置の製造方法。 - （６）第１の半導体領域を第１導電型とし、パンチスル
ーストップとして用いることを特徴とした特許請求の範
囲第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30960589A JPH03171671A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30960589A JPH03171671A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171671A true JPH03171671A (ja) | 1991-07-25 |
Family
ID=17995040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30960589A Pending JPH03171671A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512770A (en) * | 1994-04-26 | 1996-04-30 | United Microelectronics Corporation | MOSFET device structure three spaced-apart deep boron implanted channel regions aligned with gate electrode of NMOSFET device |
| US5618345A (en) * | 1994-03-18 | 1997-04-08 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Method of producing self-supporting thin film of silicon single crystal |
| US5640038A (en) * | 1995-11-22 | 1997-06-17 | Vlsi Technology, Inc. | Integrated circuit structure with self-planarized layers |
-
1989
- 1989-11-29 JP JP30960589A patent/JPH03171671A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618345A (en) * | 1994-03-18 | 1997-04-08 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Method of producing self-supporting thin film of silicon single crystal |
| US5512770A (en) * | 1994-04-26 | 1996-04-30 | United Microelectronics Corporation | MOSFET device structure three spaced-apart deep boron implanted channel regions aligned with gate electrode of NMOSFET device |
| US5640038A (en) * | 1995-11-22 | 1997-06-17 | Vlsi Technology, Inc. | Integrated circuit structure with self-planarized layers |
| US5985761A (en) * | 1995-11-22 | 1999-11-16 | Vlsi Technology, Inc. | Method of making an integrated circuit structure with planarized layer |
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