KR20030002311A - 트랜지스터 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 125000006850 spacer group Chemical group 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 11
- 239000010410 layer Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 게이트 전극을 형성한 후 반도체 기판의 오버에치(Over-etch)로 오프셋(Offset) 영역을 형성하여 종래의 래터럴 스페이서(Lateral spacer)보다 얇은 두께의 스페이서를 형성하므로, 상기 스페이서에 의해 콘택 크기가 감소하는 현상을 방지하여 전류 구동력을 향상시키고 층간절연막/콘택 플러그(Plug) 공정 시 상기 콘택 플러그의 갭-필(Gap-fill)을 양호하게 하여 소자의 수율 및 신뢰성을 향상시키며 또한, 면적에 제한을 받지 않으므로 소자 공정 설계에 유리하다는 특징이 있다.
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 래터럴 스페이서(Lateral spacer)보다 얇은 두께의 스페이서를 형성하여 소자의 수율 및 신뢰성을 향상시키며 소자 공정 설계에 유리한 트랜지스터 및 그의 제조 방법에 관한 것이다.
현재 메모리/회로 등에 광범위하게 사용되고 있는 트랜지스터는 게이트 전압이 걸리지 않은 절연물질로 형성된 스페이서를 구비한다.
상기 스페이서를 통해 엘디디(Lightly Doped Drain: LDD) 구조의 트랜지스터를 형성함으로써 접합 누설전류를 줄이거나 핫 캐리어 임유너티(Hot carrier immunity) 및 숏 채널 마진(Short channel margin) 확보 등의 소자 특성을 향상시킨다.
종래 기술에 따른 트랜지스터는 도 1에서와 같이, 반도체 기판(11)상에 게이트 산화막(12)을 개재하며 형성되는 게이트 전극(13), 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 저농도 n형 불순물 이온의 주입 및 드라이브-인 되어 형성되는 LDD 영역(14), 상기 게이트 전극(13) 양측의 반도체 기판(11)상에 형성되는 래터럴 스페이서(15) 및 상기 래터럴 스페이서(15)를 포함한 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 소오스/드레인 불순물 영역(16)으로 형성된다.
그러나, 종래의 래터럴 스페이서를 포함한 LDD 구조의 트랜지스터 및 그의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 게이트 전극 형성 후 층간절연막/콘택 플러그(Plug) 증착 시, 소자간 간격 대 게이트 전극 높이의 비인 종횡비가 상기 래터럴 스페이서의 두께에 의해 커지게 되어 상기 콘택 플러그의 갭-필(Gap-fill)이 어렵다.
둘째, 상기 래터럴 스페이서에 의해 콘택 크기도 감소하게 되어 콘택 저항이 증가됨으로써 트랜지스터의 전류 구동력 저하 등의 소자 특성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 래터럴 스페이서보다 얇은 두께의 스페이서를 형성하여 상기 스페이서에 의해 콘택 크기가 감소하는 현상을 방지하여 전류 구동력을 향상시키고 층간절연막/콘택 플러그 공정 시 상기 콘택 플러그의 갭-필을 양호하게 하는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 트랜지스터의 구조를 나타낸 단면도.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도 4는 게이트 전극의 높이에 따른 종횡비의 감소를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12, 32 : 게이트 산화막
13, 33 : 게이트 전극 34 : 오프셋 영역
14, 35 : LDD 영역 15, 36 : 질화막 스페이서
16, 37 : 소오스/드레인 불순물 영역
본 발명의 트랜지스터는 반도체 기판 상에 게이트 절연막을 개재하며 형성되는 게이트 전극, 상기 게이트 전극 양측의 반도체 기판을 오버-에치하여 형성된 오프셋 영역, 상기 오프셋 영역의 반도체 기판 표면내에 형성된 LDD 영역, 상기 게이트 전극과 오프셋 영역 양측의 반도체 기판 상에 형성되는 스페이서 및 상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 트랜지스터의 제조 방법은 반도체 기판 상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 상기 반도체 기판을 오버-에치하여 오프셋 영역을 형성하는 단계, 상기 오프셋 영역의 반도체 기판 표면내에 LDD 영역을 형성하는 단계, 상기 게이트 전극 양측에 스페이서를 형성하는 단계 및 상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도이다.
본 발명의 트랜지스터는 도 2에서와 같이, 반도체 기판(31)상에 게이트 산화막(32)을 개재하며 형성되는 게이트 전극(33), 상기 게이트 전극(33) 양측의 반도체 기판(31)을 오버-에치(Over-etch)하여 형성된 오프셋(Offset) 영역(34), 상기 오프셋 영역(34)의 반도체 기판(31) 표면내에 형성된 LDD 영역(35), 상기 게이트 전극(33)과 오프셋 영역(34) 양측의 반도체 기판(31)상에 형성되며 종래의 래터럴 스페이서보다 얇은 두께의 질화막 스페이서(36) 및 상기 질화막 스페이서(36)를 포함한 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 소오스/드레인 불순물 영역(37)으로 형성된다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, 반도체 기판(31)상에 게이트 산화막(32), 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층을 선택 식각하여 게이트 전극(33)을 형성한 후, 상기 감광막을 제거한다.
도 3b에서와 같이, 상기 게이트 전극(33)을 마스크로 상기 반도체 기판(31)을 오버-에치하여 수직한 오프셋 영역(34)을 형성한다.
여기서, 상기 오프셋 영역(34)을 형성하기 위한 상기 반도체 기판(31)의 오버-에치량은 소자의 전기적 특성을 고려하여 최적화된 값으로 결정한다.
도 3c에서와 같이, 상기 오프셋 영역(34)의 반도체 기판(31) 표면내에 LDD 영역(35)을 형성한다.
여기서, 상기 LDD 영역(35)의 형성 방법은 틸트(Tilt) 이온 주입 공정 또는 저 에너지, 작은 각의 틸트 이온 주입 공정을 사용한다. 또한, 이온-샤워(Ion-shower)나 플라즈마(Plasma) 도핑 등의 샐로우(Shallow) 도핑 방법 또는 비피에스지(Boron Phosphor Silicate Glass: BPSG)와 같이 이미 도핑된 층을 증착한 후 열처리를 함으로써 상기 반도체 기판(31)으로 확산시키는 방법도 가능하다.
그리고, 전면에 질화막을 형성하고, 상기 질화막을 에치백하여 상기 게이트 전극(33) 양측에 질화막 스페이서(36)를 형성한다.
여기서, 상기 오프셋 영역(34)의 형성으로 상기 질화막 스페이서(36)를 종래의 래터널 스페이서보다 얇게 형성할 수 있다.
이어, 상기 게이트 전극(33)과 질화막 스페이서(36)를 마스크로 전면에 고농도 n형 불순물 이온을 주입 및 드라이브-인 하여 제 2 소오스/드레인 불순물 영역(37)을 형성한다.
이때, 종횡비의 감소율을 식으로 나타내면 수학식(1)과 같다.
[수학식 1]
여기서, w는 반도체 소자간의 거리, h는 종래의 게이트 산화막(12)과 게이트 전극(13)을 합한 높이, h'는 본 발명의 게이트 산화막(12), 게이트 전극(33) 및 오프셋 영역(34)의 높이, T는 종래의 질화막 스페이서(15)의 두께 및 T'는 본 발명의 질화막 스페이서(36)의 두께이다.
상기 수학식(1)에서 T'을 1/2T로 가정하고 상기 수학식(1)을 다시 쓰면 수학식(2)와 같다.
[수학식 2]
상기 수학식(2)에 의해 상기 게이트 전극(33)의 높이에 따른 종횡비의 감소율을 계산한 결과가 도 4와 같고, W가 작아질수록 즉 디자인 룰(Design rule) 이 감소될수록 상기 얇은 두께의 질화막 스페이서(36) 효과가 증가하여 0.07 Tech(최소 선폭이 0.07㎛)에서는 본 발명이 종래 기술보다 30 ∼ 50%의 종횡비의 감소율을 보인다.
본 발명의 트랜지스터 및 그의 제조 방법은 게이트 전극을 형성한 후 반도체 기판의 오버에치로 오프셋 영역을 형성하여 종래의 래터럴 스페이서보다 얇은 두께의 스페이서를 형성하므로, 상기 스페이서에 의해 콘택 크기가 감소하는 현상을 방지하여 전류 구동력을 향상시키고 층간절연막/콘택 플러그 공정 시 상기 콘택 플러그의 갭-필을 양호하게 하여 소자의 수율 및 신뢰성을 향상시키며 또한, 면적에 제한을 받지 않으므로 소자 공정 설계에 유리하다는 효과가 있다.
Claims (5)
- 반도체 기판 상에 게이트 절연막을 개재하며 형성되는 게이트 전극;상기 게이트 전극 양측의 반도체 기판을 오버-에치하여 형성된 오프셋 영역;상기 오프셋 영역의 반도체 기판 표면내에 형성된 LDD 영역;상기 게이트 전극과 오프셋 영역 양측의 반도체 기판 상에 형성되는 스페이서;상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하는 트랜지스터.
- 반도체 기판 상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 상기 반도체 기판을 오버-에치하여 오프셋 영역을 형성하는 단계;상기 오프셋 영역의 반도체 기판 표면내에 LDD 영역을 형성하는 단계;상기 게이트 전극 양측에 스페이서를 형성하는 단계;상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 LDD 영역을 틸트 이온 주입 공정을 사용하여 형성함을 특징으로 하는트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 LDD 영역을 이온-샤워 또는 플라즈마 도핑의 샐로우 도핑 방법을 사용하여 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 LDD 영역을 불순물 도핑된 층을 증착한 후 열처리를 함으로써 상기 반도체 기판으로 확산시키는 방법을 사용하여 형성함을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037461A KR20030002311A (ko) | 2001-06-28 | 2001-06-28 | 트랜지스터 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037461A KR20030002311A (ko) | 2001-06-28 | 2001-06-28 | 트랜지스터 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030002311A true KR20030002311A (ko) | 2003-01-09 |
Family
ID=27751864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030002311A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06163572A (ja) * | 1992-11-26 | 1994-06-10 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果トランジスタの製造方法 |
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2001
- 2001-06-28 KR KR1020010037461A patent/KR20030002311A/ko not_active Application Discontinuation
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