JPH06149479A - アナログ−デジタル変換システム - Google Patents
アナログ−デジタル変換システムInfo
- Publication number
- JPH06149479A JPH06149479A JP3238807A JP23880791A JPH06149479A JP H06149479 A JPH06149479 A JP H06149479A JP 3238807 A JP3238807 A JP 3238807A JP 23880791 A JP23880791 A JP 23880791A JP H06149479 A JPH06149479 A JP H06149479A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- digital
- conversion
- terminal
- queue
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
力を収容でき、かつシステムCPUで動作するソフトウ
ェアに負担をかけることなく外部MUX回路が利用でき
るようにする。 【構成】 複数のデータ入力端子、少なくとも1つのア
ドレス入力ポート、および少なくとも1つのデータ出力
端子を有する少なくとも1つのマルチプレクサ回路とと
もに使用するアナログ−デジタル変換システムにおい
て、該システムにアナログ−デジタル変換器、データ入
力端子の1つを識別するアドレスを特定する少なくとも
1つのコマンドワードを読取るための手段、そして前記
読取り手段に応答して1つのデータ入力端子におけるア
ナログ信号をサンプルするための手段を設ける。
Description
−デジタル変換器に関し、かつ、より特定的には、少な
くとも1つのマルチプレクサ集積回路に結合されかつこ
れを制御することができるA/Dコンバータ集積回路を
備えたA/Dコンバータシステムに関する。本発明は、
本件出願と同時に出願されかつ本発明と同じ譲受人に譲
渡された以下の発明に関連する。 ウィリアム・ディ・ヒューストン他により発明された、
「プログラム可能な制御テーブルを用いた自動A/D変
換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「プログラム可能なサンプル時間を用いた自動
A/D変換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「選択可能な結果フォーマットを備えた自動A
/D変換器動作」
ムにおいてアナログ情報のコンピュータ検知のために、
アナログ信号をデジタル信号に変換することを必要とす
る用途に有用性がある。さらに説明すると、自動車用エ
ンジン制御システムにおいては、マイクロコンピュータ
は種々の変換器からのアナログ信号情報をそれが該マイ
クロコンピュータによって処理できるようになる前にデ
ジタル信号情報に変換されることを要求する。そのよう
なアナログ信号情報の例はマニフォルド圧力、酸素、回
転速度、オペレータ入力、バッテリ電圧、アンチノッ
ク、その他についてのセンサの出力である。典型的な自
動車の用途においては、多くの異なるアナログ信号が変
換される必要がある。各々対応するアナログ信号に応答
する数多くのチャネル入力を備えたA/D変換器モジュ
ール、および前記アナログ信号をデジタル信号への変換
のためにA/D回路にゲーティングするためのマルチプ
レクサを設けることが知られている。チャネル入力の最
適の数はA/D変換器が使用される特定の用途に依存す
る。A/D変換器のI/Oピンの数を最小限に留めなが
ら、変換できるアナログ信号の数を増加するための方法
に関しこの技術においてかなりの必要性が存在する。ま
た、特定の用途に応じて、広範囲の数のアナログ入力を
収容できるA/D変換器回路を提供する必要性が存在す
る。A/D変換器モジュールに対し1つまたはそれ以上
の外部マルチプレクサ(MUX)ICを設けることが知
られている。このようにして、サンプルされかつ変換さ
れ得るアナログ信号の数を増大することができる。さら
に、外部MUX ICの使用は複数のアナログ信号がそ
れらの発生源のより近くで終端されることを許容し、そ
れによりアナログ信号源およびA/D変換器モジュール
の間のケーブルまたは導体の数を最小限にする。重量、
容積、およびシールドの付随する低減は車両の用途に対
しては特に重要な利点である。A/D変換器モジュール
の外部にある各々のMUXは、例えば、8つのアナログ
入力に応答することができる。該A/D変換器システム
の中央処理ユニット(CPU)を含む、ソフトウェア制
御のもとでは、個々のMUXはCPUによりアドレスす
ることができ、かつ8つのアナログ値の内の1つが対応
するデジタル値への変換のために前記変換器に入力され
得る。
ステムは、システムCPUのソフトウェアの介在を必要
とするという不都合を有する。従って、システムCPU
のソフトウェア動作に不当に負担をかけることなしに外
部のMUXのICを利用できるA/D変換器システムを
提供することが多いに必要となる。従って、本発明の目
的はA/D変換器モジュールがその1部であるICのI
/Oピンの数を最小限にしながら広範囲のアナログ入力
を収容できるA/D変換器システムを提供することにあ
る。本発明の他の目的は、システムCPUにおけるソフ
トウェア動作に負担をかけることなしに、外部MUX回
路を利用できるA/D変換器システムを提供することに
ある。
述の要求をメインシステムのCPUの介在なしにA/D
変換器モジュールにより自動的に外部のMUXがアドレ
スされかつサンプルされるA/D変換器システムを提供
することにより満たす。「モジュール」という用語はこ
こでは集積回路または集積回路の1部を示すために用い
られていることを理解すべきである。これらおよび他の
目的は本発明の好ましい実施例によれば複数のデータ入
力端子、少なくとも1つのアドレス入力ポート、および
少なくとも1つのデータ出力端子を有する少なくとも1
つのマルチプレクサ回路とともに使用するためのアナロ
グ−デジタル変換システムを提供することによって達成
され、該変換システムはアナログ−デジタル変換器、前
記データ入力端子の1つを識別するアドレスを特定する
少なくとも1つのコマンドワードを読み取るための手
段、および前記読み取り手段に応答し1つのデータ入力
端子におけるアナログ信号をサンプルするための手段を
具備する。
摘されている。しかしながら、本発明の他の特徴は添付
の図面とともに以下の詳細な説明を参照することにより
より明らかとなりかつ本発明がもっともよく理解される
であろう。
路(IC)および1つまたはそれ以上のマルチプレクサ
集積回路を具備する、A/D変換器システムを示す。キ
ュード(queued)A/D変換器モジュール(QA
DC)1は1つまたはそれ以上の外部マルタプレクサ
(MUX)10,12,および14に結合されて示され
ている。好ましい実施例においては、QADC 1およ
び外部MUXは集積回路として実施される。外部マルチ
プレクサはモトローラ・インコーポレイテッドから、例
えば、部品番号MC14051またはMC74HC40
51として商業的に入手可能である。キュードA/D変
換器モジュール(QADC)1はここでは“キュード”
と記述されているが、その理由は、以下により詳細に説
明するように、それは変換コマンドワードの1つまたは
それ以上のキューに応じて動作するからである。QAD
C 1は、一般的に参照番号2で示された、複数のI/
Oピン、アナログMUX部4、アナログ変換器部6、お
よび制御を行ないかつデジタル結果を記憶する部分8を
具備する。QADCのI/Oピン構成は12ピン版(v
ersion)から20ピン版まで変化する。QADC
1の適切なピンには電源VSSAおよびVDDA、基
準VRH0およびVRL0、別の(alternat
e)基準VRH1およびVR L1、そして外部トリガE
TRIG1およびETRIG2が結合されている。QA
DC 1のI/Oピンの8つはポートA I/Oピンと
して機能しかつPA0−PA7と名付られており、一方
8つの他のものはポートB入力ピンとして機能しかつP
B0−PB7と名付けられている。接頭語“PA”はポ
ートAを示し、かつ接頭語“PB”はポートBを示す。
外部MUX10,12,および14は各々8つのアナロ
グ入力チャネルを具備するものとして示されている。例
えば、MUX 10はアナログ入力チャネルAN16,
AN18,AN20,AN22,AN24,AN26,
AN28,およびAN30を有する。外部MUXはアド
レスラインMA0−MA2を介してアドレスされる。接
頭文字“MA”はマルチプレックスされたアドレスを示
す。MUX 10,12,および14の出力はそれぞれ
ラインANx,ANy,およびANzに結合されてい
る。接頭文字“AN”はアナログ入力を示す。後にさら
に説明するように、I/Oピン2の多くは複数の機能を
達成するためにプログム可能である。また後に説明する
ように、QADC 1はMUX 10,12,および1
4に入力されているアナログ信号を自動的に読取りかつ
該アナログ値をQADC1のデジタル結果部8に記憶さ
れるデジタル値に変換する。
は、本発明のA/D変換器モジュールのブロック図を示
す。キュードA/D変換器モジュール(QADC)1
は、参照番号21で示され、ピンPA0−PA7を含
む、ポートA、および、参照数字22で示され、ピンP
B0−PB7を含む、ポートBを具備する。ポートAお
よびBはバス30に結合されている。一対の主な基準電
圧VRL0 27およびVRH0 29もまたバス30
に結合されている。バス30にはまた基準MUX(4:
2)26、チャネルMUX(16:2)28、外部トリ
ガ回路32、ポートA I/O回路34、およびポート
B入力回路36が結合されている。アドレスデコード回
路38がポートA I/O回路34およびポートB入力
回路36に結合されている。キュードA/D変換器モジ
ュール1は10ビット逐次近似または逐次比較変換器部
を具備し、該変換器部はサンプル・アンド・ホールド回
路40および42、2:1 MUX 44、10ビット
容量型デジタル−アナログ変換器(CDAC)(電荷再
配分型)52、ダミーCDAC 54、比較器56、お
よび逐次近似レジスタ(SAR)58を含む。当業者に
は逐次近似または逐次比較型変換器は10ビットより多
くまたは少ないビットを有してもよいことが明らかであ
ろう。また、デジタル−アナログ変換器は抵抗のみのタ
イプ、容量のみのタイプ、または抵抗/容量タイプのも
のでもよいことも明らかであろう。チャージポンプおよ
びバイアス回路24はMUX 26,28,および44
へ、サンプル・アンド・ホールド回路40および42
へ、CDAC 52およびダミーCDAC 54へ、お
よび比較器56へバイアス電圧を与える。キュードA/
D変換器モジュール1はさらにモジュール間バス72に
結合されたバスインタフェースユニット(BIU)70
を具備する。クロック、データ、制御、およびアドレス
情報を双方向に伝送するモジュール間バス72はホスト
データ処理システム(図示せず)に結合することができ
る。内部アドレスバス31を介しバスインタフェースユ
ニット70にはアドレスデコード回路38、制御レジス
タおよび論理回路60、データフォーマット回路68、
およびアドレスデコード回路66が結合されている。内
部データバス33を介してバスインタフェースユニット
70にはまたポートA I/O回路34、ポートB入力
回路36、制御レジスタおよび論理回路60、およびデ
ータフォーマット回路68が結合されている。制御レジ
スタおよび論理回路60にはまた外部トリガ32、サン
プルタイマ46、周期的タイマ48、プリスケーラ回路
50、コマンド制御ワード(CCW)のテーブル62お
よび結果テーブル64を記憶するランダムアクセスメモ
リ(RAM)、アドレスデコード回路66、SAR 5
8、2:1サンプル・アンド・ホールドMUX 44、
および16:2チャネルMUX 28が結合されてい
る。また、キュードA/D変換器モジュール1にはピン
VDDA 35およびVS SA 37を介して適切なア
ナログ電源電圧が結合されている。
16のアナログチャネルがQADCモジュール1の内部
マルチプレクス回路に設けられる。外部的に利用可能な
チャネルの数はパッケージピンの利用可能性、および外
部マルチプレクスが用いられるか否かに依存する。拡張
された、外部多重化モードにおけるチャネルの数は好ま
しい実施例においては27である(5ビットのCCW
CHANフィールドとともに4つの内部チャネルおよび
エンドオブキュー制御ワードがある)。当業者には該チ
ャネルフィールドは任意選択的に増加または減少してよ
り多くのまたはより少ないチャネルを許容できることが
理解されるべきである。QADCモジュール1は図1お
よび図2に示されるように20までの外部ピンを有す
る。電源および基準ピンを除きすべてのこれらのピンは
汎用目的のデジタルポートピンとして使用可能である。
QADCモジュール1のより少ないピンカウントのバー
ジョンはチャネル/ポートピンの数を低減することによ
り生成できる。12ピンと同じくらいの少なさのバージ
ョンは8つのアナログチャネル、2つの電源ピン、およ
び2つの基準ピンを備えることができる。
(一般的に点線ライン内に示されかつ参照数字60によ
り示された)制御レジスタおよび論理回路のブロック
図、およびそれとバスインタフェースユニット70、C
CWテーブル62、結果テーブル64、アドレスデコー
ド回路66、および図2に示された他の回路との間の種
々の信号経路を示す。制御レジスタおよび論理回路60
はトリガ選択および優先順位回路200、レジスタ21
0、レジスタ制御およびデコード回路220、割り込み
論理230、キュー制御およびCCWアドレッシング回
路240、およびADCサンプル制御および変換制御
(一般的に参照数字250で示されている)を具備す
る。トリガ選択および優先順位回路200はレジスタ回
路210からのモード情報に応じて、A/D変換シーケ
ンスを開始するためのトリガのタイプを決定する責務を
有する。それはまた制御レジスタによりデコードされた
制御情報に応じて変換シーケンスのためにキュー1また
はキュー2を選択する責務を有する。トリガ選択および
優先順位回路200はそれぞれ、ライン203および2
04を介して外部トリガ信号ETRIG1およびETR
IG2に応答する。トリガ選択および優先順位回路20
0はまたライン205を介して周期的タイマ48に結合
されている。トリガ選択および優先順位回路200はラ
イン213を介して制御レジスタからのモード制御信号
に応答し、かつライン242を介してキュー制御および
CCWアドレッシング回路240からのエンドオブキュ
ー(EOQ)信号に応答する。トリガ選択および優先順
位回路200は信号経路206を介してキュー制御およ
びCCWアドレッシング回路240に制御信号を発生す
る。当業者によりここで用いられている「信号経路」ま
たは「ライン」という用語はその実施に適切な、単一の
導体または複数導体のバス、または他の適切な信号経路
を言及していることが理解されるであろう。レジスタ回
路210は図6に示されるレジスタを具備しかつ図2に
にも示されており、これらはモジュール構成(Modu
le Configuration)レジスタ、テスト
レジスタ、割り込みレジスタ、制御レジスタ0−2、お
よびステータスレジスタを含む。レジスタ回路210の
機能はいったん各レジスタがホストシステムのソフトウ
ェアによってロードされた時、QADCの動作の自動制
御を可能にすることである。レジスタ回路210はライ
ン211を介してサンプルタイマ46に、ライン212
を介してプリスケーラ50に、ライン213を介してト
リガ選択および優先順位回路200に、ライン214を
介してキュー制御およびCCWアドレッシング回路24
0に、およびライン221を介して割り込み論理230
に制御信号を発生する。レジスタ回路210は信号経路
215を介してレジスタ制御およびデコード回路220
から制御信号を受け、かつライン242を介してキュー
制御およびCCWアドレッシング回路240からエンド
オブキュー(EOQ)信号を受け取る。レジスタ回路2
10はまた双方向バス217を介してバスインタフェー
スユニット70に結合されている。レジスタ制御および
デコード回路220は、バスインタフェースユニット7
0からそれぞれバス218および219を介して制御お
よびアドレス情報を受け、かつ信号経路215を介して
レジスタ回路210に制御信号を発生する。レジスタ制
御およびデコード回路220の機能はレジスタ回路21
0内の種々のレジスタのために制御およびアドレッシン
グ回路を提供することである。割り込み論理230は変
換シーケンス(もしイネーブルされれば)の完了に応じ
てホストCPUに割り込み信号を発生するよう動作す
る。割り込み論理230は信号経路221を介してレジ
スタ回路210から制御信号を受けかつライン242を
介してキュー制御およびCCWアドレッシング回路24
0からEOQ信号を受ける。それはまた信号経路231
を介してバスインタフェースユニット70に結合されて
いる。キュー制御およびCCWアドレッシング回路24
0はCCWアドレッシングおよびサンプリングおよび変
換動作の開始の制御を行なう責務を有する。キュー制御
およびCCWアドレッシング回路240はライン206
を介してトリガ選択および優先順位回路200から、ラ
イン214を介してレジスタ回路210から、およびラ
イン256を介してADC変換制御回路254から制御
信号を受け取る。それはトリガ選択および優先順位回路
200に、レジスタ回路210に、および割り込み論理
回路230に、ライン242を介して制御信号を発生す
る。それはまたライン244を介してアドレスデコード
回路66に、ライン258を介してADC変換制御回路
254に、そしてライン251を介してADCサンプル
制御252に制御信号を発生する。ADCサンプル制御
252はサンプリングを開始するために、サンプルタイ
マ46を介して、S/H回路40および42(図2を参
照)に通知を行なう責務を有する。それはまた、サンプ
リングが完了した時ADC変換制御254に通知する責
務を有する。ADCサンプル制御252はライン262
を介してサンプルタイマ46から、ライン251を介し
てキュー制御およびCCWアドレッシング回路240か
ら、そしてライン253(入力サンプル時間)およびラ
イン255(再サンプル禁止)を介してCCWテーブル
から制御信号を受け取る。それはライン261を介して
サンプルタイマ46にかつADC変換制御254に制御
信号を発生する。ADC変換制御254はSAR 58
による変換動作の開始、および変換動作の完了に応じて
キュー制御およびCCWアドレッシング回路240に通
知する責務を有する。ADC変換制御254はADCサ
ンプル制御254から制御信号を受け取る。それはまた
ライン258を介してキュー制御およびCCWアドレッ
シング回路240から制御信号を受け取り、かつライン
257を介してSAR 58に制御信号を発生する。図
3に示されるように、デコードされたCCWに応じて、
REF制御信号がライン263を介してREF.MUX
26に送信され、かつCHAN制御信号がライン26
4を介してCHAN.MUX 28に送信できる。変換
動作の完了に応じて、デジタル値がSAR 58からラ
イン265を介して送信されかつ結果テーブル65に格
納される。
ース]図4は、本発明のA/D変換器モジュールのモジ
ュール間バス(IMB)信号を規定するテーブルであ
る。アドレスバスIADDRおよびデータバスIDAT
Aは、それらに関連する制御およびハンドシェイクライ
ンとともに、IMB 72およびQADCモジュール1
の間でデータを転送するために使用される。リセット信
号IMSTRSTBはあるレジスタビットをそれらのデ
フォールト状態に初期化する。これらのデフォールト状
態は以下のレジスタの説明において説明される。マスタ
リセット信号IMSTRSTBおよびシステムリセット
信号ISYSRSTBはBIU(バスインタフェースユ
ニット)状態マシーンをリセットするために使用され
る。ISIZおよびIADDRはデータの大きさ(バイ
トまたはワード)を決定するために使用される。QAD
Cモジュール1はテストモードにおいてのみアクセス可
能なあるビットを有し、かつITSTMODBラインは
テストモード動作のために使用される。
モジュールの制御レジスタ、変換コマンドワードテーブ
ル、および変換結果テーブルに対する(一般的に参照数
字75で示される)アドレスマップを示す。QADCモ
ジュール1は、図5に示されるように、512バイト、
または256ワード、のアドレス空間を用いる。実際に
用いられるワードの内、9ワードは(一般的に参照数字
80で示される)制御、ステータス、およびポートレジ
スタであり、32ワードは(一般的に参照数字81で示
される)変換コマンドワードであり、かつ32ワードは
(それぞれ参照数字83,85,および89で示され
る)結果テーブルの各データフォーマットタイプのため
に使用される。残りのワードはあり得る将来の拡張のた
めに確保されている。アドレスマップ75の第1のブロ
ック80は制御、ステータス、およびポート情報のため
に使用される9ワードを含む。これらはホストデータ処
理システム(図示せず)がQADCモジュール1を所望
の構成および動作モードに初期化することを許容する。
またステータスビットが含まれておりこれらは割り込み
を識別しかつQADCモジュール1の変換動作について
の他の情報を決定するためにホストシステムが読むこと
ができる。これらのレジスタの内容は図6にいくらか詳
細に示されている。アドレスマップ75の次のブロック
81は変換コマンドワードテーブルである。現在の実施
例においては、所望のA/D変換シーケンスを保持する
ために32までのワードがあるが、これは任意選択的に
増大しまたは低減することができる。変換コマンドワー
ド(CCW)は16ビットのワードであり、8ビットは
4つのフィールドとされ、かつ8ビットは任意選択的な
制御フィールドである。CCW82の内容は図7に示さ
れている。各CCWは変換器にチャネル番号(CHA
N)、入力サンプル時間(IST)、基準対(RE
F)、を提供し、かつ変換器に入力サンプルを取らせ、
そのアナログ値を変換させ、かつ結果を結果レジスタテ
ーブルの対応するワードに入れるようにさせる。CCW
はまたフィールドRSI(再サンプル禁止)を含む。さ
らに、CCWは、変換器の分解能を特定するためのフィ
ールドおよびデータ結果のアライメントを指定するフィ
ールドのような、1つまたはそれ以上の任意選択的な制
御フィールドをもし望むならば含むことができる。CC
Wの各フィールドおよびそれらの機能は後のサブヘッデ
ィング“変換コマンドワード”においてより詳細に説明
する。結果レジスタは変換結果テーブル83,85,お
よび89として示されるアドレス範囲で読むことができ
る。実際には単一の結果レジスタテーブルがあるが、後
に説明する“A/D結果データフォーマットのオプショ
ン”に説明するように、それを読むための3つの異なる
方法がある。従って、アドレスマップ75内の3つの場
所に現われる1つの32ワードの変換結果テーブルがあ
る。第1のブロック83は結果データを右ジャスティフ
ァイド(符号なし)フォーマットで提供し、第2のブロ
ック85は左ジャスティファイド(符号付き)フォーマ
ットで、そして第3のブロック89は左ジャスティファ
イド(符号なし)結果でデータを提供する。制御レジス
タ、ステータスレジスタ、ポートレジスタ、およびCC
Wの詳細は後に説明する。リザーブされたレジスタ位置
または不使用のビットの読出しアクセスは“0”に戻
り、かつリザーブされたかつ不使用のスペースへの書込
みはQADC動作に対し何らの効果ももたない。
変換結果テーブルに記憶される結果ワードを生成するた
めに変換コマンドワードがどのようにして使用されるか
を概念的に示す図である。QADCモジュール1のソフ
トウェア制御における中心エレメントは変換コマンドワ
ードテーブルである。好ましい実施例では、用途に応じ
て、いくつかの異なるトリガモードおよび実効走査レー
トで操作され得る該テーブル中に2つのキューがある。
当業者には2つより多くのまたはより少ないキューを用
いることができることは明らかであろう。QADCに2
つのキューを含めるのには2つの理由がある。1つの理
由はアナログ入力チャネルを自動的に走査するために2
つの異なる場合があることである。1つの場合はアナロ
グ入力ピンのすべてまたはいくつかから1つのサンプル
を得る場合である。他の場合は1つのチャネルの複数の
サンプルを自動的に矢継ぎ早に得、それによりホストシ
ステムのソフトウェアがより正確な値を計算するために
スムージング用アルゴリズムを使用できるようにする場
合である。いずれの場合も、結果をテーブルに入れる自
動スキャンはホストシステムのソフトウェアが各々の変
換を開始し、待機し、結果を得、かつそれを保存する必
要性を節約する。CCWテーブルのアーキテクチャはホ
ストシステムのソフトウェアがいずれの方法も、あるい
は組合わせをも使用することを許容し、例えば、16の
結果が4つのチャネルの各々における4つのサンプルに
対し使用できる。2つのCCWキューを提供する他の理
由は2つの異なる動作モードが同時に使用できることで
ある。通常、いくつかのチャネルにおけるアナログ入力
はそれらが迅速に変化する値を有するためしばしば変換
する必要があり、これに対し他のチャネルにおけるアナ
ログ入力は、温度ドリフト、バッテリ電圧、およびオペ
レータの入力のように、比較的ゆっくり変化する。好ま
しい実施例においては、キュー1は通常頻繁に発生する
かあるいは時間的にクリティカルな変換シーケンスに対
して使用される。キュー2は通常比較的頻繁でない、あ
るいは時間的にクリティカルでない変換シーケンスに対
して使用される。変換シーケンスがキュー1から開始さ
れた場合、キュー2からの進行中のいずれの変換も中断
される。キュー1の変換シーケンスが完了した時、中断
されたキュー2の変換シーケンスがその先頭位置におい
て再スタートされる。ホストシステムのソフトウェアは
いずれかのキューから新しく変換されたデジタル値によ
り変換結果テーブルが満たされたすぐ後に発生する割込
みを受けることができる。該割り込みはホストシステム
のソフトウェアがそれらが新鮮な場合に新しく変換され
た値を解析することを許容する。ホストシステムのソフ
トウェアはA/D変換シーケンスの開始、各々のA/D
変換の開始、および各々の結果をホストシステムのRA
Mに移す負担から解放される。従って、QADCモジュ
ール1はA/D変換器システムの実行のオーバヘッドを
吸収する。ホストシステムのソフトウェアは最初にQA
DCをプログラムしかつ次に進行している結果を解析す
ることのみが要求される。以下のセクションはCCWキ
ューの基本的な動作およびCCWキューを使用する種々
のモードにつき説明する。
にQADCモジュール1を準備するため、ホストシステ
ムのソフトウェアは所望の変換シーケンスを確立するた
めに変換コマンドワードのテーブル(図5における参照
数字81および図8における参照数字62)を満たす。
ホストシステムのソフトウェアは制御レジスタ1および
2における変換シーケンスを開始するために基準を確立
する。例えば、モジュール構成レジスタ、割り込みレジ
スタ、および制御レジスタ0のような、他のレジスタも
また初期化を必要とする。前記シーケンスはホストシス
テムのソフトウェアのコマンド、QADCモジュールの
周期的タイマのインターバルの経過、外部トリガ信号、
または前の変換シーケンスの完了(すなわち、連続モー
ド)により開始(トリガ)され得る。どの方法により該
変換シーケンスが開始されても、該変換は同じように進
行する。CCWテーブルおよびすべての制御レジスタが
初期化された後、QADCはいずれかのキューに対する
トリガ状態を待機する。トリガされた時、A/D変換器
はトリガされたキューから第1のCCWを得、かつそれ
を実行する。図8を参照。変換の第1の部分はサンプル
フェーズである。いったんサンプルされたアナログレベ
ルが変換器に転送されると、サンプル・アンド・ホール
ド回路は続けて次のチャネルをサンプリングする。該C
CWはサンプル時間がデフォールト(default)
時間であるべきかあるいは代わりの(alternat
e)時間であるべきかを特定する。変換シーケンスの第
1のサンプルに対しては、デフォールトサンプル時間は
特定された数の変換クロックサイクルである。すべての
後続のサンプルに対しては、デフォールトサンプル時間
は変換時間である。代わりのサンプル時間は高インピー
ダンスのソースまたは特定の遅延インターバルに対しよ
り低速のサンプル時間が必要な場合にデフォールトの代
わりに選択される。各々のアナログ−デジタル変換が完
了した時、その結果は変換結果テーブルの対応するロケ
ーションに書込まれる。変換器は次にキューから次のC
CWを得、かつその変換を続行する。QADCは3つの
エンドオブキュー(EOQ)表示の1つが検出されるま
でそのキューにおける各CCWを実行する。1つのEO
Q条件は好ましい実施例においては32のロケーション
である、キューRAM空間の物理的な終端に到達したこ
とである。第2のEOQ条件はキュー1およびキュー2
の間のRAMの分割を示す、BQ2ポインタに到達した
場合である(図8を参照)。この方法はキュー1の終了
の表示に対してのみ適用される。第3の指示は通常のチ
ャネル選択に代えてEOQコードを有するCCWであ
る。イネーブルされた時、キュー変換シーケンス完了割
り込みがホストシステムのソフトウェアに対し発行され
る。
換のためのタイムベースとしてIMBシステムクロック
信号を使用する。A/D変換はかなり狭い範囲のクロッ
ク信号を必要とし、かつIMBクロック“Icloc
k”はアプリケーションによって広範囲に変化する。プ
リスケーラ(50、図2)はA/D変換クロックが広範
囲のシステムクロック周波数により特定された範囲内に
あることを許容するモジュラス−プログラム可能分割器
である。プリスケーラは最も高速のA/D変換時間の偶
数倍であるシステムクロック周波数を選択することによ
りA/D変換時間を最適化するために使用できる。
ムにおいて、1つのアナログチャネルまたは一群のアナ
ログチャネルの変換シーケンスを開始するために周期的
なプロセッサ割り込みを使用することが知られている。
該変換が進行中の間は、プロセッサは他の仕事を行な
い、あるいはA/D変換が完了するのを待機するよう試
みる。多くのリアルタイムの用途においては、このソフ
トウェアの負担は受け入れ難いほどシステムの性能に影
響を与える。理想的には、プロセッサは変換された結果
がA/D変換器モジュールから得られる場合にのみ関与
が必要となるべきである。従って、QADCは専用の周
期的インターバルタイマ(図2の48)を含み、該タイ
マは、イネーブルされた時、自動的にA/D変換シーケ
ンスを開始する。キュー2は周期的インターバルのモー
ドで動作するようプログラムできる。ホストシステムの
ソフトウェアは該周期的モードを選択しかつ制御レジス
タ2を介して時間インターバルを決定する。典型的に
は、ホストシステムのソフトウェアは対応する完了割り
込みをイネーブルする。この割り込みはホストシステム
のソフトウェアに新しいアナログ変換の結果が入手可能
であることを通知する。動作においては、タイマのイン
ターバルが経過した時、前記キューの実行が開始され
る。一端開始すると、変換は、もしイネーブルされれ
ば、複数のチャネルにわたり自動的に反復して行なわ
れ、従ってホストシステムのソフトウェアから各々の変
換の結果を得かつ次の変換を開始する負担を取り除く。
しばしば、1つのキューが周期的モードで構成されかつ
他のキューが他の動作モードの1つのためにセットアッ
プされる。低い優先度の走査に対しては、前記周期的モ
ードは連続モードよりいくらか低い電力を使用する。周
期的なアナログ変換は変換がちょうど終了したことの通
知を含めることによってホストシステムのソフトウェア
がハードウェアの変換走査と同期することを許容する。
これはソフトウェアに次の期間までに結果を読取り、か
つ前記値が1つのシーケンスですべて読まれたことを知
るための時間を与えるが、一方連続走査モードはソフト
ウェアが2つのチャネルのサンプルが同じ走査の間に取
られた、隣接データであることを容易に結論づけること
を許容しない。
リングを該システムのどこか他のところで発生している
外部事象に同期させる必要がある用途がある。これらの
外部事象は、例えば、外部タイマまたはシステム事象
に、関係し、あるいは移動する装置のインデクス位置の
ような、物理的位置の検知を行なうことができる。従来
技術のマイクロコントローラにおいては、ソフトウェア
は変換を開始する正しい時間を決定しかつ次にそれを正
しい時間に開始させなければならないが、システムの潜
在性(例えば、割り込み、長い命令)のため、開始時間
を正確に予期することは困難である。従来技術のマイク
ロコントローラに関しては、ソフトウェアが変換を同期
させるために外部割り込みを使用することも知られてい
る。しかしながら、可変の割り込み応答時間により、変
換は外部信号または事象に関し不正確に開始する。多く
の用途においては、サンプルは正確な時間に行なわれな
ければならない。外部ハードウェア信号は変換を開始す
るためのソフトウェアのタイミングエラーに無関係の直
接的な経路を許容する。本発明は変換の開始をソフトウ
ェアの開始に依存するのではなく、QADCがその一部
である、マイクロコントローラの外部の信号または事象
が変換を開始することを許容する。外部トリガは、本発
明におけるように、自動化キューまたは変換シーケンス
によって行なわれた場合、A/D変換器がマイクロコン
トローラまたはどこか他の所に配置されたホストCPU
に独立にアナログデータを集めることを許容する。自立
型A/D変換器において単一の変換を開始するために外
部トリガを用いることが知られている。しかしながら、
本発明は外部トリガ信号または事象が反復的に変換シー
ケンスを開始することを許容する。次の外部変換はA/
D変換器が現在の組の変換を完了しかつ外部トリガが肯
定された時にイネーブルすることができる。あるいは、
該変換はもし外部スタート機能の構成がそのように規定
されておれば、変換シーケンスの間に外部トリガ信号の
肯定に応じて直ちに再スタートすることができる。QA
DCモジュールは外部トリガ入力ピンがキュー1および
キュー2において変換シーケンスを開始することを許容
する。1つの用途は、エンジンのような、高速装置の動
きの中における正確なポイントにおいてアナログサンプ
ルを取ることである。外部トリガに応じて変換を開始す
る能力は自動車の制御環境において非常に有用である
が、その理由は変換がエンジンのポジションに同期でき
るからである。ホストシステムのソフトウェアによる割
り込み応答時間が変化するからA/D変換のホストシス
テムのソフトウェアの開始のための時間がない。外部ト
リガ信号のソースはタイマチャネルの出力とすることが
できる。該トリガ信号の極性はプログラム可能であり、
それによりホストシステムのソフトウェアがシーケンス
を開始するために立上りまたは立下りエッジを選択する
ことができる。キューの使用は外部トリガモードにおい
ても他のモードと同じである。周期的モードのように、
インターバルタイマによるより、トリガ信号が単にシー
ケンスを開始する。各々のCCWが得られかつ指示され
た変換がエンドオブキュー指示の1つに遭遇するまで行
なわれる。該シーケンスが完了した時、もしイネーブル
されれば、完了割り込みが発行され、かつ前記キューは
外部トリガピンの次のエッジを待機する。
キュー2のみが連続的に動作できるよう構成されている
が、その理由はキュー1における連続走査はキュー2の
動作を妨げるからである。キュー2において最後のアド
レスまたは最後のコマンドの指示に遭遇すると、シーケ
ンスはキュー2における先頭のCCWで再び開始する。
この連続モードは変換結果テーブルを自動的に更新され
た状態に保つ。ホストシステムのソフトウェアは常に変
換結果テーブルを読むことができかつ値が両方のキュー
に対する走査時間よりも古くないことを保証される。完
了割り込みはホストシステムのソフトウェアにキューを
通る各サイクルの完了を通知するためにイネーブルされ
る。
自動的に変換を開始するための3つの方法、すなわち周
期的に、外部トリガの刺激に応じて、かつ連続的に開始
する方法、を示している。他の状況をカバーするため、
ホストシステムのソフトウェアもまた変換シーケンスを
開始することができる。制御レジスタ1または2のそれ
ぞれモードワードMQ1またはMQ2における特定のビ
ットパターンが各々のキューをその先頭のCCWで開始
させる。QADCは自動的にエンドオブキュー条件が検
出されるまで該キューにおける変換を実行する。次に、
それはモードフィールド(MQ1またはMQ2)をディ
スエーブルされた状態に停止しかつリセットする。次の
変換シーケンスは新しいホストシステムのソフトウェア
の制御ワードによりトリガされる。このモードはCCW
キューを通るワンショット走査を提供する。
力の数は外部多重モードにおいて拡張することができ
る。自動走査キューの完全な柔軟性が外部多重チャネル
に利用できる。アナログチャネルの内の3つ(MA0−
MA2、図1)がアドレスビット出力として作用するよ
う再定義され、かつ3つの入力ピン(ANx,ANy,
およびANz)が8個の入力チャネルの各々を表すため
に拡張される。これは合計24の外部チャネルに対し合
計3つの外部マルチプレクサを許容する。モトローラ・
インコーポレイテッドから入手可能なMC14051,
MC14052,MC74HC4051,MC74HC
4052のような、商業的に入手可能なアナログマルチ
プレクサを用いることができる。図1は、このようにし
てチャネルの数を外部的に拡張する例を与えている。好
ましい実施例は0,1,2,または3の外部MUXとと
もに用いることができる。図9は、CCWにおける5ビ
ットのCHANフィールドがどのようにして0,1,
2,または3の外部マルチプレクサのICのために種々
のI/Oピンの機能を特定するかを示している。例え
ば、制御レジスタ0のMUXフィールドが00に等しい
場合(すなわち、外部のMUXがない場合)は、CHA
Nフィールド=10000はアナログ入力ピンAN16
を示している。図1をさらに参照すると、MUXフィー
ルドが01に等しい場合(すなわち、1つの外部MUX
の場合)は、MUX10への入力(AN16,AN1
8,AN20,AN22,AN24,AN26,AN2
8,またはAN30)の1つが選択されかつ適切なCH
ANフィールド値1XXX0によりピンANxに結合さ
れる。例えば、CHANフィールド10000は入力A
N16を選択し、CHANフィールド10010は入力
AN18を選択し、かつ以下同様である。MUXフィー
ルドが10に等しい場合(すなわち、2つの外部MUX
の場合)は、MUX10への適切な入力が選択されかつ
すぐ上に述べたように、適切なCHANフィールド値1
XXX0によりピンANxに結合され、かつ、さらに、
MUX12への入力(AN17,AN19,AN21,
AN23,AN25,AN27,AN29,またはAN
31)の1つが選択されて適切なCHANフィールド値
1XXX1によりピンANyに結合される。例えば、C
HANフィルード10001は入力AN17を選択し、
CHANフィールド10011は入力AN19を選択
し、以下同様である。MUXフィールドが11に等しい
場合(すなわち、3つの外部MUXの場合)は、MUX
10および12への適切な入力が選択されかつすぐ上に
述べたように、それぞれANxおよびANyに結合さ
れ、そして、さらに、MUX14への入力(AN8,A
N9,AN10,AN11,AN12,AN13,AN
14,またはAN15)の1つが選択されかつ適切なC
HANフィールド値01XXXによりピンANzに結合
される。例えば、CHANフィールド01000は入力
AN8を選択し、CHANフィールド01001は入力
AN9を選択し、以下同様である。すべての外部マルチ
プレクサモードに対し、内部で多重化されるピンの内の
3つ(AN18,AN20,およびAN22)は、それ
ぞれ、マルチプレクサのアドレス出力MA0,MA1,
およびMA2となる。図9は、3,2,1の外部マルチ
プレクサが使用でき、または何らの外部マルチプレクサ
も使用できないこと、およびI/Oピンの使用が変化す
ることを示している。CCWのホストシステムのソフト
ウェアにより使用されるチャネル数も異なる多重化モー
ドとともに変化する。当業者には外部MUXをサンプリ
ングするここに説明した方法はより少ないまたはより多
いアナログ入力ピンを備えたMUXとともに用いること
ができること、およびMUXの数は代え得ることが明ら
かであろう。図10は、QADCモジュール1に割り当
てられたI/Oピンの数に関し、種々の可能な構成のた
めに異なる数の外部マルチプレクサチップとともに利用
可能なアナログチャネルの数を示すテーブルである。例
えば、18ピンバージョンにおいては、外部MUXチッ
プなしに合計14のアナログチャネルが利用可能であ
り、1つの外部MUXチップとともに18のアナログチ
ャネルが利用可能であり、2つの外部MUXチップとと
もに25のアナログチャネルが利用可能であり、以下同
様である。
の信号対を受信しかつ変換するために同時サンプリング
を用いることができる。QADCはCCWにおけるCH
ANフィールドの最も低い順位のビットを無視すること
により識別される、2つの隣接するアナログ入力チャネ
ルが同時にサンプルされることを許容する。2つの隣接
するアナログチャネルは常に同時にサンプルされるが、
各々のCCWによって1つのみが変換される。同時アナ
ログサンプルを第2のチャネルから変換するために、C
CWは次のCCWにおける再サンプルを禁止する。
トシステムのソフトウェア制御によって変えることがで
きる。異なるアナログ信号源インピーダンスが従って使
用できる。より高い信号源インピーダンスを許容するこ
とは外部増幅器のコストを削減する。トレードオフはよ
り長いサンプル時間である。ホストシステムのソフトウ
ェアの選択により、システムクロックおよびプリスケー
ラ出力(システムクロックに基づく)がタイムベースと
して使用される(オンチップRC発振器もまたタイムベ
ースとして使用できる)。1つの入力サンプル時間は最
小のデフォールトであり、かつ他のサンプル時間はホス
トシステムのソフトウェアによってプログラムされる。
デフォールトサンプル時間はあるシーケンスの最初の変
換に対する特定された数のクロックサイクルであり、か
つ変換キューにおける後続のチャネルに対するA/D変
換時間である。デフォールトサンプル時間があまりに早
すぎると、ホストシステムのソフトウェアはより長いサ
ンプル時間を特定することができ、かつそのサンプル時
間は好ましい実施例においては128 QADCクロッ
クサイクルまでプログラム可能である。
2つの組の基準ピンがある。各アナログチャネルは基準
電圧の主または代りの(alternate)対のいず
れかを参照できる。主な基準ピンはVRH0およびV
RL0であり、かつ代りのまたは交替基準ピンはV
RH1およびVRL1である。代りの基準ピンもまた基
準として必要でない時は入力チャネルとすることがで
き、あるいはそれらは基準レベルを比較しまたは較正す
るよう変換され得る。基準ピンはある構成では供給(s
upply)ピンから分離され、あるいは他の構成では
それらと共用され得る。
択]図11は、変換結果テーブルに格納されている結果
ワードのデータフォーマットのオプションを示す。QA
DC1は各々の結果ワードに対し少なくとも3つのデー
タフォーマットのオプションのいずれにおいても読取り
可能な変換結果レジスタのテーブルを含む。1つのオプ
ションは16ビットのワードにおける右ジャスティファ
イされた10ビットの結果を有し、高い位の不使用のビ
ットにゼロを有する。他の選択肢は低い位の不使用のビ
ットにゼロを有する左ジャスティファイされた結果であ
る。第3のオプションは最上位ビットが反転されかつ不
使用のより低い位のビットにゼロを有する左ジャスティ
ファイされた結果である。この第3のオプションは、デ
ジタル信号処理の用途において有用な、「ハーフスケー
ル、オフセット2進、2の補数」データフォーマットに
対応する。ここに図示された実施例においては実施され
ていないが、他のオプションは右ジャスティファイされ
た、符号付きフォーマットである。さらに、右ジャステ
ィファイされた、符号−拡張フォーマット(符号に応じ
て、前にゼロまたは1を有する)を提供することもでき
る。変換結果レジスタは10ビット幅である。本実施例
においては、各々の16ビットのワードの残りの6ビッ
トは使用されていない。結果データのフォーマッティン
グはホストシステムのソフトウェアの読出し動作の間に
生成されるが、これは結果が読取られるアドレス範囲は
所望のデータフォーマットを選択するために使用される
からである。種々のデータフォーマットのオプションに
関するこれ以上の情報については、図21および図2
2、および[結果ワードのフォーマットのオプション]
のヘッディングの下の以下の説明を参照。リード・モデ
ィファイ・ライト命令のようなビット操作を含む、書込
み動作は真の16ビットの値をアクセスしない。10ビ
ットの結果は10ビットのレジスタまたはメモリワード
に格納されるから、6ビットが節約され、それにより集
積回路のシリコン領域を低減する。
トシステムのソフトウェアがQADCに提供しかつQA
DCから得る制御、ステータス、デジタルポート、およ
びCCW情報の詳細なフォーマットを説明する。以下の
サブセクションでは4つのタイプのワードフォーマット
が説明される。第1のものはホストシステムのソフトウ
ェアがQADCモジュールを構成しかつ初期化するため
に提供する制御ワードである。第2のものはデジタル・
データポートである。第3のものはホストシステムのソ
フトウェアが割り込みフラグを含む、QADCの現在の
動作を決定するために読取るステータスワードである。
最後のものはCCWキューから得られる各々のA/D変
換のための変換コマンドワードである。
12は、A/D変換器モジュールのモジュール構成レジ
スタのフォーマットを示す。該モジュール構成レジスタ
はホストシステムのソフトウェアからQADCへの初期
化情報を含む。この情報は典型的にはパワーアップに応
じて一度セットアップされ、かつ、勿論必要であれば代
えることはできるが、通常の動作中は変更されない。ス
タンバイモード選択、管理スペース選択、および割込み
調停(arbitration)が含まれる。STOP−ストップモード (ビット位置:15) 機能:ストップモード選択(クロック停止、アナログ回
路パワーダウン) リセット状態:STOP=0 ホストシステムのソフトウェアはA/D変換器に対する
クロック信号を切断しかつ電力を低減するためにアナロ
グ回路をパワーダウンすることができる。セットされた
場合、STOPビットは進行中のいずれの変換シーケン
スをも中断する。アナログ回路へのバイアス電流がター
ンオフされるから、QADCモジュールはSTOPビッ
トをクリアした後アナログ回路を安定化するためにいく
らかのリカバリ時間を必要とする。FRZ−フリーズイネーブル (ビット位置:14) 機能:イネーブルを凍結(モジュール動作の一時的中
止) リセット状態:FRZ=0 アプリケーションをデバックする時、多くの場合ブレイ
クポイントに遭遇した時にQADCモジュールを停止さ
せることが有用である。FRZ=1およびIMBのIF
REEZEB信号が肯定されている場合、現在の変換が
中断され、かつキューはそれがサービスを必要とするこ
とを通知するモードに留められる。QADCクロックが
停止され、それにより周期的タイマも進行しないように
される。フリーズモードの間に生ずるいずれの外部トリ
ガ事象も記録されない。IMBのIFREEZEB信号
が否定された時、変換は再びキューの先頭で始まる。フ
リーズモードから退出した時いずれのキューもサービス
を待っておらなければ、モジュールは適切なキュートリ
ガが発生するのを待機する。SUPV−管理空間 (ビット位置:7) 機能:管理スペースの選択 リセット状態:SUPV=1 いくつかのホストCPUおよびソフトウエア・システム
は2つのアドレス可能な空間を許容する。すなわち、い
ずれのソフトウエアにもアクセス可能な制限のない空
間、およびシステムソフトウエア(オペレーティングシ
ステム)からのみアクセス可能な管理(supervi
sor)空間である。他のホストCPUはこのオプショ
ンを含まずかつ従って常にQADCの見晴らしのよい点
からの管理モードにある。RAMレジスタテーブル(8
0、図4および図5)における最初の3つのレジスタワ
ードのロケーションは、モジュール構成レジスタ、テス
トレジスタ、および割込みレジスタであるが、常にスー
パバイザ空間にある。残りの制御、ステータス、および
ポートレジスタはSUPVビットを介してプログラム可
能である。図13は、QADCのモジュール構成レジス
タのSUPVビットの使用を示す。SUPV=1の場
合、すべてのQADCステータス、制御、およびポート
レジスタはスーパバイザモードにおいてのみアクセス可
能である。SUPV=0の場合は、それらはスーパバイ
ザまたは無制限モードにおいてアクセスされ得る。QA
DCが管理/無制限モードをサポートしないホストCP
Uとともに使用された時には、SUPVビットの状態は
重要ではない。IARB−割込み調停番号 (ビット位置:0−3) 機能:割込み調停優先順位番号を規定する。 リセット状態:IARB=0001 QADC内で、割込みレベルが割込みレジスタ(図1
4)を介して各割込みソースに割当てられる。多重IM
Bモジールは各割込みレベルについて割込みを要求する
ことができるから、割当てられたレベル内での割込みの
優先順位はIARBフィールドとともに規定される。一
旦ホストCPUがある特定のレベルで割込み要求を処理
し始めると、調停サイクルはどの割込みがそのレベルで
要求しているもののうちサービスされるべきであるかを
決定する。IARBの0000状態は有効ではなく、割
込みサービスに対し調停できる15までのIMBモジュ
ールを残している。最も低い優先順位は0001であり
かつ最も高いものは1111である。割込みレベルおよ
び優先順位(INL1およびINL2、プラスIAR
B)を確立する7ビットが全システムにわたり独特のも
のであることを保証するのは初期化のホストシステムの
ソフトウエアの責任である。首尾よい割込み調停は2つ
の割込みが同じレベルとなっておらないことおよびモジ
ュール間バス(IMB)において使用されるべき優先順
位に依存する。
中に使用される種々のテストモードを制御し、通常のア
プリケーションにおいて使用することを意図していな
い。テストレジスタは、IMBのITSTMODBライ
ンが肯定されている、テストモードにおいてのみ書込み
可能である。非テストモードにおいては、テストレジス
タは読取ることのみが可能であるが、書込みはなんらの
効果も持たない。
MB)は割込み要求を完全に識別するために3つのこと
を要求する。第一に、該要求は7つのレベルの内の1つ
で肯定されなければならない。QADCモジュールは2
つの別個の割込み要求ソースを有するから、2つの3ビ
ットのソフトウエアにより提供されるパラメータが各ソ
ースに対する要求レベルを規定する。従って、そのレベ
ル内の15の可能な優先順位の内の1つがIMBにおけ
る調停プロセスにより決定される。QADCは調停の優
先順位のためにモジュール構成レジスタに4ビットを含
む。第三に、各割込みソースに対するソフトウエアのエ
ントリポイントを識別するために8ビットのベクトル数
がIMBに与えられている。図14は、A/D変換器モ
ジュールの割込みレジスタのフォーマットを示す。INL1−割込みレベル1 (ビット位置:12−14) 機能:キュー1の割込みレベルを規定する。 リセット状態:INL1=000 ホストシステムのソフトウエアがキュー1の完了割込み
を7つの割込みレベルの内の1つに割当てるために3つ
のビットが使用される。000状態は割込みをディスエ
ーブルする。レベル001は最も低い優先順位の割込み
レベルであり、かつレベル111は最も高いものであ
る。QADCはホストCPUに対する7つの割込み要求
のどれが肯定されるべきかを決定するためのレベル番号
を使用する。ホストCPUはより高いレベルの他の割込
みがない場合に割込みが発生することを許容する。15
までの異なる割込みがホストシステムのソフトウエアに
より、各々に独自の割込み優先順位が割当てられるとす
れば、特定の割込みレベルに割当てできる。INL2−割込みレベル2 (ビット位置:8−10) 機能:キュー2の割込みレベルを規定する。 リセット状態:INL2=000 ホストシステムのソフトウエアが7つの割込みレベルの
内の1つにキュー2の完了割込みを割当てるために3ビ
ットが使用される。000状態は割込みをディスエーブ
ルする。レベル001は最も低い優先順位の割込みレベ
ルであり、かつレベル111は最も高いものである。Q
ADCはホストCPUに対する7つの割込み要求の内の
どれが肯定されるべきかを決定するためにレベル番号を
使用する。ホストCPUはより高いレベルの他の割込み
がない場合に割込みが発生することを許容する。15ま
での異なる割込みがホストシステムのソフトウエアによ
り、各々に独自の割込み優先順位が割当てられるものと
すれば、特定の割込みレベルに割当てることができる。INTV−割込みベクトル番号 (ビット位置:0−7) 機能:割込みベクトルの規定 リセット状態:$0F 割込みベクトル番号はホストシステムのソフトウエアに
より規定される。QADCは2つの割込みベクトルを、
CCWキューの各々に対し1つずつ、使用する。従っ
て、ホストシステムのソフトウエアは割込みベクトル番
号の高い位の7ビットをQADC割込みレジスタに書込
む。QADCはバスIACK(割込みアクノレッジ)サ
イクルの間に第8のビットをホストCPUに戻す。CC
Wキュー1の完了からの割込みは2進xxxx xxx
0の割込みベクトルを戻し、ここでxxxx xxxは
INTVフィールドである。CCWキュー2完了からの
割込みは戻されたベクトルをxxxx xxx1にす
る。該ベクトル番号はホストCPUが割込みルーチンの
ためのプログラムカウンタを得るメモリ中の場所を識別
させる。割込みベクトル番号は割込みレベルおよび調停
の優先順位とは独立なものである。
ログ入力、外部トリガ入力、または外部マルチプレクサ
のインタフェースのために必要でないすべてのQADC
ピンもまたデジタルポートピンとして使用できる。以下
の説明は内部多重モードで動作する、最も高いピンカウ
ント版のモジュールに言及する。より少ないピンを使用
するバージョンではデジタルポートの全幅は利用できな
い。図15は、A/D変換器モジュールの8ビットのポ
ートAおよびポートBのデータレジスタのフォーマット
を示す。ポートAデータレジスタ (ビット位置:8−15) 機能:入力/出力データレジスタ ポートAは汎用目的のデジタル入力または出力信号のた
めに使用できる双方向の8ビットI/Oポートである。ポートBデータレジスタ (ビット位置:0−7) 機能:入力データレジスタ ポートBは汎用目的のデジタル入力信号のために使用で
きる入力のみの8ビットデジタルポートである。
/Oポートに関連するデータ方向レジスタ(DDR)は
各々の双方向性ピンが入力であるかあるいは出力である
かを規定する。図16は、A/D変換器モジュールのポ
ートAデータ方向レジスタのフォーマットを示す。ポートAデータ方向レジスタ (ビット位置:8−15) 機能:ポートAのピン機能を入力または出力として規定
する。 リセット状態:$00 最大のピンカウント構成においては、ポートAのすべて
の8ビットは双方向性である。各々のピンに関連するデ
ータ方向レジスタのビットは該ピンが入力信号または出
力信号のいずれを取扱うかを規定する。パワーアップに
応じて、データ方向レジスタはリセットされ、かつすべ
てのポートのピンは入力である。ホストシステムのソフ
トウエアはそのピンに対するデータ方向ビットに2進1
を書込むことによりあるピンを駆動出力信号として選択
する。DDRがあるピンを出力であると規定した時、ポ
ートAデータレジスタのホストシステムのソフトウエア
による読取りは、リード・モディファイ・ライト命令を
許容するため、実際のピンではなく、出力ポートのデー
タレジスタの状態を得る。
器モジュールの制御レジスタ0のフォーマットを示す。
制御レジスタ0は、CCWキューの1つのみでなく、全
変換器のための初期化情報を含む。このワードの制御フ
ィールドのいくつかはCCWによって参照されるパラメ
ータを規定する。MUX外部多重モード (ビット位置:14,15) 機能:外部多重チャネル選択をイネーブルする リセット状態:00 ホストシステムのソフトウエアはMUXモードをセット
することによりチャネルの数の拡張を可能にすることが
できる。MUX=00の場合、最大16チャネルが利用
できる。MUX=01は1つの外部マルチプレクサのチ
ップによる拡張を可能にする。外部マルチプレクスモー
ドの各々においては、PA0,PA1,およびPA2の
ピンは多重化されたアドレス出力ピン(MA0,MA1
およびMA2)となり、それによりCCWの5ビットの
CHANフィールドから3ビットを出力する。PB1ピ
ンは多重化されたチャネルのアナログ入力ピン、AN
x、となる。MUX=10は2つの外部マルチプレクサ
のための拡張を可能にする。このモードにおいては、P
B2は付加的な多重化アナログ入力ピン、ANy、とな
る。ANxピンは16−30の範囲におけるすべての偶
数チャネルのために使用される。同様に、ANyピン
は、17−31の範囲におけるすべての奇数チャネルの
ために使用される。これらの2つの入力は対として働
き、従って外部多重チャネルに対する同時的なサンプル
機能を拡張する。MUX=11は3つの外部マルチプレ
クサのための拡張を可能にする。このモードにおいて
は、PB3ピンは付加的な多重化チャネルのアナログ入
力ピン、ANz、となる。このモードを使用するのは主
にそれがその一部である集積回路全体に対するQADC
モジュールに10から14ピンのみが割当てできる場合
である。以下のテーブルはMUXフィールドの4つの状
態を要約するものである。 MUX=00 内部多重、16チャネルが可能。 MUX=01 外部多重(1ユニット)、20チャネル
が可能。 MUX=10 外部多重(2ユニット)、27チャネル
が可能。 MUX=11 外部多重(3ユニット)、27の可能な
チャネル、に加えてデジタルポートピン。IST1−入力サンプル時間 (ビット位置:8,9) 機能:CCW ISTビット=1に対し入力サンプル時
間を選択。 リセット状態:00 より高いソースインピーダンスに接続されたチャネルに
対しては、変換の精度を保証するためにより長いサンプ
ル時間が要求される。他の信号はできるだけ早く変換さ
れることが必要である。CCWにおけるISTビットは
2つのサンプル時間の内どれがその変換に適用されるべ
きかを選択する。CCW IST=1の場合、制御レジ
スタ0の2つのIST1ビットが入力サンプル時間を規
定する。本実施例においては4つの選択可能な入力サン
プル時間がある。すなわち、 IST1=00 入力サンプル時間=Tadcck×1
6 IST1=01 入力サンプル時間=Tadcck×3
2 IST1=10 入力サンプル時間=Tadcck×6
4 IST1=11 入力サンプル時間=Tadcck×1
28PRES−プリスケーラ (ビット位置:0−4) 機能:QADC動作クロック比に対しIMBシステムク
ロックを規定 リセット状態:1111 QADC動作クロック時間(Tadcck)は、入力サ
ンプル時間、変換時間、および周期的タイマを含む、す
べてのA/D変換機能に対するタイムベースである。プ
リスケーリングはIMBシステムクロック(Icloc
k信号)およびQADCモジュールのTadcck内部
クロックの間にある。プリスケーラはその出力周波数が
Tadcckの許容差内に入るようにホストシステムの
ソフトウエアによりプログラムされなければならない。
システムクロック(Tclock)周波数の広範囲の選
択を許容するため、QADCプリスケーラはモジュラス
・プログラム可能(modulus−programm
able)である。4ビットモジュラスのプリスケーラ
は、クロックの対称性を保証するため2分割段が続く
が、以下のテーブルに示されるように、システムクロッ
ク期間を、偶数の整数で増分する、2から30により乗
算する。 動作クロック時間 PRES=0000 QADCクロック時間(Tadcc
k)=Tclock×2 PRES=0001 QADCクロック時間(Tadcc
k)=Tclock×4 PRES=0010 QADCクロック時間(Tadcc
k)=Tclock×6 PRES=0011 QADCクロック時間(Tadcc
k)=Tclock×8 PRES=0100 QADCクロック時間(Tadcc
k)=Tclock×10 … PRES=1101 QADCクロック時間(Tadcc
k)=Tclock×28 PRES=1110 QADCクロック時間(Tadcc
k)=Tclock×30 PRES=1111 QADCクロック時間(Tadcc
k)=Tclock×32
器モジュールの制御レジスタ1のフォーマットを示す。
制御レジスタ1はキュー1の動作のためのモード制御レ
ジスタである。ホストシステムのソフトウエアはキュー
サービス論理の動作モードを規定する。1つのキーの目
的は該キューの第一のCCWにより変換シーケンスを開
始するための基準を確立することである。第一の変換は
外部信号により、あるいはホストシステムのソフトウエ
アコマンドにより開始できる。制御レジスタ1はまたホ
ストシステムのソフトウエアが変換完了割込みをイネー
ブルすることを許容する。CIE1−完了割込みイネーブル1 (ビット位置:1
5) 機能:キュー1の完了に応じて割込みをイネーブルする リセット状態:0 CIE1=0はキュー1に関連する変換完了割込みをデ
ィスエーブルする。CIE1=1はキュー1のCCWシ
ーケンスの最後の変換の後に割込みを可能にする。該シ
ーケンスの最後の変換はCCWポインタがキュー2の初
めにあるか、エンドオブキュー・コードがCCWのCH
ANフィールドに表れるか、あるいはキューRAMの終
りに到達した場合に識別される。MQ1−モード、キュー1 (ビット位置:8,9) 機能:キュー1に対する動作モードを選択する リセット状態:00(2進) 2つのビットがCCWテーブルにおけるキュー1の動作
モードを規定する。これらのビットはホストシステムの
ソフトウエアにより制御レジスタ1に書込まれる。それ
らがQADCにより変更される唯一の場合はソフトウエ
ア開始モードであり、その場合該モードは1つの変換シ
ーケンスの後にディスエーブルされた状態に変更され
る。アナログサブシステム(サンプル・アンド・ホール
ド、およびA/D変換器)によるサービスを待っている
アクティブCCWがキュー1にある場合、それらはキュ
ー2のいずれの係属中のCCWに対しても優先度を有す
る。MQ1に対し選択されたモードおよびキュー1に割
当てられたチャネルは従って高い優先度のA/D変換で
ある。従って、キュー1は連続モードを含まないが、そ
の理由はこれがキュー2の動作を妨げるからである。以
下は、キュー1の動作モードを要約したものである。 MQ1=00 ディスエーブル、変換なし MQ1=01 ソフトウエア開始、01をMQ1にロー
ディングする行為とともに変換シーケンスを開始 MQ1=10 外部トリガ1、正のエッジが変換シーケ
ンスを開始 MQ1=11 外部トリガ1、負のエッジが変換シーケ
ンスを開始
器モジュールの制御レジスタ2のフォーマットを示す。
制御レジスタ2はキュー2のCCWの動作のためのモー
ド制御レジスタである。ホストシステムのソフトウエア
はキューサービス論理の動作モードを規定する、すなわ
ち、キュー2における最初のCCWによって変換シーケ
ンスを開始するための基準を規定する。最初の変換は最
後のシーケンスが完了した直後(連続モード)に、規則
的な時間インターバルで、または外部トリガが発生した
場合に、ホストシステムのソフトウエアコマンドにより
開始できる。CIE2−完了割込みイネーブル2 (ビット位置:1
5) 機能:キュー2の完了に応じて割込みをイネーブル リセット状態:0 CIE2=0はキュー2に関連する変換完了割込みをデ
ィスエーブルする。CIE2=1はキュー2のCCWシ
ーケンスの最後の変換の後に割込みをイネーブルする。
該シーケンスの最後の変換はCCWインデックスポイン
タがテーブルの最後のロケーションにあるかまたはCC
WのCHANフィールドがエンドオブキュー・コードで
ある場合に識別される。MQ2−モード、キュー2 (ビット位置:12−14) 機能:キュー2に対する動作モードを選択する リセット状態:0000(2進) 4ビットがCCWテーブルにおけるキュー2の動作モー
ドを決定する。これらのビットはホストシステムのソフ
トウエアにより制御レジスタ2に書込まれる。それらが
QADCにより変更される唯一の場合はソフトウエア開
始モードであり、その場合前記モードは1つの変換シー
ケンスの後にディスエーブルされた状態に変更される。
アナログサブシステム(サンプル・アンド・ホールド、
およびA/D変換器)によるサービスを待っているアク
ティブCCWがキュー1にある場合、それらはキュー2
のいずれの係属中のCCWに対しても優先度を持つ。選
択されたモードおよびキュー2に割当てられたチャネル
は従ってより低い優先度のA/D変換であるべきであ
る。マイクロコントローラ・ユニットに集積された従来
技術のA/D変換器によれば、一般的なソフトウエアの
使用方法はA/D変換シーケンスを開始するために周期
的な割込み(リアルタイムのクロック割込み)ルーチン
のためのものである。QADCはホストシステムのソフ
トウエアが変換走査を開始しなければならない必要性を
避けるために周期的タイマを含む。MQ2フィールドは
周期的モードを選択しかつ時間インターバルを決定す
る。
2にローディングする行為とともに変換シーケンス開始 MQ2=0010 外部トリガ2、正のエッジが変換シ
ーケンスを開始 MQ2=0011 外部トリガ2、負のエッジが変換シ
ーケンスを開始 MQ2=0100 連続モード MQ2=0101 周期的タイマインターバル=Tad
cck×128 MQ2=0110 周期的タイマインターバル=Tad
cck×256 MQ2=0111 周期的タイマインターバル=Tad
cck×512 MQ2=1000 周期的タイマインターバル=Tad
cck×1024 MQ2=1001 周期的タイマインターバル=Tad
cck×2048 MQ2=1010 周期的タイマインターバル=Tad
cck×4096 MQ2=1011 周期的タイマインターバル=Tad
cck×8192 MQ2=1100 周期的タイマインターバル=Tad
cck×16384 MQ2=1101 周期的タイマインターバル=Tad
cck×32768 MQ2=1110 周期的タイマインターバル=Tad
cck×65536 MQ2=1111 周期的タイマインターバル=Tad
cck×131072BQ2−キュー2の始まり (ビット位置:0−4) 機能:キュー2が始まるCCWのアドレスを指示する。 リセット状態:11111 キユー1およびキュー2の長さを変化できるようにする
ためには、ホストシステムのソフトウエアにより初期化
されたポインタがキュー2が始まるCCWテーブルのロ
ケーションを識別するために使用される。BQ2はキュ
ー1の終りとともに、キュー2の始めの位置を検出する
ために使用される。もしキュー2がより高い優先順位の
キュー1に割込まれれば、キュー1が完了した後キュー
2は自動的にその先頭位置において再スタートする。
タはホストシステムのソフトウエアにより読むことがで
きかつ変換キューおよびQADCモジュール全体に関連
する情報を含む。図20は、A/D変換器モジュールの
ステータスレジスタのフォーマットを示す。CCF1−変換完了フラグ1 (ビット位置:15) 機能:キュー1の変換シーケンス完了を示す。 リセット状態:0 変換完了フラグ1はキュー1の最後の変換が終了した時
にQADCによりセットされる。CCF1は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに利用可能なステータスビット
である。CCF1=1の場合、割込みがイネーブルされ
(CIE1=1)、かつ割込みレベルフィールド(IN
L1)は非ゼロ値であり、QADCは割込みレジスタに
おけるレベル(INL1)、モジュール構成レジスタに
おける優先順位(IARB)、および割込みレジスタに
おけるベクトル番号(INTV)を用いてホストCPU
に割込み要求を生成する。CCF1フラグはそれがゼロ
に書込まれた時ゼロにクリアバックされかつそれは最後
の読取りの時に1であった。CCF2−変換完了割込みフラグ2 (ビット位置:1
4) 機能:キュー2の変換シーケンス完了を指示する。 リセット状態:0 変換完了フラグ2はキュー2の最後の変換が終了した時
にQADCによりセットされる。CCF2は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに入手可能なステータスビット
である。CCF2=1の場合、割込みはイネーブルされ
ており(CIE2=1)、かつ割込みレベルフィールド
(INL2)は非ゼロ値であり、QADCは割込みレジ
スタのレベル(INL2)、モジュール構成レジスタに
おける優先順位(IARB)、および割込みレジスタに
おけるベクトル番号(INTV)を用いてホストCPU
に割込み要求を生成する。CCF2フラグはそれがゼロ
に書込まれる時にゼロにクリアバックされかつそれは最
後の読取りの時には1であった。BSY−ビジー (ビット位置:13) 機能:進行中のサンプル/ホールドまたは変換を指示す
る。 リセット状態:0 キュー1またはキュー2からのCCWがサンプル・アン
ド・ホールドおよび/またはA/D変換器により処理が
進行中の場合は、BSYステータスビットが1にセット
される。アナログサブシステムがいずれのキューにもア
クティブに働いていない場合には、該ステータスビット
はゼロである。CWP−コマンドワード・ポインタ (ビット位置:0−
4) 機能:実行すべき現在のまたは最後のCCWのアドレス
を指示する。 リセット状態:00000(2進) 変換コマンドワード(CCW)テーブルの長さは32ワ
ードの長さである。5ビットのステータスフィールドが
含まれておりホストシステムのソフトウエアがどのCC
Wが現在実行しておりまたは最後に実行を完了したかを
見ることができるようにする。ホストシステムのソフト
ウエアは従って変換シーケンスの進行を監視できる。変
換器がビジーの場合、CWPはCCWがサービスを受け
ていることを示す。ビジーでない場合は、CWPは完了
した最後のCCWを示す。
ド(CCW)テーブルにおけるエントリは8ビットのC
CWである。CCWはホストシステムのソフトウエアに
よって書かれかつQADCによって変更されない。CC
Wは1つのアナログレベルのサンプルを取りかつそれを
デジタル結果に変換するためのコマンドビットを含む。
CCWの下位ビット(CHAN,ISTおよびRSI)
はA/D変換器のサンプル・アンド・ホールド部分のた
めのコマンド情報を含む。CCWのREFビットは変換
の間に使用するための基準対を特定する。CCWの各フ
ィールドを次に説明する。REF−代わりの基準イネーブル (ビット位置:7) 機能:変換プロセスのための主要なまたは代わりの基準
を選択する。 リセット状態:初期化されない REFビットがゼロの場合は、VRH0ピンは高い基準
レベルとして使用され、かつVRL0ピンは変換のため
の低い基準レベルとして使用される。REFビットが1
にセットされている場合は、交替用または代わりの高い
および低い基準電圧、VRH1およびVRL1が代わり
に使用される。RSI−再サンプル禁止 (ビット位置:6) 機能:同時サンプリングのためにアナログ入力の再サン
プルを禁止する。 リセット状態:初期化されない 通常の動作(RSI=0)においては、2つの隣接する
チャネルが同時にサンプルされるが、CCW CHAN
フィールドにより示される1つのみが変換される。ユー
ザが同時的にサンプルされた隣接チャネルの変換を希望
する場合は、CCWのRSIビットが1にセットされ、
再サンプルを禁止する。CHANフィールドの最も低い
位のビットはCHANフィールドにおけるより高い位の
ビットにより選択された2つのチャネルの間のトグルと
して作用する。チャネル1は同時にはサンプルされ得な
いが、その理由はそれがチャネル0と対になっているか
らであり、これは最後のCCWに対するコードである。IST−入力サンプル時間 (ビット位置:5) 機能:2つの入力サンプル時間の内の1つを選択する。 リセット状態:初期化されない CCWにおけるISTビットが0の場合は、2つのデフ
ォールト入力サンプル時間の内の1つが使用される。あ
るシーケンス(キュー1およびキュー2の最初のCC
W)の最初の変換に対し、デフォールトサンプル時間は
数サイクルであり、かつそのキューの後続の変換に対し
ては、サンプル時間は変換時間である。CCWのIST
ビットが1である場合は、制御レジスタ0のIST1フ
ィールドは入力サンプル時間を選択するために使用され
る。CHAN−チャネル番号 (ビット位置:0−4) 機能:入力チャネル番号を選択する。 リセット状態:初期化されない CHANビットはどのアナログ入力信号がA/D変換器
に接続されるかを選択する。制御レジスタ0におけるM
UXビットがクリアされる時、QADCモジュールは内
部多重モードにある。このモードにおいては、5つのC
HANビットがQADCをイネーブルし、モジュールの
バージョンに応じて、16までの入力チャネル、に加え
て内部テストチャネルを、図9に示されるように、選択
する。16より少ない外部チャネルを有するマイクロコ
ントローラの構成に対しては、不接続のピンはVDDA
/VRH0またはVSSA/VRL0に接続される。制
御レジスタ0におけるMUXビットが00でない場合
は、外部多重モードの1つが使用されている。5つのC
HANビットが再マップされ、それによりチャネル番号
のいくつかが外部的に多重化される。図9のテーブルは
各々の多重モードに対するCHANチャネル番号の定義
を示す。CHANワードの1つ(CHAN=0000
0)は多重化入力チャネルの代わりにエンドオブキュー
表示として使用される。制御論理がCCWテーブルのこ
のエンドオブキュー・コードに遭遇すると、それ以上の
変換は該キューを通じてその走査については行われな
い。さらに、上に述べたように、CCWはもし望むなら
1つまたはそれ以上の任意選択的な制御フィールドを含
むことができる。たとえば、もし異なる変換器の分解能
が取入れられる必要があればあるフィールドは変換器の
分解能を特定することができる。他のフィールドはすぐ
後に説明するようにしてデータ結果の配列を選択するた
めに2つの上位アドレスビットを使用するよりはむし
ろ、データ結果の配列(alignment)を指定す
るために使用することができる。一旦キューがホストシ
ステムのソフトウエアによりロードされると、そのよう
なソフトウエアによるそれ以上の介在なしに、サンプリ
ングおよび変換動作が行われることは本発明の大きな利
点であるが、ホストシステムのソフトウエアは該キュー
に格納されている情報を動的に変更することも可能であ
る。これは通常より低い優先度のキュー(たとえば、キ
ュー2)に対してのみ行われるが、その理由はより高い
優先度のキュー(キュー1)は通常比較的高速で変化す
る信号に対する高いデューティサイクルの動作のために
使用されるからである。キュー2の制御情報を変更する
1つの目的は、キュー1の制御のもとでサンプルされか
つ変換されているものに比較して通常比較的低速で変化
するアナログ信号の周期的なサンプリングおよび変換を
指定することである。
図21は、少なくとも3つの異なるデータフォーマット
のオプションにおける変換結果テーブルに格納された結
果ワードを読むために要求されるアドレス(すなわち、
絶対アドレス、ここで“x”はQADCモジュールの任
意的なベースアドレスを表す)を示す。該アドレスは、
右ジャスティファイされた、符号なしフォーマットにお
ける、それぞれ、32の結果ワードRSLT0〜RSL
T31に対する$XA0,$XA2,$XA4,他から
$XDEまでである。該アドレスは、左ジャスティファ
イされた、符号付きフォーマットにおいては、それぞ
れ、32の結果ワードRSLT0〜RSLT31に対し
$X120,$X122,他から$X15Eまでであ
る。また、該アドレスは、左ジャスティファイされた、
符号なしフォーマットにおいては、それぞれ、32の結
果ワードRSLT0〜RSLT31に対し$X1A0,
$X1A2,他から$X1DEまでである。図22の
(a)、および(b)は、図2に示されるデータフォー
マット論理68の詳細な論理的構成を示す。10ビット
の結果ワードは10ビットのバス65を介して結果テー
ブル64から読まれ、かつ各ビット(RESULT
[0]〜RESULT[9])はそれぞれのライン14
0−149によって受信される。2つの上位アドレスビ
ットは符号制御130および左/右ジャスティファィ制
御132のラインにより受信される。ライン130およ
び132はNANDゲート134に入力され、該NAN
Dゲート134の出力は排他的ORゲート180への1
つの入力を形成する。左/右ジャスティファイ制御ライ
ン132はまたライン部137を介して第一のシリーズ
の伝達ゲート150−165の非反転制御端子にかつ第
二のシリーズの伝達ゲート150′−165′の反転制
御端子に結合されている。左/右ジャスティファイ制御
ライン132はまたライン部138を介してインバータ
136に結合され、該インバータ136の出力は第一の
シリーズの伝達ゲート150−165の反転制御端子に
かつ第二のシリーズの伝達ゲート150′−165′の
非反転制御端子に結合されている。伝達ゲート150′
−159′の入力端子は、それぞれ、RESULT
[0]−RESULT[9]ライン140−149に結
合され、それらの出力端子はそれぞれインバータ15
0″−159″に結合されている。伝達ゲート160′
−165′の入力端子はグランドに接続されている。伝
達ゲート156−165の入力端子はまた、それぞれ、
RESULT[0]−RESULT[9]ライン140
−149に結合されており、かつそれらの出力端子は、
それぞれ、インバータ156″−165″に結合されて
いる。伝達ゲート150−155の入力端子はグランド
に接続されている。インバータ150″−164″の出
力は、それぞれ、DATA[0]〜DATA[14]を
表す。伝達ゲート165および165′の出力は排他的
ORゲート180の第二の入力に結合されており、該排
他的ORゲート180の出力はDATA[15]であ
る。出力DATA[0]〜DATA[15]は16ビッ
トのバス67に結合されており、該バス67は次にバス
インタフェースユニット70およびモジュール間バス7
2(図2)に結合されている。動作においては、もし左
/右ジャスティファイ制御ビットが第一の値、たとえば
論理“1”であれば、伝達ゲート150−165はター
ンオンし、伝達ゲート150′−165′はターンオフ
し、かつその結果10ビットの結果ワードRESULT
[0]−RESULT[9]はDATA[6]−DAT
A[15]を通り左ジャスティファイされたフォーマッ
トで出力されるであろう。一方、もし左/右ジャスティ
ファイ制御ビットが論理“0”であれば、伝達ゲート1
50−165はターンオフし、伝達ゲート150′−1
65′はターンオンし、かつその結果10ビットの結果
ワードRESULT[0]−RESULT[9]はDA
TA[0]−DATA[9]を通り左ジャスティファイ
されたフォーマットでゲートアウトされるであろう。符
号制御はライン130における符号制御(Sign C
ontrol)信号の論理状態によりかつ左/右ジャス
ティファイ制御信号132により決定される。所望のデ
ータ結果フォーマットもまた適切な制御情報をQADC
モジュールにロードするホストシステムのソフトウエア
により特定される。たとえば、フォーマット情報は(C
CWまたは制御レジスタにおける1つまたはそれ以上の
ビットの形で)、各々の変換のための、走査シーケンス
またはグループの変換ための、各々のチャネル(ピンご
とに1つまたはそれ以上の制御レジスタビットとして)
のための、または一群のチャネルのための所望のデータ
結果フォーマットを特定するためにロードできるであろ
う。
異なる方法で実施できることが明らかであろう。たとえ
ば、システムのアーキテクチャは異なる構成とすること
ができる。ホストプロセッサに対するバス構造も異なっ
てよい。制御ワードのキューおよび結果レジスタはQA
DCモジュールに関連するよりはむしろホストプロセッ
サのバスに結合することもできる。種々の制御ワード、
テーブル、およびレジスタはより多くのまたはより少な
い数のビットおよびデータフィールドを含むことがで
き、かつそれらは多くの他の方法で構成することができ
る。レジスタアドレスおよびビット割当ても変えること
ができる。制御フィールドは異なる制御ワードで実施で
きる。たとえば、制御ワード0のMUXフィールドはモ
ジュール構成レジスタ(図6)におけるモジュール構成
ワードのような、異なる制御ワード内で実施できる。C
CWテーブル62はROMでもよい。それはまた所望の
変換プロセス、たとえば、すべてのチャネルを特定のシ
ーケンスで、制御するための制御情報を含むCCWを記
憶する単一のレジスタでもよい。入力アナログピンの数
はより少なくてもまたはより多くてもよい。チャネルの
数はCCWにおけるより大きなチャネルフィールド(C
HAN)を用いることにより拡張できる。ピン割当てお
よび機能およびチャネル数(図9)も変えることができ
る。変換器の分解能はより多くのまたはより少ないビッ
トを含むことができ、あるいは制御ワードにおけるデー
タフィールドを介して選択可能とすることができる。キ
ューの長さはより長くてもよくまたはより短くてもよ
く、かつ、たった1つのCCWの長さのキューを含む、
より多くのまたはより少ない数のキューでもよい。各々
のキューに対しより多くのまたはより少ないキュー開始
モードがあってもよい。各々のキューの始めおよび終り
を識別するための種々の方法がある。より少ないまたは
より多くのデータ結果フォーマットであってもよく、か
つ、上に述べたように、各々の変換、変換のグループ、
チャネル、またはチャネルのグループにどのデータ結果
フォーマットを適用するかを選択するために種々の他の
方法がある。変換開始方法(外部トリガ、周期的インタ
ーバル、連続的、ソフトウエア開始)のすべて、および
QADCの特徴の残りの大部分は変換されるべきチャネ
ルを予定するためのCCWキューを使用しないA/Dモ
ジュールに適用できる。入力サンプル時間の選択に関し
より多くのまたはより少ない融通性を持たせることがで
きる。2つの同時的にサンプルされたチャネルを変換す
るために他の方法があり、かつどのチャネルがかつどれ
だけ多くのチャネルが同時にサンプルされるべきかの選
択はかなり融通性をもたせることができる。どの基準ピ
ンが使用されるべきかの選択もかなり融通性を有する。
電源ピン、基準ピン、外部トリガピン、および外部MU
Xインタフェースピンはアナログ入力信号と分離しまた
は共用することができる。MUXアドレッシング信号お
よびMUXアナログ入力は必ずしもアナログ入力チャネ
ルとしても機能するピンで伝送される必要はない。外部
マルチプレクサの数は変えることができる。モジュール
の定義に対する他の変更はMUX機能に影響を与え得
る。チャネル選択はあるキューのCCWによって行われ
る必要はない。チャネル番号の順次的走査もまた使用で
きる。キュードA/D変換器モジュールにおいて使用さ
れるMUXアドレッシング信号に加え制御信号もまた用
いることができ、これは外部MUXにおける“イネーブ
ル”信号などである。割込み構造は多少融通性のあるも
のとすることができる。たとえば、より高い優先度のキ
ューがその変換シーケンスを完了した後より低い優先度
のキューをその始めで再スタートする代わりに、より低
い優先度のキューをそのシーケンスにおける次のCCW
により再開(resume)することができる。クロッ
ク源およびプリスケーラセクションはかなり変更でき
る。周期的タイマレートのセクションは種々のものとす
ることができ、かつ1つより多くの選択可能なレートと
することもできる。外部トリガは同じICの他のモジュ
ールから発生することもできる。それは外部ピンである
必要はない。CCW(図7)は各々のサンプル、ホール
ド、および変換の特性を特定するためのより多くのまた
はより少ないパラメータを含むことができる。各CCW
における1つまたはそれ以上のビットをデータフォーマ
ットを指定するために利用することができる。たとえ
ば、いくつかのビットを分解能(結果のサイズ)のため
に、または、左/右ジャスティフィケーションおよび符
号付き/符号なしデータのような、結果データのフォー
マットのために与えることができる。さらに、各CCW
における1つまたはそれ以上のビットをサンプル時間を
指定するために利用できる。
は集積回路上に設けられている、独立請求項1に記載の
アナログ−デジタル変換システム。 3.前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項2に記載のアナログ−デジタル変換シス
テム。 4.前記集積回路は少なくとも1つの前記マルチプレク
サ回路を具備する、従属請求項2に記載のアナログ−デ
ジタル変換システム。 5.前記集積回路上に配置された少なくとも1つのマル
チプレクサ回路および前記集積回路上に配置されない少
なくとも他の1つのマルチプレクサ回路とともに使用す
るための従属請求項2に記載のアナログ−デジタル変換
システム。 7.前記変換システムは集積回路上にある、独立請求項
2に記載のアナログ−デジタル変換システム。 8.前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項7に記載のアナログ−デジタル変換シス
テム。 9.前記集積回路は少なくとも1つの前記マルチプレク
サ回路を具備する、従属請求項7に記載のアナログ−デ
ジタル変換システム。 10.コマンドワードの前記シーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定す
る、独立請求項2に記載のアナログ−デジタル変換シス
テム。 11.前記コマンドワードのシーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定
し、少なくとも1つの前記マルチプレクサは前記集積回
路上にあり、かつ少なくとも1つの前記マルチプレクサ
は前記集積回路上に存在しない、独立請求項2に記載の
アナログ−デジタル変換システム。 13.前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項3に記載のアナログ
−デジタル変換システム。 14.前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項3に記載のア
ナログ−デジタル変換システム。 16.前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項4に記載のアナログ
−デジタル変換システム。 17.前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項4に記載のア
ナログ−デジタル変換システム。 19.前記サンプリング手段は前記複数のアナログ入力
端子の1つにおけるアナログ信号の複数のサンプルを得
るため前記キューの前記複数の変換コマンドワードに応
答する、独立請求項5に記載のアナログ−デジタル変換
システム。 20.前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
に前記キューの前記複数の変換コマンドワードに応答す
る、独立請求項5に記載のアナログ−デジタル変換シス
テム。 21.さらに、(vii)制御ワードを保持するための
制御フィールド(MUX)を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、(viii)前記マルチプレク
サの前記アドレス入力ポートの1つに接続可能な第一の
端子(PA0)であって、前記第一の端子は前記制御ワ
ードが前記第一の状態の場合にデータ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして(ix)前記マルチプレクサの前記デー
タ出力ポートの1つに接続可能な第二の端子(PB1)
であって、前記第二の端子は前記制御ワードが前記第一
の状態にあるときデータ入力チャネルとして機能し、か
つ前記第二の端子は前記制御ワードが前記第二の状態に
ある時多重データ入力チャネルとして機能するもの、を
具備する独立請求項5に記載のアナログ−デジタル変換
システム。 22.前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはテジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項21に記載のアナログ−デジ
タル変換システム。 23.複数の入力端子、前記第一の端子に接続可能な少
なくとも1つのアドレス入力ポート、および前記第二の
端子に接続可能なデータ出力ポートを有する少なくとも
1つの付加的なマルチプレクサ回路とともに使用し、前
記サンプリング手段は前記複数のマルチプレクサのデー
タ入力端子におけるアナログ信号をサンプルするために
前記キューの1つにおける前記複数の変換コマンドワー
ドに応答する、従属請求項21に記載のアナログ−デジ
タル変換システム。 25.さらに、(vii)制御ワードを保持するための
制御フィールド(MUX)を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、(viii)前記マルチプレク
サの前記アドレス入力ポートの1つに接続可能な第一の
端子(PA0)であって、前記第一の端子は前記制御ワ
ードが前記第一の状態にある時データ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして(ix)前記マルチプレクサの前記デー
タ出力ポートの1つに接続可能な第二の端子(PB1)
であって、前記第二の端子は前記制御ワードが前記第一
の状態にある時データ入力チャネルとして機能し、かつ
前記第二の端子は前記制御ワードが前記第二の状態にあ
る時多重化データ入力チャネルとして機能するもの、を
具備する独立請求項6に記載のアナログ−デジタル変換
システム。 27.前記サンプリング手段は前記複数のアナログ入力
端子の1つにおけるアナログ信号の複数のサンプルを得
るため前記キューにおける前記複数の変換コマンドワー
ドに応答する、独立請求項7に記載のアナログ−デジタ
ル変換システム。 28.前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
前記キューにおける前記複数の変換コマンドワードに応
答する、独立請求項7に記載のアナログ−デジタル変換
システム。 29.前記アナログ−デジタル集積回路は、さらに、
(vii)制御ワードを保持するための制御フィールド
(MUX)を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、を具備し、かつ前記複数のアナログ−デジタル
入力端子は、(viii)第一の端子(PA0)であっ
て、該第一の端子は前記制御ワードが前記第一の状態に
ある時データ入力チャネルとして機能し、かつ前記第一
の端子は前記制御ワードが前記第二の状態にある時アド
レス出力チャネルとして機能するもの、(ix)第二の
端子(PB1)であって、該第二の端子は前記制御ワー
ドが前記第一の状態にある時データ入力チャネルとして
機能し、かつ前記第二の端子は前記制御ワードが前記第
二の状態にある時多重化データ入力チャネルとして機能
するもの、を具備し、かつ前記マルチプレクサの少なく
とも1つのアドレス入力ポートは前記第一の端子に結合
され、かつ前記マルチプレクサの少なくとも1つのデー
タ出力ポートは前記第二の端子に結合されている、独立
請求項7に記載のアナログ−デジタル変換システム。 30.前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはデジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項25に記載のアナログ−テジ
タル変換システム。 31.さらに、複数のデータ入力端子、前記第一の端子
に結合された少なくとも1つのアドレス入力ポート、お
よび前記第二の端子に結合された少なくとも1のデータ
出力ポートを有する少なくとも1つの付加的なマルチプ
レクサ集積回路を具備し、前記サンプリング手段は前記
複数のマルチプレクサデータ入力端子におけるアナログ
信号をサンプルするために前記キューの1つにおける前
記複数の変換コマンドワードに応答する、従属請求項2
9に記載のアナログ−デジタル変換システム。 33.前記アナログ−デジタル集積回路は、さらに、
(vii)制御ワードを保持するための制御フィールド
(MUX)を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、(viii)第一の端子(PA0)であって、
該第一の端子は前記制御ワードが前記第一の状態にある
時データ入力チャネルとして機能し、かつ前記第一の端
子は前記制御ワードが前記第二の状態にある時アドレス
出力チャネルとして機能するもの、(ix)第二の端子
(PB1)であって、該第二の端子は前記制御ワードが
前記第一の状態にある時データ入力チャネルとして機能
し、かつ前記第二の端子は前記制御ワードが前記第二の
状態にある時多重化データ入力チャネルとして機能する
もの、を具備し、かつ前記マルチプレクサ集積回路は前
記第一の端子に結合された少なくとも1つの前記アドレ
ス入力ポート、および前記第二の端子に結合された少な
くとも1つの前記データ出力ポートを有する、独立請求
項8に記載のアナログ−デジタル変換システム。 以上より明らかなように、添付の特許請求の範囲は本発
明の真の精神および範囲内にある本発明のすべての変形
を含むことを意図するものである。
モジュールおよび1つまたはそれ以上のマルチプレクサ
集積回路を具備する、A/D変換システムを示すブロッ
ク図である。
ク図である。
0を示すブロック図である。
間バス(IMB)信号を示す説明図である。
コマンドワードテーブル、および変換結果テーブルのた
めのアドレスマップを示す説明図である。
スレジスタ80のフォーマットを示すより詳細なアドレ
スマップの構成図である。
(CCW)のフォーマットを示す説明図である。
テーブルに格納される結果ワードを生成するために使用
されるかを示す概念図である。
Cのための種々のI/Oピンの機能をCCW CHAN
ビットがどのようにして特定するかを示す説明図であ
る。
/Oピンの数に関し、異なる数の外部マルチプレクサI
Cとともに利用できるアナログチャネルの数を示す説明
図である。
データフォーマットのオプションを示す説明図である。
ジスタのフォーマットを示す説明図である。
ジスタのSUPVビットの使用方法を示す説明図であ
る。
フォーマットを示す説明図である。
ートBデータレジスタのフォーマットを示す説明図であ
る。
向レジスタのフォーマットを示す説明図である。
フォーマットを示す説明図である。
フォーマットを示す説明図である。
フォーマットを示す説明図である。
タのフォーマットを示す説明図である。
のオプションでの変換結果テーブルに格納された結果ワ
ードを読取るために要求されるアドレスを示す説明図で
ある。
の詳細な論理的構成を(a)と(b)に分割して示すブ
ロック図である。
Claims (8)
- 【請求項1】 複数のデータ入力端子(AN16−AN
30)、少なくとも1つのアドレス入力ポート(MA0
−MA2)、および少なくとも1つのデータ出力端子
(PA0−PA2)を有する少なくとも1つのマルチプ
レクサ回路(10、図1)とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は前記データ入力端子の1つの自動選択が可能であり、
該変換システムは、 (a)アナログ−デジタル変換器(6、図1)、 (b)少なくとも1つのコマンドワード(図7)を読み
取るための手段(60、図2)であって、前記コマンド
ワードは前記データ入力端子の1つを識別するアドレス
を特定するもの、そして (c)前記読み取り手段に応答し前記1つのデータ入力
端子(40,42、図2)におけるアナログ信号をサン
プリングするための手段、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項2】 複数のデータ入力端子(AN16−AN
30)、少なくとも1つのアドレス入力ポート(MA0
−MA2)、および少なくとも1つのデータ出力端子
(PA0−PA2)を有する少なくとも1つのマルチプ
レクサ回路(10、図1)とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 (a)アナログ−デジタル変換器(6、図1) (b)コマンドワード(図7)のシーケンスを読み取る
ための手段(60、図2)であって、前記コマンドワー
ドの各々は前記データ入力端子の1つを識別するアドレ
スを特定するもの、そして (c)前記読み取り手段に応答して前記データ入力端子
(40,42、図2)の内の少なくとも2つにおけるア
ナログ信号をサンプリングするための手段、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項3】 複数のデータ入力端子(AN16−AN
30)、少なくとも1つのアドレス入力ポート(MA0
−MA2)、および少なくとも1つのデータ出力ポート
(PA0−PA2)を有する少なくとも1つのマルチプ
レクサ回路(10、図1)とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 (a)アナログ−デジタル回路であって、 (i)制御ワードを保持するための制御フィールド(M
UX)を具備する制御レジスタ(60、図2)であっ
て、前記制御ワードは少なくとも第1の状態および第2
の状態を有するもの、 (ii)該マルチプレクサの前記アドレス入力ポートに
接続可能な第1の端子(PA0)であって、前記第1の
端子は前記制御ワードが前記第1の状態にある時データ
入力チャネルとして機能し、かつ前記第1の端子は前記
制御ワードが前記第2の状態にある時アドレス出力チャ
ネルとして機能するもの、そして (iii)該マルチプレクサの前記データ出力ポートに
接続可能な第2の端子(PB1)であって、前記第2の
端子は前記制御ワードが前記第1の状態にある時データ
入力チャネルとして機能し、かつ前記第2の端子は前記
制御ワードが前記第2の状態にある時多重化データ入力
チャネルとして機能するもの、 を具備するもの、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項4】 アナログ−デジタル変換システムであっ
て、 (a)アナログ−デジタル回路であって、 (i)制御ワードを保持するための制御フィールド(M
UX)を具備する制御レジスタ(60、図2)であっ
て、前記制御ワードは少なくとも第1の状態および第2
の状態を有するもの、 (ii)第1の端子(PA0)であって、該第1の端子
は前記制御ワードが前記第1の状態にある時データ入力
チャネルとして機能し、かつ前記第1の端子は前記制御
ワードが前記第2の状態にある時アドレス出力チャネル
として機能するもの、 (iii)第2の端子(PB1)であって、該第2の端
子は前記制御ワードが前記第1の状態にある時データ入
力チャネルとして機能し、かつ前記第2の端子は前記制
御ワードが前記第2の状態にある時多重化データ入力チ
ャネルとして機能するもの、 を具備するもの、そして (b)複数のデータ入力端子(AN16−AN30)、
前記第1の端子に結合された少なくとも1つのアドレス
入力ポート(MA0−MA2)、および前記第2の端子
に結合された少なくとも1つのデータ出力ポート(PA
0−PA2)を有するマルチプレクサ回路(10、図
1)、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項5】 複数のデータ入力端子(AN16−AN
30)、少なくとも1つのアドレス入力ポート(MA0
−MA2)、および少なくとも1つのデータ出力ポート
(PA0−PA2)を有する少なくとも1つのマルチプ
レクサ回路(10、図1)とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 (a)アナログ−デジタル集積回路(1、図1)であっ
て、 (i)アナログ−デジタル変換器(6、図1)、 (ii)複数のアナログ入力端子(21,22、図
2)、 (iii)変換シーケンスを規定するキューの形で複数
の変換コマンドワードを読み取るための手段(60、図
2)、 (iv)前記キューにおける前記複数の変換コマンドワ
ードに応答して、順次、複数の対応するアナログ入力端
子の各々におけるアナログ信号をサンプルするためのサ
ンプリング手段(60、図2)、 (v)前記サンプリング手段に応答して前記アナログ信
号のサンプルされた値をデジタル値に変換するための手
段(52)、そして (vi)前記変換手段に応答して前記デジタル値を記憶
するための手段(64)、 を具備するもの、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項6】 複数のデータ入力端子(AN16−AN
30)、少なくとも1つのアドレス入力ポート(MA0
−MA2)、および少なくとも1つのデータ出力ポート
(PA0−PA2)を有する少なくとも1つのマルチプ
レクサ回路(10、図1)とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 (a)アナログ−デジタル集積回路(1、図1)であっ
て、 (i)アナログ−デジタル変換器(6)、 (ii)複数のアナログ入力端子(21,22)、 (iii)変換シーケンスを読み取るための手段(24
0、図3)、 (iv)前記変換シーケンスに応答して、順次、複数の
対応するアナログ入力端子の各々におけるアナログ信号
をサンプルするためのサンプリング手段(40,42、
図2)、 (v)前記サンプリング手段に応答して前記アナログ信
号のサンプルされた値をデジタル値に変換するための手
段(40,42)、そして (vi)前記変換手段に応答して前記デジタル値を記憶
するための手段(64)、 を具備するもの、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項7】 アナログ−デジタル変換システムであっ
て、 (a)複数のアナログ入力端子(AN16−AN3
0)、少なくとも1つのアドレス入力ポート(MA0−
MA2)、および少なくとも1つのデータ出力ポート
(PA0−PA2)を有するマルチプレクサ集積回路
(10、図1)、 (b)アナログ−デジタル集積回路(1、図1)であっ
て、 (i)アナログ−デジタル変換器(6)、 (ii)少なくとも2つのアナログ入力端子を含む、複
数の入力端子(21,22、図2)であって、前記少な
くとも1つのマルチプレクサアドレス入力ポートおよび
前記少なくとも1つのマルチプレクサデータ出力ポート
は少なくとも1つの前記入力端子に結合されているも
の、 (iii)変換シーケンスを規定するキューの形で複数
の変換コマンドワードを読み取るための手段(240、
図3)、 (iv)前記キューにおける前記複数の変換コマンドワ
ードに応答して、順次、複数の対応するアナログ入力端
子の各々におけるアナログ信号をサンプルするためのサ
ンプリング手段(40,42、図2)、 (v)前記サンプリング手段に応答して前記アナログ信
号の各々のサンプルされた値をデジタル値に変換するた
めの手段(52)、そして (vi)前記変換手段に応答して前記デジタル値を記憶
するための手段(64)、 を具備するもの、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項8】 アナログ−デジタル変換システムであっ
て、 (a)複数のアナログ入力端子(AN16−AN3
0)、少なくとも1つのアドレス入力ポート(MA0−
MA2)、および少なくとも1つのデータ出力ポート
(PA0−PA2)を有するマルチプレクサ集積回路
(10、図1)、 (b)アナログ−デジタル集積回路(1、図1)であっ
て、 (i)アナログ−デジタル変換器(6)、 (ii)少なくとも2つのアナログ入力端子を含む複数
の入力端子(21,22、図2)であって、前記マルチ
プレクサのアドレス入力ポートおよびデータ出力ポート
は前記入力端子の少なくとも1つに結合されているも
の、 (iii)変換シーケンスを読み取るための手段(24
0、図3)、 (iv)前記変換シーケンスに応答して、順次、複数の
対応するアナログ入力端子の各々におけるアナログ信号
をサンプルするためのサンプリング手段(40,42、
図2)、 (v)前記サンプリング手段に応答して前記アナログ信
号の各々のサンプルされた値をデジタル値に変換するた
めの手段(52)、そして (vi)前記変換手段に応答して前記デジタル値を記憶
するための手段(64)、 を具備するもの、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US57724990A | 1990-09-04 | 1990-09-04 | |
US577,249 | 1990-09-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06149479A true JPH06149479A (ja) | 1994-05-27 |
JP3262569B2 JP3262569B2 (ja) | 2002-03-04 |
Family
ID=24307913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23880791A Expired - Fee Related JP3262569B2 (ja) | 1990-09-04 | 1991-08-26 | アナログ−デジタル変換システム |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0474024B1 (ja) |
JP (1) | JP3262569B2 (ja) |
KR (1) | KR0185727B1 (ja) |
DE (1) | DE69126386T2 (ja) |
HK (1) | HK1007222A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6559783B1 (en) | 2000-08-16 | 2003-05-06 | Microchip Technology Incorporated | Programmable auto-converting analog to digital conversion module |
DE10215405A1 (de) | 2002-04-08 | 2003-10-16 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Funktionsprüfung eines Analog-Digital-Wandlers sowie Analog-Digital-Wandler |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8527676D0 (en) * | 1985-11-09 | 1985-12-11 | Burr Brown Ltd | Interfacing between analog signals & system bus |
DE68926191T2 (de) * | 1988-07-13 | 1996-11-28 | Nippon Electric Co | Ein-Chip-Datenprozessor mit eingebautem A/D-Wandler |
US4933676A (en) * | 1989-06-12 | 1990-06-12 | Technology 80, Inc. | Programmable multi-input A/D converter |
-
1991
- 1991-08-21 DE DE69126386T patent/DE69126386T2/de not_active Expired - Fee Related
- 1991-08-21 EP EP91113951A patent/EP0474024B1/en not_active Expired - Lifetime
- 1991-08-26 JP JP23880791A patent/JP3262569B2/ja not_active Expired - Fee Related
- 1991-09-02 KR KR1019910015233A patent/KR0185727B1/ko not_active IP Right Cessation
-
1998
- 1998-06-24 HK HK98106256A patent/HK1007222A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920007356A (ko) | 1992-04-28 |
DE69126386T2 (de) | 1997-12-18 |
HK1007222A1 (en) | 1999-04-01 |
KR0185727B1 (ko) | 1999-04-15 |
JP3262569B2 (ja) | 2002-03-04 |
DE69126386D1 (de) | 1997-07-10 |
EP0474024A3 (en) | 1993-09-15 |
EP0474024A2 (en) | 1992-03-11 |
EP0474024B1 (en) | 1997-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3188730B2 (ja) | プログラム可能なサンプル時間を使用するアナログ−デジタル変換システム | |
US5166685A (en) | Automatic selection of external multiplexer channels by an A/D converter integrated circuit | |
US5168276A (en) | Automatic A/D converter operation using a programmable control table | |
US5302952A (en) | Automatic A/D converter operation with pause capability | |
JP3188731B2 (ja) | 選択可能な結果フォーマットを備えたアナログ−デジタル変換システムおよび方法 | |
US7420498B2 (en) | Signal converter performing a role | |
US4748573A (en) | Test management system to acquire, process and display test data | |
US5590375A (en) | Apparatus for performing concurrent seeks on plural integrated drive electronics (IDE) disk drives without additional devices | |
JPS5922976B2 (ja) | 情報転送制御装置および方法 | |
WO1990004839A1 (en) | Multiple channel data acquisition system | |
EP1735912A1 (en) | Method and apparatus for subclocking a sar analog-to-digital converter | |
US5204864A (en) | Multiprocessor bus debugger | |
JP3262569B2 (ja) | アナログ−デジタル変換システム | |
JP3294623B2 (ja) | 変換コマンドワードを用いたアナログ−デジタル変換システム | |
US6578123B1 (en) | Relocatable overland peripheral paging | |
JPH09269870A (ja) | A/d変換装置 | |
US7100098B2 (en) | Systems and methods for testing performance of an electronic device | |
US20040049511A1 (en) | Method for acquiring and monitoring hardware data of computer system | |
Gurko et al. | A 128-channel simultaneously sampling data acquisition system for the diagnostic complex of experimental plasma facilities | |
GB2061577A (en) | Improvements in data transfer control in a peripheral controller | |
Chutatape | A design technique of a high resolution, transient signal capture unit with pre-trigger and post-trigger data window | |
McManus | High performance data acquisition systems | |
JPH0795797B2 (ja) | 画信号処理装置 | |
JPH0488437A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071221 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081221 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091221 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091221 Year of fee payment: 8 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
LAPS | Cancellation because of no payment of annual fees |