JPH09269870A - A/d変換装置 - Google Patents
A/d変換装置Info
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- JPH09269870A JPH09269870A JP7874996A JP7874996A JPH09269870A JP H09269870 A JPH09269870 A JP H09269870A JP 7874996 A JP7874996 A JP 7874996A JP 7874996 A JP7874996 A JP 7874996A JP H09269870 A JPH09269870 A JP H09269870A
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Abstract
きるA/D変換装置を提供する。 【解決手段】 レジスタ4を介して変換モード等を示す
データが各レジスタ4a〜4dに供給されると、シーケ
ンサ5は、アナログマルチプレクサ1を制御して入力チ
ャネルを順次選択する。リザルトレジスタ3からA/D
変換データを格納するレジスタを選択する。A/Dコン
バータ2はアナログマルチプレクサ1から供給される信
号をA/D変換してリザルトレジスタに供給する。シー
ケンサ5は各レジスタADCR0〜ADCR(P−1)
にA/D変換データが格納されると外部の機器にA/D
変換データの読み出しを要求する割り込みを供給し、外
部の機器は割り込み要求に応じてA/D変換データを読
み出す。
Description
力を切り換えてA/D変換するA/D変換装置に関す
る。
ることにより、1つのA/D変換部で複数のチャネルの
電流あるいは電圧等を測定可能としたA/D変換装置が
知られている。このようなA/D変換装置は、機器の制
御等を行うマイクロコントローラ(以下、マイコンとい
う)等に用いられる。また、このようなA/D変換装置
は、A/D変換結果を保持するリザルトレジスタを備え
ている。このリザルトレジスタの数はA/D変換装置の
用途、価格等によって異なっている。
D変換装置により複数のチャネルの測定を行う場合に
は、図2(A)に示すように所定時間毎にA/D変換す
るチャネルを切り換え、各々のチャネルの電流あるいは
電圧等をA/D変換した後、同図(B)に示すように外
部の機器(マイコン、パーソナルコンピュータ等)に対
してA/D変換データの読み出しを要求するための割り
込みを発生する。従って、外部の機器は各々のチャネル
のA/D変換が終了する度に、割り込みに応じてA/D
変換装置からのデータを取り込む必要がある。このよう
な割り込みが頻繁に発生すると、割り込み処理のための
オーバーヘッドにより、外部の機器がA/D変換以外の
処理を行う処理能力が著しく低下する。
分のリザルトレジスタを設けたA/D変換装置を用いる
場合では、マルチプレクサを切り換えて全てのチャネル
のA/D変換が終了した後、A/D変換データの読み出
しを指示する割り込みを発生し、外部の機器が各リザル
トレジスタから各チャネルのデータを読み出す構成とす
ることができるため、割り込みの発生頻度を低下させる
ことができる。外部の機器の処理能力の低下を低減させ
ることができる。
毎にリザルトレジスタを設ける構成となるため、チャネ
ル数が増加すると回路規模が大きくなり、また、用途に
よってはマルチプレクサの全てのチャネルを使用すると
は限らないため、使用しないリザルトレジスタは無駄に
なってしまう。従って、A/D変換装置のコストが必要
以上に上昇してしまう。
い数のリザルトレジスタを設けたA/D変換装置では、
全てのチャネルを幾つかのグループに分けて扱うように
なっている。例えば16チャネルの入力に対して4チャ
ネル分のリザルトレジスタを備えるA/D変換装置で
は、16チャネル分の入力が図3に示すような4つのグ
ループ(グループ0〜グループ3)に分けられている。
0(チャネル0〜チャネル3)が指定されると、このよ
うな構成のA/D変換装置は、例えば図2(A)に示す
ように、グループ0のチャネル0〜チャネル3の信号を
順次A/D変換し、最後のチャネル3のA/D変換が終
了した後、同図(C)に示すように、A/D変換データ
の読み出しを要求する割り込みを発生し、外部の機器に
よりリザルトレジスタからA/D変換データが読み出さ
れた後、チャネル0〜チャネル3の信号のA/D変換を
繰り返す。このような動作は連続モードと呼ばれる。
チャネルのみを繰り返してA/D変換しているだけなの
で、全てのチャネルの信号をA/D変換するためには、
外部の機器がグループの切り換えを行う必要がある。
らなる4つのグループ(グループ0〜グループ3)を切
り換えてA/D変換する場合には、図4(A)に示すよ
うに、まず、外部の機器は時刻t0においてグループ0
のA/D変換を指示する。A/D変換装置は指示された
グループ0のA/D変換を開始し、チャネル0〜チャネ
ル3のA/D変換を行った後、同図(B)に示すよう
に、時刻t1においてA/D変換データの読み出しを要
求する割り込みを発生してA/D変換を停止する。外部
の機器はリザルトレジスタからA/D変換データを読み
出し、次のグループであるグループ1のA/D変換を指
示する。A/D変換装置は時刻t2においてグループ1
のA/D変換を開始し、チャネル4〜チャネル7でのA
/D変換を行い、グループ0の場合と同様に割り込みを
発生し、A/D変換を停止する。同様に、順次各グルー
プのA/D変換を行って全てのチャネルのA/D変換を
行う。
グループを切り換えてA/D変換を行う場合には、各グ
ループのチャネルのA/D変換が終了する度に、A/D
変換を一旦停止してグループの切り換えを行う必要があ
る。従って、外部の機器は各グループ毎にA/D変換デ
ータの読み出しに加えてグループの切り換えを行わなけ
ればならず、処理負荷が増加する。また、グループの切
り換えのための時間が増加すると、A/D変換のサンプ
リング周期を短縮したい場合等に障害となる。
れたものであり、外部機器の処理負荷を低減することが
できるA/D変換装置を提供することを目的とする。
装置は、複数の入力チャネルを選択する入力切り換え手
段と、入力切り換え手段により選択された入力チャネル
の入力信号をA/D変換するA/D変換手段と、A/D
変換手段のA/D変換結果を保持し、入力切り換え手段
の入力チャネルの数より少ない複数の保持手段と、入力
切り換え手段を制御して所定数の入力チャネルを順次選
択し、A/D変換手段にA/D変換を指示する選択制御
手段とを備える。また、このA/D変換装置は、選択制
御手段により選択した入力チャネルのA/D変換結果を
格納する保持手段を選択する保持部選択手段と、複数の
保持手段の内の所定数の保持手段にA/D変換結果が格
納されたときに外部の機器に保持手段からのA/D変換
結果の読み出しを要求する読み出し要求手段とを備え
る。
周期で各入力チャネルのA/D変換を繰り返し、A/D
変換結果を更新する構成としてもよく、また、選択制御
手段が所定数の入力チャネルを、各々所定数の保持手段
の数以下の入力チャネルからなる複数のグループに分割
し、各グループ毎に入力チャネルの選択を行い、読み出
し要求手段が各グループのA/D変換結果毎に読み出し
要求を行う構成としてもよい。
複数の入力チャネルの内の特定の入力チャネルに割り当
てる割り当て手段を備える構成としてもよい。この場
合、保持部選択手段は、選択制御手段により選択した入
力チャネルが特定の入力チャネルであるときはA/D変
換結果を特定の入力チャネルに割り当てられた保持手段
に格納し、選択制御手段により選択した入力チャネルが
特定の入力チャネルでないときはA/D変換結果を特定
の入力チャネルに割り当てられた保持手段以外の保持手
段に格納する。
D変換データにA/D変換データに関する付加情報を付
加する付加情報付加手段を備える構成としてもよい。
/D変換装置は、図1に示すように、n個の入力端子A
I0〜AIn-1から入力されるnチャネルの信号のうちの
1つを選択して出力するアナログマルチプレクサ1と、
アナログマルチプレクサ1から供給される信号をA/D
変換して出力するA/Dコンバータ2と、A/D変換後
のデータを保持するA/Dリザルトレジスタ3と、バス
を介してCPU等から動作指示等が供給されるレジスタ
4とを備えている。また、このA/D変換装置はレジス
タの値に基づいてアナログマルチプレクサ1、A/Dコ
ンバータ2、A/Dリザルトレジスタ3等を制御するシ
ーケンサ5、シーケンサ5からの指示に応じて、それぞ
れアナログマルチプレクサ1、A/Dリザルトレジスタ
3の切り換えを制御するためのデコーダ6、7とを備え
ている。さらに、このA/D変換装置はA/Dリザルト
レジスタ3からのA/D変換データに付加情報を付加し
て出力する付加情報付加部8を備えている。
ログ入力端子AI0〜AIn-1を備え、デコーダ6を介し
てシーケンサ5から指示されるチャネルからの入力をA
/Dコンバータ2に供給する。A/Dコンバータ2は、
シーケンサ5からの制御によってアナログ信号を所定ビ
ット数のデジタル値に変換する。このA/Dコンバータ
2のA/D変換方法はとくに限定されず、一般のA/D
コンバータを用いることができる。A/Dリザルトレジ
スタ3は、p個のレジスタADCR0〜ADCR(p−
1)からなる。このレジスタの数pは、アナログマルチ
プレクサ1の入力チャネルの数nより少なくなってい
る。以下、例えばアナログマルチプレクサ1の入力チャ
ネル数が16チャネルで4チャネル分のレジスタADC
R0、ADCR1、ADCR2、ADCR3を備えてい
る場合について説明する。
の指示を入力するためのA/D起動・停止指示レジスタ
4aと、変換クロック数を指定するための変換クロック
数指定レジスタ4bと、変換モードを設定するための変
換モード設定レジスタ4cと、割り込み周期を設定する
ための割り込み周期設定レジスタ4d等からなる。これ
らのレジスタには、バス9を介して外部の機器から変換
モード等を示すデータが供給される。
1、A/Dリザルトレジスタ3等の切り換えを制御する
ための切り換え制御部と、クロックCLKに基づいてア
ナログマルチプレクサ1の切り換え、A/Dコンバータ
2のA/D変換等のタイミングを制御するためのクロッ
クを発生するクロック発生部と、A/Dコンバータ2の
各ビット毎の変換タイミング等を制御するための変換タ
イミング生成部と、外部の機器に対してA/Dリザルト
レジスタからのA/D変換データの読み出しを要求する
割り込みを発生する割り込み処理部と、動作モードを設
定するためのモード設定部等を備えている。
されるモードは連続スキャンモード、特定チャネル指定
モード等からなる。連続スキャンモードでは、例えばレ
ジスタADCR0〜3を測定対象となる全てのチャネル
に割り当てておき、図5に示すように、測定対象のチャ
ネルの信号を4チャネル分ずつA/D変換し、得られた
4チャネル分のA/D変換データをレジスタADCR0
〜3に格納して割り込みを発生し、外部の機器が割り込
みに応じてレジスタADCR0〜3に格納されたA/D
変換データを読み出す。全てのチャネルを全てのレジス
タADCR0〜3に割り当てる必要はなく、一部のチャ
ネルを一部のレジスタに割り当ててもよい。
レジスタ、図6及び図7に示すように、レジスタADC
R0を特定のチャネル、例えばチャネル0に割り当てて
おき、残りのレジスタADCR1〜3を他のチャネルに
割り当てて順次A/D変換を行い、チャネル0のA/D
変換データはレジスタADCR0に格納し、チャネル0
以外のA/D変換データは3チャネルずつADCR0〜
3に格納する。
に割り当てる特定のチャネルの数は、リザルトレジスタ
の数以下であればいくつでも良く、例えばリザルトレジ
スタ数と同じにすることもできる。この場合は、A/D
変換するチャネルに各々レジスタを割り当てた状態と同
様に動作する。また、連続スキャンモードは、特定チャ
ネル固定モードの特殊な形態、すなわち特定のチャネル
の指定がない場合とも言える。
各割り込み毎に1回の頻度で特定のチャネル(チャネル
0)の信号をA/D変換するCモードと、他のチャネル
の信号が各々1回ずつA/D変換される間に1回の頻度
で特定のチャネル(チャネル0)の信号をA/D変換す
るDモードとがある。
込み発生時毎に、チャネル0のA/D変換データを更新
する。従って、チャネル0のサンプリング周期が他のチ
ャネルに比較して短くなっている。このようなモードは
特定のチャネルの変化を特に詳しく調べる必要がある場
合等に用いられる。
各割り込み発生時にはチャネル0以外のA/D変換デー
タのみを読み出し、全てのチャネルのA/D変換データ
が読み出されるまでの間、例えば他の全てのチャネルの
A/D変換データの読み出しが終了した後にチャネル0
のA/D変換データの読み出しを行う。このようなモー
ドは、各割り込み毎に全てのレジスタADCR0〜3か
らA/D変換データを読み出すことが難しい場合等に用
いられる。
5が、バス9を介して外部の機器により設定されたレジ
スタの値を参照して行うようになっている。具体的には
シーケンサ5は上述のモード選択部として、図8に示す
ように、特定チャネルを割り当てるレジスタを設定する
特定チャネル指定部11と、特定チャネルのA/D変換
周期を設定して上述のCモードとDモードの切り換えを
制御する頻度設定部12と、特定チャネル指定部11で
設定されたレジスタを排他制御するレジスタ排他制御部
13と、特定チャネルが割り当てられたレジスタ以外の
レジスタに割り当てるチャネルを設定するチャネル割り
当て部14と、A/D変換時にA/D変換するチャネル
を選択するA/D変換チャネル選択部15と、A/D変
換結果を格納するレジスタを選択するA/D変換結果格
納レジスタ選択部16とを備えている。
えば図9に示すマイクロコントローラ(マイコン)に用
いることができる。このマイコンは、CPU21と、R
OM22、RAM23と、シリアルI/F、パラレルI
/F等を有するI/O制御部24と、上述の図1に示す
A/D変換装置と同様に構成されたA/D変換部25
と、CPU21〜A/D変換部25が接続されているバ
ス26を備えている。また、このマイコンは、CPU2
1、ROM22及びRAM23の一部、I/O制御部2
4、A/D変換部25等が1つの素子として形成されて
いる。なお、上述の図1に示す構成の内、A/Dリザル
トレジスタ3は、図9中ではRAM23の一部に対応
し、バス9はバス26に対応し、他の構成要素はA/D
変換部25に対応する。また、この場合、CPU21が
上述の外部の機器に対応している。
示すような制御用メモリ領域が設けられている。このよ
うな制御用メモリ空間上には、上述のI/O制御部24
のシリアルI/F及びパラレルI/FあるいはA/D変
換部25等の動作を制御するための256バイト程度の
制御用レジスタが割り付けられている。上述のリザルト
レジスタ3(レジスタADCR1〜3)及びレジスタ4
(A/D起動レジスタ4a〜割り込み同期設定レジスタ
4d)は、例えばそれぞれアドレスF010以降、F0
20以降に割り付けられている。このような制御用レジ
スタに用いることのできるメモリ領域には制限があるた
め、他のデバイスが多い場合等にはレジスタ数を増加さ
せることは困難である。
マイコンファミリの展開を考える場合等で、リザルトレ
ジスタ等の制御用レジスタの数及びレジスタのマッピン
グ等の構成を共通としておけば、A/D変換部25のア
ナログマルチプレクサのチャネル数等の構成のみを変更
することにより、用途に適した仕様のマイコンを容易に
設計、製造することができる。このようにリザルトレジ
スタ等の制御用レジスタの数及び割り当て位置等の構成
を共通とすれば、アナログマルチプレクサのチャネル数
等が異なるマイコンにおいてもコンパイラ、制御用プロ
グラム等のソフトウェアを共通とすることができ、総合
的な製品コストを低減することができる。
実行することにより、A/D変換装置を制御して複数の
A/D変換処理を実行することができるようになってい
る。
換を行う場合について説明する。
CPU21は、バス26を介してA/D変換部25のモ
ード設定部に動作モードを指示する。具体的には、連続
スキャンモードでA/D変換を行う際には、CPU21
は、バス26、A/D変換部25を構成する変換モード
設定レジスタ4c(図1)を介して、シーケンサ5のチ
ャネル割り当て部14(図8)に、A/D変換するチャ
ネルと、使用するレジスタ等を指示する。
U21は、シーケンサ5を構成する特定チャネル指定部
11に、固定する特定チャネルと、この特定チャネルを
割り当てるレジスタを指示し、チャネル割り当て部14
に、A/D変換するチャネルと、使用するレジスタ等を
指示する。さらに、特定チャネル指定モードの動作をさ
せる場合、CPU21は頻度設定部12に、上述のCモ
ードあるいはDモードの動作を指示する。
換クロック数指定レジスタ4bを介してシーケンサ5の
クロック発生部にA/D変換の1チャネル当たりの変換
周期を例えばクロックCLK数として指示し、また、割
り込み周期設定レジスタ4dを介してシーケンサ5の割
り込み処理部に、割り込みを発生する周期、タイミング
を、例えばそれぞれチャネル数、クロックCLK数等と
して指示する。
21は、図1及び図10に示すA/D起動・停止指示レ
ジスタ4aを介してシーケンサ5にA/D変換の開始を
指示する。A/D変換の開始が指示されると、A/D変
換部25は、CPU21からA/D変換の停止が指示さ
れるまでの間、シーケンサ5の制御により独立して動作
する。従って、CPU21はシーケンサ5から供給され
るA/D変換データの読み出しを要求する割り込みに応
答して各レジスタADCR0〜3に保持されているデー
タを読み出すだけでよい。
は、特定チャネル指定部11にはいずれのチャネルも設
定されていないため、レジスタ排他制御部13によるレ
ジスタの排他制御は行われず、A/D変換チャネル選択
部15はクロック発生部からのクロックに基づいて、順
次、チャネル割り当て部14に設定されているチャネル
の信号が選択されるように図1中のデコーダ6に選択信
号を供給する。これにより、デコーダ6が選択信号のデ
コード出力をアナログマルチプレクサ1に供給し、この
デコード出力によって、例えば図5(A)に示すよう
に、順次、チャネル0、チャネル1、チャネル2、チャ
ネル3、チャネル4・・・が選択される。また、このと
き、A/D変換チャネル選択部15は選択したチャネル
を順次A/D変換結果格納レジスタ選択部16に通知す
る。
は、A/D変換チャネル選択部15から現在選択されて
いるチャネルが通知されると、通知されたチャネルのA
/D変換データが、順次、チャネル割り当て部14よっ
て割り当てられているレジスタに格納されるように、A
/D変換データを格納するレジスタを示す選択信号を図
1に示すデコーダ7に供給する。これにより、デコーダ
7が選択信号をデコードし、このデコード出力により、
A/Dリザルトレジスタ3の中からA/D変換データを
格納するレジスタが選択され、例えば図5(C)〜同図
(F)に示すように、チャネル0、チャネル1、チャネ
ル2、チャネル3、チャネル4・・・のA/D変換デー
タが順次、レジスタADCR0、ADCR1、ADCR
2、ADCR3、ADCR0、ADCR1・・・に格納
される。
16は、A/D変換チャネル選択部15から通知された
チャネルの数を計数しており、この計数結果により、使
用可能なレジスタADCR0〜3に全てA/D変換デー
タが格納されたことを検出すると、割り込み処理部を制
御してA/D変換データの読み出しを要求する割り込み
を発生させる。例えば図5(A)に示すように、チャネ
ル3(あるいはチャネル7)のA/D変換が終了し、同
図(C)〜同図(F)に示すようにレジスタADCR0
〜3にチャネル0〜3(あるいはチャネル4〜7)が供
給された時に、同図(B)に示すように割り込みを発生
させる。
21は割り込みに応答してレジスタADCR0〜3に保
持されているデータを読み出し、各チャネル毎のA/D
変換データに分離する。
モード設定を行った後、A/D変換の開始を指示すると
A/D変換部25が独立して動作する。従って、CPU
21が動作モードを制御する場合あるいはリザルトレジ
スタが1つしかない場合等に比較してCPU21の処理
負荷を大幅に低減することができる。また、このような
連続モードではシーケンサ5が入力チャネルを自動的に
切り換える構成となっているため、CPUが入力チャネ
ルあるいは入力チャネルグループを切り換える構成とし
た場合のように、A/D変換を一旦停止する必要がない
ため、A/D変換周期を短縮することが容易となる。
ネル毎にリザルトレジスタを設けた場合に比較して、装
置の回路規模を小さくすることができ、装置の小型化、
コストの低減等が容易となる。
ードが指示された場合には、特定チャネル固定部11に
設定されたチャネルは特定のレジスタ、例えばレジスタ
ADCR0に割り当てられる。レジスタ排他制御部13
は、この特定のレジスタADCR0がA/D変換結果格
納レジスタ選択部16において他のチャネルに割り当て
られないように制御する。
場合には、A/D変換チャネル選択部15は頻度設定部
12を参照して上述のCモード又はDモードのいずれに
設定されているかを確認する。
変換チャネル選択部15はクロック発生部からのクロッ
クに基づいて、各割り込み毎にチャネル0が選択された
後、チャネル割り当て部14に設定されているチャネル
の信号が順次選択されるようにデコーダ6に選択信号を
供給する。
ード出力をアナログマルチプレクサ1に供給し、このデ
コード出力によって、例えば図6(A)に示すように、
順次、チャネル0、チャネル1、チャネル2、チャネル
3、チャネル0、チャネル4、チャネル5・・・が選択
される。また、このとき、A/D変換チャネル選択部1
5は選択したチャネルを順次A/D変換結果格納レジス
タ選択部16に通知する。
は、A/D変換チャネル選択部15から現在選択されて
いるチャネルが通知されると、特定チャネルであるチャ
ネル0のA/D変換データがレジスタADCR0に格納
され、残りのチャネルのA/D変換データが、順次、チ
ャネル割り当て部14よって割り当てられているレジス
タに格納されるように、A/D変換データを格納するレ
ジスタを示す選択信号をデコーダ7に供給する。これに
より、デコーダ7が選択信号をデコードし、このデコー
ド出力により、A/Dリザルトレジスタ3の中からA/
D変換データを格納するレジスタが選択され、例えば図
6(B)〜(E)に示すように、チャネル0、チャネル
1、チャネル2、チャネル3、チャネル0、チャネル4
・・・のA/D変換データが順次、レジスタADCR
0、ADCR1、ADCR2、ADCR3、ADCR
0、ADCR1・・・に格納される。
16は、A/D変換チャネル選択部15から通知された
チャネルの数を計数しており、この計数結果により、使
用可能なレジスタADCR0〜3に全てA/D変換デー
タが格納されたことを検出すると、割り込み処理部を制
御してA/D変換データの読み出しを要求する割り込み
を発生させる。例えば図6(A)に示すように、チャネ
ル3(あるいはチャネル6、チャネル9、チャネル1
2、チャネル15)のA/D変換が終了し、同図(B)
〜(E)に示すようにレジスタADCR0にチャネル
0、レジスタADCR1〜3にチャネル1〜3(あるい
はチャネル4〜6、チャネル7〜9、チャネル10〜1
2、チャネル13〜15)が供給された時に、同図
(F)に示すように割り込みを発生させる。
の連続スキャンモードと同様に割り込みに応答してレジ
スタADCR0〜3に保持されているデータを読み出
し、各チャネル毎のA/D変換データに分離する。
は1つでなくともよくレジスタADCR0にチャネル
0、レジスタADCR1にチャネル1を割り当てる等、
適宜変更することができる。
チャネルのA/D変換周期を他のチャネルに対して短く
することができるため、CPU21の処理負荷を増加さ
せることなく測定対象となるチャネルの信号の特性に適
した測定を行うことができる。また、2つの異なるA/
D変換周期でA/D変換を行うことができるため、A/
D変換装置の自由度を向上させることができる。
モードに設定されているときは、A/D変換チャネル選
択部15はクロック発生部からのクロックに基づいて、
特定チャネル指定部11及びチャネル割り当て部14に
設定されているチャネルの信号が順次選択されるように
デコーダ6に選択信号を供給する。これにより、例えば
図7(A)に示すように、順次、チャネル0、チャネル
1、チャネル2、チャネル3、チャネル4・・・が選択
される。なお、この順序は上述の連続スキャンモードと
同じである。このとき、A/D変換チャネル選択部15
は選択したチャネルを順次A/D変換結果格納レジスタ
選択部16に通知する。
は、A/D変換チャネル選択部15から現在選択されて
いるチャネルが通知されると、上述のCモードの場合と
同様に、チャネル0のA/D変換データがレジスタAD
CR0に格納され、残りのチャネルのA/D変換データ
が、順次、レジスタADCR1〜3に格納されるよう
に、A/D変換データを格納するレジスタを選択する。
これにより、A/Dリザルトレジスタ3の中からA/D
変換データを格納するレジスタが選択され、例えば図7
(B)〜(E)に示すように、チャネル0のA/D変換
データがレジスタADCR0に、チャネル1、チャネル
2、チャネル3、チャネル4、チャネル5・・・のA/
D変換データが順次、レジスタADCR1、ADCR
2、ADCR3、ADCR1、ADCR2・・・に格納
される。
は、A/D変換チャネル選択部15から通知されたチャ
ネルの数を計数しており、この計数結果により、使用可
能なレジスタADCR0〜3に全てA/D変換データが
格納されたことを検出すると、割り込み処理部を制御し
てA/D変換データの読み出しを要求する割り込みを発
生させる。
のCモードと同様に割り込みに応答してレジスタADC
R0〜3に保持されているデータを読み出し、各チャネ
ル毎のA/D変換データに分離する。
に割り当てられているため、レジスタADCR0の内容
は、1度チャネル0のA/D変換データを格納してか
ら、次にチャネル0のA/D変換データが格納される間
での間、変更されない。従って、CPU25はチャネル
3、チャネル6、チャネル9、チャネル12のA/D変
換後の割り込み発生時には、レジスタADCR0に保持
されているA/D変換データを読み出す必要がなく、他
の3つのレジスタADCR1〜3に保持されているA/
D変換データのみを読み出し、最後のチャネル15のA
/D変換後の割り込み発生時にのみ全てのレジスタAD
CR0〜3に保持されているA/D変換データを読み出
すだけでよい。
比較して割り込み回数が増加するが、1回の割り込み当
たりにレジスタから読み出すデータ数が減少する。この
ため、例えばバス26の速度が遅い等の理由により、C
PU21が各割り込み時に全てのレジスタの内容を読み
出す時間的余裕が無い場合等に、このDモードに設定す
ることにより、1回の割り込みで読み出すレジスタの数
を減少させることができる。このDモードでは上述した
ように、各割り込み毎に読み出すチャネル数を減少させ
ることにより、CPU21の処理能力、バス26の性能
等に適した処理を行うことができる。
特定レジスタ指定モードでは、特定レジスタに割り当て
られたチャネルとそれ以外のチャネルとで異なる処理を
施すことができ、A/D変換の自由度を向上させること
ができる。
に示すように、上述のシーケンサ5のA/D変換チャネ
ル選択部15からのチャネル選択データをラッチして上
述のリザルトレジスタ3に供給するラッチ32から構成
されている。このラッチ32にはラッチタイミング入力
としてシーケンサ5からA/Dコンバータ2のA/D変
換が終了したことを示すA/D完了信号が供給されてい
る。
ンバータ2からの10ビットのA/D変換データをラッ
チするラッチ31からの出力が供給されている。このラ
ッチ31にはラッチ32と同様に、ラッチタイミング入
力としてシーケンサ5からA/D完了信号が供給されて
いる。
/D変換チャネル選択部15がA/D変換を選択する。
この選択データはラッチ32に供給されており、A/D
変換が終了した際にA/D変換完了信号に応じてラッチ
32によってラッチされる。同様にA/Dコンバータ2
からのA/D変換データはラッチ31によってラッチさ
れる。
データはA/D変換結果格納レジスタ選択部16からの
選択信号によって選択されたレジスタに供給される。こ
れにより、リザルトレジスタ3の各レジスタADCR0
〜ADCR(p−1)には図12に示すようにA/D変
換データとこのA/D変換データのチャネルを示すチャ
ネルデータ(付属情報)が格納される。
に各チャネルを示すチャネルデータを付加することによ
り、CPU21は各レジスタから読み出したA/D変換
データがどのチャネルのものであるか容易に判断するこ
とができる。従って、各チャネルのデータの分離を確実
に行うことができる。
A/D変換データに付加する付加情報は、上述のチャネ
ルを示すチャネルデータの他に、A/D変換のサンプリ
ング周期、サンプルホールド時間、時刻を表すタイムス
タンプ、動作モード等を示す情報であってもよい。これ
らの付属情報はシーケンサ5の内部で用いられているた
め、チャネルデータの場合と同様に、これらの付属情報
をA/D変換完了信号に応じてラッチし、このラッチ出
力をリザルトレジスタ3に供給すればよい。
れているデータをA/D変換データに付加する場合は、
上述のようにラッチを設けるといった単純な構成の変更
により、機能を追加することができる。
制御手段が入力切り換え手段を制御して所定数の入力チ
ャネルを順次選択し、A/D変換手段にA/D変換を指
示し、保持部選択手段が選択制御手段により選択した入
力チャネルのA/D変換結果を格納する保持手段を選択
することにより、自動的に各チャネルのA/D変換結果
が所定数の保持手段に格納される。従って、外部の機器
は、読み出し要求手段からの読み出し要求に応じて保持
手段からA/D変換結果を読み出すだけでよく、外部の
機器が入力チャネルの切り換え等を制御する場合に比較
して、外部の機器の処理負荷を低減させることができ
る。
期で各入力チャネルのA/D変換を繰り返し、A/D変
換結果を更新する構成とすれば、自動的にA/D変換結
果が更新されるため、外部の機器の処理負荷をさらに低
減させることができる。
ルを、各々所定数の保持手段の数以下の入力チャネルか
らなる複数のグループに分割し、各グループ毎に入力チ
ャネルの選択を行い、読み出し要求手段が各グループの
A/D変換結果毎に読み出し要求を行う構成とすれば、
保持手段の数及び外部の機器の処理負荷を増加させずに
入力チャネルを増加させることができる。
の所定数を特定の入力チャネルに割り当て、残りの保持
手段を他の入力チャネルに割り当て、保持部選択手段
が、特定の入力チャネルのA/D変換結果を所定数の保
持手段に格納し、他の入力チャネルのA/D変換結果を
残りの保持手段に格納することにより、特定のチャネル
とそれ以外のチャネルとで異なる処理を施すことがで
き、A/D変換の自由度を向上させることができる。
変換データにA/D変換データに関する付加情報を付加
する付加情報付加手段を備える構成とすれば、外部の装
置は、読み出したA/D変換データの識別を容易に行う
ことができる。
構成を示すブロック図である。
すタイミングチャートである。
チャネルをグループ化する場合の各グループに対するチ
ャネルの割り当てを示す図である。
を示すタイミングチャートである。
の連続スキャンモードでA/D変換を行うときの動作を
示すタイミングチャートである。
ドでA/D変換を行うときの動作を示すタイミングチャ
ートである。
ドでA/D変換を行うときの動作を示すタイミングチャ
ートである。
択するモード選択部の構成を示す図である。
を示すブロック図である。
間上に設けられた制御用メモリ領域を示すメモリマップ
である。
加部の構成を示すブロック図である。
されたA/D変換データを示す図である。
3 A/Dリザルトレジスタ、4 レジスタ、5 シー
ケンサ、8 付加情報付加部
Claims (5)
- 【請求項1】 複数の入力チャネルを選択する入力切り
換え手段と、 該入力切り換え手段により選択された入力チャネルの入
力信号をA/D変換するA/D変換手段と、 該A/D変換手段のA/D変換結果を保持する上記入力
チャネルの数より少ない複数の保持手段と、 上記入力切り換え手段を制御して所定数の入力チャネル
を順次選択し、上記A/D変換手段にA/D変換を指示
する選択制御手段と、 選択制御手段により選択した入力チャネルのA/D変換
結果を格納する保持手段を選択する保持部選択手段と、 上記複数の保持手段の内の所定数の保持手段にA/D変
換結果が格納されたときに外部の機器に保持手段からの
A/D変換結果の読み出しを要求する読み出し要求手段
とを備えることを特徴とするA/D変換装置。 - 【請求項2】 さらに、上記選択制御手段を制御して、
所定の周期で各入力チャネルのA/D変換を繰り返し、
A/D変換結果を更新することを特徴とする請求項1に
記載のA/D変換装置。 - 【請求項3】 上記選択制御手段は、上記所定数の入力
チャネルを、各々上記所定数の保持手段の数以下の入力
チャネルからなる複数のグループに分割し、各グループ
毎に入力チャネルの選択を行い、上記読み出し要求手段
は、各グループのA/D変換結果毎に読み出し要求を行
うことを特徴とする請求項1又は請求項2のいずれか1
項に記載のA/D変換装置。 - 【請求項4】 さらに、上記保持手段のうちの所定数を
上記複数の入力チャネルの内の特定の入力チャネルに割
り当てる割り当て手段を備え、 上記保持部選択手段は、上記選択制御手段により選択し
た入力チャネルが特定の入力チャネルであるときはA/
D変換結果を上記特定の入力チャネルに割り当てられた
保持手段に格納し、上記選択制御手段により選択した入
力チャネルが特定の入力チャネルでないときはA/D変
換結果を上記特定の入力チャネルに割り当てられた保持
手段以外の保持手段に格納することを特徴とする請求項
1乃至請求項3のいずれか1項に記載のA/D変換装
置。 - 【請求項5】 さらに、上記各保持手段に保持されてい
るA/D変換データに該A/D変換データに関する付加
情報を付加する付加情報付加手段を備えることを特徴と
する請求項1乃至請求項4に記載のA/D変換装置。
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---|---|---|---|
JP07874996A JP3830199B2 (ja) | 1996-04-01 | 1996-04-01 | A/d変換装置及びマイクロコントローラ |
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JPH09269870A true JPH09269870A (ja) | 1997-10-14 |
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Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-04-01 JP JP07874996A patent/JP3830199B2/ja not_active Expired - Fee Related
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