JPS5922976B2 - 情報転送制御装置および方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ転送制御システムに関し、特に周辺装
置コントローラを介してデータの損失なしに周辺記憶装
置に対してするデータ転送の速度を維持するための方法
およびシステムに関する。

その間の情報の非同期転送のため共通の通信バスに電気
的に接続された複数個のシステム装置を有するデータ処
理システムは、共に本発明の譲受人に譲渡された米国特
許第３９９３９８１号および１９７５年１２月２２日出
願の米国特許出願第６４３４３９号に開示されている。
このようなデータ処理システムの主メモリ装置から周辺
記憶装置に対するデータ転送においては、データ転送速
度の低下を生じる２つの問題が生じ得る。

もし周辺装置コントローラが前の要求に応答してデータ
・ワードを受取つて直ちに主メモリーから別のデータ・
ワードを要求しないならば、通信バスは別のシステム装
置により捕捉され得る。更に、もし周辺装置コントロー
ラが周辺記憶装置に対する転送速度を超える速度でデー
タを要求するならば、データは欠落する。従来のシステ
ムにおいては、データ転送速度は前記の問題を避けるた
め安全値以下に減速されるか、記憶場所の可用度の如何
にかかわらず前の要求に応答したデータ・ワードの受取
りの直後にデータ要求が発生させられた。

データ転送速度が安全の臨界域に近ずく動作環境におい
て、このような臨界域への接近は満足のできるものでは
なかつた。本発明は、データ・ワード要求が発される前
に周辺装置コントローラの記憶容量を予知するための方
法およびシステムを提供する。

これにより共通の通信バスに対するアクセスがデータ転
送速度を許容するのに必要な如くに維持され、データが
欠落する事はない。その間に情報を非同期転送するため
共通の通信バスに電気的に結合された複数個のシステム
装置を有するデータ処理システムにおいては、主メモリ
ーから周辺装置コントローラへのデータ・ワードの転送
を制御するため論理的なデータ転送の制御システムが設
けられている。

特に、論理制御システムは、データの先入れ先出し（Ｆ
ＩＦＯ）バツフア配列と、並列に作用するプレデイクタ
ＦＩＦＯを含んでいる。

データ要求が主メモリーに対してなされる時、プレデイ
クタＦＩＦＯはダミーバイト即ちフラツグ・バイトでロ
ードされる。データ・バイトが主メモリーから受取られ
てデータＦＩＦＯにロードされる時、プレデイクタ・レ
ジスタの入力レジスタは充填されず、主メモリーに対す
る次のデータ要求が発される。然し、プレデイクタＦＩ
ＦＯの入力レジスタが充填されると、入力レジスタにお
けるデータがＦＩＦＯスタツクに入る迄は別のデータ要
求はなされない。データＦＩＦＯが充填される時、プレ
デイタタＦＩＦＯも又充填され、データ・バイトが周辺
記憶装置に転送される迄主メモリーに対してこれ以上の
データ要求はなされない。

この場合には、プレデ゛イクタＦＩＦＯの入力レジスタ
におけるフラツグ・バイトがＦＩＦＯスタツクに入る。
これと同時に、入力レジスタは記憶容量に対する望まし
い予知の発生を信号し、別のデータ・ワードが主メモリ
ーに要求される。データが主メモリーから受取られてデ
ータＦＩＦＯの入力レジスタにロードされる時、プレデ
イクタＦＩＦＯの入力レジスタが再び前述の如く検出さ
れる。もし周辺記憶装置に対するデータ・バイト転送が
プレデイクタＦＩＦＯの入力レジスタを空白状態にすれ
ば、別のデータ要求が主メモリーに対して発される。さ
もなければ、周辺記憶装置に対する転送がなされる迄こ
れ以上のデータ要求はなされない。本発明の一特性によ
れば、主メモリーから受取られるデータ・ワードは左方
バイトＦＩＦＯと右 ５″方バイトＦＩＦＯに記憶され
る。

データをデイスク記憶装置に転送する際、左方および右
方バイトがデイスク記憶装置に対する転送のため交互に
選択される。右方ＦＩＦＯがアンロードされる時、プレ
デイクタＦＩＦＯも又アンロードされてプレ １デイク
タＦＩＦＯの作用をデータＦＩＦＯの作用と同期させる
。本発明およびその目的、長所を更に良く理解するため
、添付図面に関する以下の記述を参照され度い。

第１図 第１図は、以下「メガバス１３］と呼ぶ共通通信バスに
より中央プロセサ装置１１と主メモリー装置１２に対し
て中規模の性能のデイスタコントカーラ（ＭＰＤＣ）１
０を電気的に接続させるコンピユータ・システムを機能
的プロツク図で示す。

ＭＰＤＣｌＯは大容量記憶媒体からデータを受取り記憶
するためのマイクロプログラム化された周辺部制御サブ
システムである。このコントローラは、マイクロプログ
ラム命令を記憶した以下に説明する読出し専男記憶（Ｒ
ＯＳ）メモリーを含んでいる。このＲＯＳは、複数個の
デイジー（Ｄａｉｓｙ）形接続のデイスク装置１５を支
持する能力を有するデイバイス・アダプタ１４の如き大
容量記憶アダプタと通信する。メガバス１３は、システ
ム内のどの２装置間にも情報経路を提供する。

この経路は構造的には非同期のもので、これにより各種
の速度の各装置を効率的に作用させる事が可能となる。
このバスは、主メモリー１２とデイスク装置１５間の通
信要求制御指令、状況信号およびデータ転送を含む情報
転送を行う。他のシステムの装置との通信を要求するシ
ステム装置は全てバス・サイクル要求を生じる。

バス・サイクルが与えられると、要求側の装置はマスタ
ーとなり、アドレス指定されたシステムの装置はスレー
ブとなる。あるバスの中継作用には要求サイクルと共に
応答サイクルを必要とする。例えば、マスター装置は、
スレーブ装置に対して自らを識別させ、応答が要求され
ている事を表示する。要求された情報が利用可能になる
と、スレーブ装置はマスターの役割を演じ、要求側の装
置への転送を開始する。バス・サイクル要求のサービス
において、中央プロセサは最も低い優先順位をとり、Ｍ
ＰＤＣｌＯは次に低い優先順位をとり、メモリー１２は
最優先順位をとる。

第１図のシステムの更に詳細な背景的説明については、
本発明の譲受人に譲渡され参考のため本文中に引用され
る米国特許第３９９３９８１号に示されている。

第２図および第３図 第２図は第１図のＭＰＤＣｌＯを機能プロツク図で示し
、第３図はＭＰＤＣの作用に必要な２進命令フオーマツ
トをグラフ的に示す。

メガバス１３は、アドレス・ケーブル２１によリアドレ
ス論理装置２０に接続されている。

論理装置２０は、ＭＰＤＣｌＯとメガバス１３間でメモ
リーアドレス、チヤンネル宛先番号および機能コードが
転送されるアドレス・トランシーバからなる。論理装置
２０は、更にＭＰＤＣ内のアドレスケーブル２１に情報
を配分するための制御論理装置からなる。論理装置２０
は、一方向性の制御ケーブル２３によりレンジ兼オフセ
ツト・レンジ論理装置２２に接続され、両方向性の制御
ケーブル２５により演算論理装置２４に接続されている
。

論理装置２２は、読出し又は書込み操作の間、転送され
るバイトの数をロードされる１６ビツトのレンジ・カウ
ンタを含んでいる。この論理装置は、更に読出しデータ
転送の間、無視される先行データ・バイトの数を表示す
るカウントでロードされる１６ビツトのオフセツト・レ
ンジ・カウンタを含んでいる。演算論理装置（ＡＬＵ）
２４は、ＭＰＤＣ内の全てのデータ操作の焦点である。
このようなデータ操作は、ＭＰＤＣｌＯとメガバス１３
間、又はＭＰＤＣと装置アダプタ１４間に生じ得る。Ａ
ＬＵは入力データについて論理演算と算術演算の両方を
行い、Ａオペランド・マルチプレクサ（ＡＭＵＸ）、Ｂ
オペランド・マルチプレタサ（ＢＭＵＸ）、８ビツトの
演算装置（ＡＵ）、および以下に更に説明する８ビツト
のアキユムレータ（ＡＣＵ）からなる。フアームウエア
制御下で、ＡＭＵＸは８つのデータ・フイールドの１つ
を選択し、ＢＭＵＸは４つのデータ・フイールドの１つ
を選択する。ＡＵはマルチプレクサにより選択されたデ
ータについて８ビツトの算術演算と論理演算を行い、そ
の結果を一時的に記憶するためアキユムレータに与える
。ＡＬＵは制御ケーブル２６により論理装置２２からレ
ンジ制御信号とオフセツト・レンジ制御信号を受取り、
又制御ケーブル２８によりマイクロプログラム制御記憶
論理装置２７からフアームウエア制御信号を受取る。

更に、ＡＬＵ２４は、両方向性の制御ケーブル３０によ
りアダプタ論理装置２９と通信し、両方向性の制御ケー
ブル３２によりスクラツチパツド・メモリー装置３１と
通信する。更に、ＡＬＵ２４は、両方向性の制御ケーブ
ル３３により装置アダプタ１４と通信し、一方向性の制
御ケーブル３５によりバス論理装置３４に対し制御情報
を与える。ＡＬＵは又両方向性のデータ・ケーブル３７
によりデータ論理装置３６からデータを受取りまた転送
する。アダプタ論理装置２９は、両方向性通信ケーブル
３８により装置アダプタ１４に接続されている。

論理装置２９は、アダプタ１４とＭＰＤＣｌＯ間のデー
タおよび状況情報の転送を制御するためＭＰＤＣに通信
経路を与える。スクラツチパツド・メモリー装置３１は
、指標レジスタと、アドレス・レジスタと、アドレスセ
レクタと、スクラツチパツド・メモリーと、スクラツチ
パツド・メモリーの作用を制御する論理作用素子からな
る論理装置を有する。

スクラツチパツド・メモリーは、各々が２つの象限を含
む指標付け及び非指標付けセクシヨンに分割される１，
０２４ＫビツトＸ８ビツト読出し／書込みメモリーであ
る。メモリーの指標付けされないセクシヨンは、２５６
の作業記憶場所と２５６の予約記憶場所からなる。メモ
リーの指標付けされたセクシヨンは、装置と関連させら
れた情報の記憶のための２５６の場所と２５６の予約場
所からなる。装置と関連させられた情報のための２５６
の記憶場所は、更に各々が１チヤンネル当り６４の記憶
場所からなる４つのセクシヨンに再分割されている。ス
クラツチパツド・メモリー装置３１のアドレス・レジス
タは１０ビツトのレジスタで、このレジスタにおいては
上位ビツトが指標付けされたモードと指標付けされない
モードのいずれかを選択する。

第２の上位ビツトは２５６の記憶場所の象限を選択し、
次の２ビツトは同象限内の６４の記憶場所を選択する。
６つの下位ビツトはスクラツチパツド・アドレスを選択
する。

データは、フアームウエアのメモリー書込み指令の実行
中ＡＬＵ２４のＡＭＵＸからスクラツチパツド・メモリ
ー装置の選択されたアドレスに書込まれる。このスクラ
ツチパツド・メモリーからのデータは、ＭＰＤＣ内に配
分するためＡＭＵＸおよびＢＭＵＸに送られる。マイク
ロプログラム制御記憶論理装置２７は、当技術において
公知の形式の典形的なもので、戻りレジスタ装置と、セ
レクタと、マイクロプログラム・アドレス・カウンタと
、読出し専用記憶（ＲＯＳ）メモリーと、マイクロプロ
グラム命令レジスタ（ＭＰＩＲ）と、デコーダと、以下
に更に説明するフアームウエア配分装置とを含んでいる
。

ＲＯＳは、常駐制御フアーウウエアと診断マイクロプロ
グラムのための恒久的記憶を提供し、実行のための各種
のマイクロ命令シーケンスを選択するようアドレス指定
できる。ＲＯＳは、１６個の１，０２４×４ビツトのプ
ログラム可能な読出し専用メモリー（ＰＲＯＭ）チツプ
の出力側から得られる１６ビツト巾の出力を与える。Ｒ
ＯＳ出力は、マイクロ命令の実行中の１クロツク・サイ
クルの間ＲＯＳの出力を記憶するため使用される１６ビ
ツト巾のレジスタであるＭＰＩＲに与えられる。バス論
理装置３４は、ケーブル３５によりＡＬＵ２４から、又
ケーブル２８および制御ケーブル３９によりマイクロプ
ログラム制御記憶論理装置２７から制御信号を受取る。

論理装置３４は、両方向性の制御ケーブル４０によりメ
ガバス１３に接続されている。バス論理装置３４は、メ
ガバスのサイクル要求に応答しかつこの要求を生成する
事により非同期の初期接続手順操作を行う。更にメガバ
ス・サイクルの同時の要求および許与は、中間の優先順
位のＭＰＤＣおよび更に上位の優先順位の主メモリーに
関する優先順位に基いて行われる。データ論理装置３６
は、エラー・チエツカ、５個の１６ワード×４バイトの
先入れ先出し（ＦＩＦＯ）データ・バツフア、およびＭ
ＰＤＣｌＯとメガバス１３間のデータ転送即ち両方向性
のデータ・ケーブル４１を収容する読出しセレクタを含
む。

メガバス１３からＭＰＤＣｌＯに入るどの情報もデータ
・トランシーバを介してゲートされてパリテイを検査さ
れる。前記論理装置は、システムのある装置からのバス
・サイクル要求に応答してＭＰＤＣチャンネル番号をメ
ガバス１３に送るために使用される。５つのＦＩＦＯの
内４つはデータを受取り、５番目のＦＩＦＯはデータＦ
ＩＦＯが一杯の時ＭＰＤＣにサイクル要求をさせないた
めに使用される。

ＦＩＦＯチツプは、合計１６ワードの容量を与えるため
１４ワードをスタツクし、さらに入出力レジスタにおい
て１ワードづつを保有する能力を有する。ＭＰＤＣｌＯ
の作用を制御するためのクロツク信号は、８ＭＨｚの水
晶発振器からなるシステムのクロツク装置４２により与
えられる。

このシステムのクロツク信号は、ＭＰＤＣ内に配分され
る４ＭＨｚの矩形波を与えるクロツク論理装置４３に与
えられる。クロツク論理装置４３は又、同論理装置を使
用可能の状態にさせるかあるいはこれをりセツトするた
め制御回線４４によりマイクロプログラム制御記憶装置
２７から制御信号を受取る。ＭＰＤＣｌＯにより行われ
る作用には、直接メモリー・アクセス（ＤＭＡ）読出し
、ＤＭＡ書込み、Ｉ／０出力指令、Ｉ／０入力指令、お
よび割込み操作が含まれる。

これ等の操作の各々は、２つのバス・サイクルを必要と
する、ＤＭＡ読出し、およびＩ／Ｏ入力指令を除いて１
つのバスサイクルを必要とする。第３ａ図および第３ｂ
図において、ＭＰＤＣとのメガバス通信に使用される機
械命令用の特定のパラメータ・フオーマツトを示す。

データ転送が生じる時、第１図のＣＰＵｌｌは、宛先チ
ヤンネル番号、６ビツトの機能コード、および第３ａ図
のＩ／Ｏ出力指令フオーマツトで示される如きデータ・
ワードを含むＩ／Ｏ出力指令と呼ばれる機械命令を生じ
る。宛先チヤンネル番号は要求が向けられるシステムの
装置を識別し、機能コードはデータ転送が指向されるス
クラツチパツド・メモリー装置におけるアドレスを与え
る。機能コードは、更にＣＰＵ指令を入力指令又は出力
指令等に識別する。データ・ワードは、実行されるタス
ク、レンジおよびオフセツト・レンジ・カウント、主メ
モリー・アドレス、又はデータ転送中デイスク装置の制
御に使用される構成ワードを含み得る。第３ａ図に示す
如く、宛先チヤンネル番号および機能コードは、アドレ
ス論理装置２０によりメガバス１３とＭＰＤＣｌＯ間で
転送される０ソース・チヤンネル番号、主メモリー・ア
ドレス、レンジおよびオフセツトレンジ、および予約区
域に記憶される情報は、データ論理装置３６によりメガ
バスとＭＰＤＣ間で転送される。もしデータが第１図の
主メモリー１２に書込まれるべきなら、ＣＰＵｌｌはＤ
ＭＡメモリー書込み操作を発する。これに応答して、開
始メモリー・アドレス６０ａはアドレス・ケーブル２１
を介してメガバス１３に与えられ、メモリーに書込まれ
るべきデータ６０ｂはケーブル４１を介してメガバスに
与えられる。第３ａ図に示す如く、メモリー・アドレス
・レジスタは２４ビツトのレジスタであり、データ・レ
ジスタは１６ビツトのレジスタである。もしデータを主
メモリー１２から読出すべき場合は、ＣＰＵｌｌはＤＭ
Ａメモリー読出し要求と呼ばれる機械命令を発する。

この命令には、２４ビツトのメモリー・アドレス６１ａ
と、１０ビツトのソース・チヤンネル番号６１ｂと、６
ビツトの予約区域６１ｃが含まれる。メモリー・アドレ
ス６１ａは、アドレス論理装置２０に至るケーブル２１
を介してメガバス１３から受取られる。チヤンネル番号
６１ｂと予約区域６１ｃは、データ・ケーブル４１によ
りデータ論理装置３６により受取られる。ＤＭＡ読出し
要求命令に応答して、ＭＰＤＣは、１０ビツトの宛先チ
ヤンネル番号６２ａと、６ビツトの予約区域６２ｂと、
転送されるべきデータ６２ｃの１６ビツトからなるＤＭ
Ａメモリー読出し応答命令を発する。宛先チヤンネル番
号と予約区域はアドレス・ケーブル２１によりメガバス
に転送され、データの１６ビツトはデータ・ケーブル４
１によりメガバスに転送される。予約区域６２ｂの内容
は予約区域６１ｃの内容と同じである事が判るであろう
。このように、ＣＰＵにより予約区域６１ｃに記憶され
る情報は、予約区域６２ｂによりメガバスに戻される。
ＣＰＵｌｌは主メモリーからデータを転送し、ＭＰＤＣ
ｌＯがこのデータに対してなすべきタスクを表示できる
。

例えば、ＣＰＵは、ＭＰＤＣを識別するための１０ビツ
トの宛先チヤンネル番号６３ａと、スクラツチパツド・
メモリー・アドレスを識別するための６ビツトの機能コ
ード６３ｂと、表示されたスクラツチパツドの記憶場所
に記憶されるべき１６ビツトのデータ６３ｃを有する１
／Ｏ出力指令命令を発する。前に説明したように、宛先
チヤンネル番号および機能コードはアドレス・ケーブル
２１によりアドレス論理装置２０により受取られ、デー
タはデータ論理装置３６に記憶される。このデータは、
フアームウエアの制御下で論理装置３６からＡＬＵ２４
に転送され、その後スクラツチパツド・メモリー装置３
１に記憶される。ＣＰＵｌｌは、スクラツチパツドにし
て、レンジ、オフセツト・レンジ、主メモリー・アドレ
ス、実行されるべきタスク、およびデータ転送中デイス
ク装置の作用を制御するための構成ワードを記憶するた
め別のＩ／０出力指令を発する。フアームウエアは、更
に機能コードの下位ビツトから、タスクが入力又は出力
操作を含むかどうかを決定する事ができる。タスクは、
前述のＭＰＤＣの操作のいずれをも含み得る。もしＣＰ
ＵｌｌがＭＰＤＣｌＯからの情報を要求する場合には、
Ｉ／Ｏ入力指令命令が発せられる。

この命令は、１０ビツトの宛先チヤンネル番号６４ａと
、６ビツトの機能コード６４ｂと、要求のソースを識別
する１０ビツトのソース・チヤンネル番号６４ｃと、６
ビツトの予約区域６４ｄからなつている。ＣＰＵの要求
に応答して、ＭＰＤＣは、１０ビツトの宛先チヤンネル
番号６５ａと、予約区域６４ｄに生じるデータを記憶し
た６ビツトの予約区域６５ｂと、１６ビツトのデータ６
５ｃを含むＩ／０入力応答命令を発する。データがスク
ラツチパツド・メモリー装置３１に書込まれる時、２つ
のサイクル作用が生じる。ＣＰＵｌｌは、２つの命令か
らなるＩ／Ｏロード出力指令を発する。第１の命令は、
主メモリー・アドレスの土位の８ビツトを表示する８ビ
ツト・モジユール番号６６ａと、１０ビツトの宛先チヤ
ンネル番号６６ｂと、６ビツトの機能コード６６ｃと、
２４ビツトの主メモリー・アドレスの下位ビツトを表示
する１６のアドレス・ビツト６６ｄを含んでいる。モジ
ユール番号、宛先チヤンネル番号、および機能コードは
、フアームウエアの制御下でアドレス論理装置２０とＡ
ＬＵ２４を介してスクラツチパツド・メモリー装置３１
に転送される。その後このフアームウエアはスクラツチ
パツド・メモリーにおける機能コードをアクセスして、
主メモリーのアドレス・データが書込まれるスクラツチ
パツド・メモリーアドレスを識別する。このアドレスを
スクラツチパツド・メモリーにロードすると同時に、フ
アームウエアは、メガバス１３に対して作動可能信号を
発するようにバス論理装置３４に指令する。これに応答
してＣＰＵは、ＭＰＤＣを表示する１０ビツトの宛先チ
ヤンネル番号６７ａと、６ビツトの機能コード６７ｂと
、レンジ・カウントが正か負のいずれであるかを示す上
位ビツト６７ａと、転送されるべきデータ・バイトの番
号を示す１５のレンジ・ビツト６７ｄを含む第２の命令
を発する。これと同時に、フアームウエアは機能コード
をアクセスしてレンジおよびＳビツトが記憶されるべき
スクラツチパツド・メモリーの記憶場所を決定する。割
込み操作においては、ＭＰＤＣは、１０ビツトの宛先チ
ヤンネル番号６３ａと、６ビツトの論理零区域６８ｂと
、１０ビツトのソース・チヤンネル番号６８ｃと、６ビ
ツトのソース優先順位レベル番号６８ｄを有する割込み
命令を発する。

ＭＰＤＣが１つの作用を完了すると、この割込み命令が
ＣＰＵｌｌに発される。もしＭＰＤＣの優先レベル番号
が現在ＣＰＵにより実施されつ＼あるタスクの優先順位
より上位であるならば、ＭＰＤＣ割込みが即時サービス
される。さもなければ、ＣＰＵが受信される迄ＭＰＤＣ
は待機状態に入る。データ転送中デイスク装置の作用を
制御するのに使用される２つの構成ワードのフオーマツ
トを第３ｂ図に示す。

構成ワードＡおよびＢは、特定の操作が開始されるデイ
スク・セクタのＩＤフイールドのイメージを含む。特に
、構成ワードＢは、ユーザ用に予約された７ビツトの区
域（ＲＦＵ）６９ａと、１ビツトのトラツク番号６９ｂ
と、８ビツトのセクター番号６９ｃを含んでいる。セク
ター番号フイールドは、読出し又は書込み操作中に各デ
ータ・フイールドが成功裡に転送された後１つ増分され
る。構成ワードＡは、４ビツトのＲＦＵフイールド７０
ａと、１ビツトのプラタ一選択フイールド７０ｂと、２
ビツトのＲＦＵフイールド７０ｃと、９ビツトのシリン
ダ番号フイールド７０ｄを含んでいる。

シリンダ番号フイールドとプラタ一選択フイールドは、
デイスク・シーク操作のためのシーク引数として使用さ
れる。本発明の作用については、読出し又は書込み操作
の文脈において説明するのが最も良く判る。

もしメモリー装置３１においてタスク・ワードを評価す
るフアームウエアが記録をデイスクに書込むための指令
を検出するならば、フアームウエアはＡＬＵ２４により
メモリー装置の構成ワードＡおよびＢをアクセスする。
その後、フアームウエアは装置アダプタ１４にワードを
記憶し、このアダプタはこのワードをデイスクから読出
されたトラツク情報と比較する。論理装置２９がＤマツ
チングのため探査中の期間において、フアームウエアは
バスの論理装置３４に指令して主メモリー装置１２から
データを要求する。これに応答して、主メモリーはデー
タの３２バイトをデータ論理装置３６のＦＩＦＯに転送
する。データがデータ論理装置にロードされつ＼ある時
、論理装置２２におけるレンジ・カウントは減分され、
アドレス論理装置は増分される。Ｄマツチングが生じる
と、アダプタ１４はデイスク・システムの表示された記
録について書込みギヤツプ操作を開始する。

これと同時にデータ論理装置３６におけるデータの３２
バイトの内の１６バイトがＡＬＵ２４によりデータ論理
装置３６から装置アダプタ１４に移動される。データが
アダプタ１４に転送されつ＼ある時、フアームウエアは
バス論理装置３４に指令してメモリー装置１２からの別
のデータを要求する。前記のプロセスは、論理装置２２
のレンジ・フイールドが尽きる迄継続する。もしデータ
がデイスク装置から読出されて主メモリー１２に書込ま
れるならば、ＣＰＵｌｌは最初に構成ワードＡおよびＢ
１レンジ、オフセツトレンジ、開始主メモリー・アドレ
ス、およびスクラツチパツド・メモリー内に実施される
べきタスクを記憶するための機械命令を発する。

アダプタ論理装置２９からのフアームウエアが開始した
制御信号に応答して、装置アダプタ１４はデイスク装置
を探査して転送されるべきデータ記録を見出す。デイス
ク・トラツクが前述の如く識別された時、データはハー
ドウエア制御下でケーブル３３とＡＬＵ２４によりデー
タ論理装置３６に転送される。ハードウエアは論理装置
２２のオフセツト・レンジ・カウントをアクセスして無
視される先行データ・バイトの数を検出する。その後輪
理装置３６は、連続するデータから２バイト・ワードを
形成し、ハードウエア制御下で２バイトが受取られる毎
に１ワードをメガバス１３に転送する。データ転送は、
アドレス論理装置２０のレンジ・レジスタがデータ転送
の完了を表示する迄、デイスク・アダプタ１４からデー
タ論理装置３６に対して続行する。第４図および第５図 第４図および第５図は第２図のシステムを更に詳細な機
能プロツク図で示する。

２４ビツトのアドレス・シフト・レジスタ７０は２４ビ
ツトのデータ・ケーブル７１によりメガバス１３に接続
されている。

シフト・レジスタの出力は８対１マルチプレクサ７２（
ＡＭＵＸ）のＡ２入力側に与えられる。シフト・レジス
タの出力のビツト１５および１６は、データ・ケーブル
７３により指標レジスタ７４の２ビツトのＡ１入力側に
与えられる。シフト・レジスタ７０のクロツク（ＣＫ）
入力は、以下に更に説明するフアームウエア出力ターミ
ナルに至る制御回線７０ａに接続される。ＡＭＵＸ７２
に対するＡ１入力はアキユムレータ７５の８ビツト出力
側に接続され、ＡＭＵＸ７２に対するＡ３入力はデータ
・ケーブル７６により以下に説明するレンジおよびオフ
セツト・レンジ制御装置７７の出力側に接続される。

ＡＭＵＸ７２に対するＡ４入力はデータ・ケーブル７８
により８ビツトのスクラツチパツド・アドレス・カウン
タ７９の出力側に接続される。ＡＭＵＸ７２に対するＡ
５入力は指標レジスタ７４の２ビツト出力Ｄ１から延在
するデータ・ケーブル８０に接続され、ＡＭＵＸ７２に
対するＡ６入力は１Ｋ×８ビツト・スクラツチパツド・
メモリー８１の８ビツトの出力側に接続される。ＡＭＵ
Ｘ７２に対するＡ７入力は１６ビツト・デ゛一タ・レジ
スタ８２の出力に対して接続される。ＡＭＵＸ７２に対
する選択（ＳＥＬ）入力は制御回線７２ａによりフアー
ムウエア出力ターミナルに接続される。ＡＭＵＸ７２の
８ビツト出力は０Ｒ論理装置８３のＡ１入力側に接続さ
れる。４対１マルチプレクサ８４（ＢＭＵＸ）は、演算
装置８５のＡ２入力側に接続された８ビツトの出力を有
する。

ＢＭＵＸ８４に対するＡ１入力は制御ケーブル８６上の
フアームウエアにより与えられる。ＢＭＵＸ８４に対す
るＡ２入力はデータ・ケーブル８７によりスクラツチパ
ツド・メモリー装置８１の出力側に接続される。ＢＭＵ
Ｘ８４に対するＡ３入力は制御ケーブル８８により与え
られ、マルチプレクサに対するＡ４入力はデータ・ケー
ブル８９によりアキユムレータ７５の出力側に接続され
る。マルチプレクサに対する選択（ＳＥＬ）入力は制御
回線８４ａ上のフアームウエアにより与えられる。演算
装置８５に対するＡ１入力はデータ・ケーブル９０によ
り論理装置８３の８ビツトのＤ１出力側に接続され、演
算装置に対するモード入力は演算制御装置９１の出力に
接続される。

演算装置の８ビツトの出力はアキユムレータ７５の入力
側に与えられ、データ・ケーブル９２，９３によりカウ
ンタ７９のデータ入力側に与えられる。更に演算装置の
出力はデータ・ケーブル９２と９４により装置アダプタ
１４のＡ２入力側に与えられ、又データ・ケーブル９５
によりデータ・ケーブル９６に送られる。演算装置の出
力は又データ・ケーブル９５，９７により第２の半読出
し（ＳＨＲＤ）レジスタ９８に与えられ、データ・ケー
ブル９５，９９により１６ビツトのバス・データ・レジ
スタ１００の８ビツトのデータ入力側に与えられる。更
に演算装置出力はテスト論理装置１０２のデータ入力迄
延長するデータ・ケーブル９５，１０１に送られる。ア
キユムレータ７５の出力は更にデータ・ケーブル１０３
と指標レジスタ７４の２ビツトのＡ２入力側に与えられ
る。

アキユムレータに対するロード（ＬＤ）入力は制御回線
７５ａによりフアームウエア出力ターミナルに接続され
る。演算制御装置９１のＡ１入力は制御回線１０６によ
りフアームウエア制御システムの出力ターミナルに接続
され、制御装置９１に対するＡ２入力は制御回線１０７
によりハードウエア制御装置１０８のＤ１出力に接続さ
れる。

制御装置１０８のＡ１入力はフアームウエア制御システ
ムの出力に至る制御回線１０９に接続され、制御装置１
０８に対するＡ２入力は制御回線１０８ａに接続される
。

制御装置１０８のＡ３割込み入力は装置アダプタ１４に
より制御回線１１０に与えられる。制御装置に対するＡ
４入力はシステムのハードウエア制御から延長する制御
回線１０８ｂに接続される。制御装置１０８のＤ２出力
は、制御回線１１１によりアダプタ論理装置２９のＡ１
入力側に接続され、制御装置１０８のＤ３出力はデータ
制御装置１１３のＡ１入力に至る制御回線１１２に接続
される。制御装置１０８のＤ４出力は制御回線７０ｂに
よりシフト・レジスタ７０のロード（ＬＤ）入力側に接
続され、Ｄ５出力はテスト論理装置１０２のＡ１入力側
に接続される。制御装置のＤ６出力はシステムのハード
ウエア制御部に至る制御回線１０８ｃに接続される。制
御回線７９ａ上のフアームウエア生成によるクロツク信
号はアドレス・カウンタ７９のクロツク（ＣＫ）入力側
に与えられ、制御回線１１４上のフアームウエア制御信
号はカウンタのＬＤ入力側に与えられる。

更に、カウンタに対する上下方向（Ｕｐ／ＤＯｗｎ）選
択入力側は制御回線７９ｂによリブアームウェア制御信
号を受取る。カウンタの２つの出力ビツトはセレクタ１
１５のＡ１入力側に与えられる。カウンタ出力の下位の
６ビツトはスクラツチパツド・メモリー装置８１のＡ２
入力側に与えられる。セレクタ１１５のＡ２入力は指標
レジスタ７４のＤ２出力側に接続され、同レジスタのＬ
Ｄ入力は制御回線７４ａに対してフアームウエアにより
与えられる。

セレクタ１１５の３ビツト出力は、スクラツチパツド・
メモリー装置８１のアドレス（ＡＤＤＲ）入力に対して
与えられ、セレクタのＳＥＬ入力側は制御回線１１６に
よりフアームウエア制御信号を受取る。メモリー装置８
１のＡ１入力はデータ・ケーブル１１７により論理装置
８３の８ビツトのＤ２出力側に接続される。

論理装置８３に対するＡ２入力はデータＦＩＦＯ装置１
１８のＤ１出力側に接続され、論理装置８３に対するＡ
３入力は前記装置１１８のＤ２出力側に接続される。論
理装置８３に対するＡ４入力はデータ・ケーブル１１９
により装置アダプタ１１４により与えられる。データ・
レジスタ８２に対するデータ入力はメガバス１３に電気
的に接続された１６ビツトのデータ・ケーブル１２０に
接続され、データ・レジスタの出力は更にデータＦＩＦ
Ｏ装置１１８の入力側に接続される。レジスタに対する
ＬＤ入力は制御回線８２ａ上のハードウエア制御部によ
り与えられる。更にレジスタの出力はデータ・ケーブル
１３９と１４０に対して与えられる。データ・レジスタ
１００に対するＬＤ入力は、制御回線１２１上のデータ
制御装置１１３により与えられる。

レジスタ１００の出力は、２対１デ゛ータ・マルチプレ
クサ１２２のＡ２入力側に与えられる。マルチプレクサ
に対する１６ビツトのＡ１入力はＳＨＲＤレジスタ９８
により与えられ、同レジスタのＬＤ入力は制御回線９８
ａ上のデータ制御装置１１３により与えられる。マルチ
プレクサの出力は、１６ビツトのデータ・ケーブル１２
３によりメガバス１３に与えられる。テスト論理装置１
０２については、状況信号が制御回線１２４上のフアー
ムウエア制御システムにより論理装置のＡ２入力側に与
えられる。

更に、バス論理装置１２８は制御回線１０２ａにより状
況信号を論理装置１０２のＡ３入力側に与え、制御装置
７７は制御回線１０２ｂにより論理装置のＡ４入力側に
レンジ信号の終端を与える。論理装置１０２のＡ５入力
は、装置アダプタ１４のＤ１出力側からの割込み信号を
送る制御回線１２５に接続される。テスト論理装置は、
以下に述べるフアームウエア制御システムに延在する制
御回線１２６に対して制御信号を提供する。アダプタ論
理装置２９は又、そのＡ２入力側に接続された制御回線
１２７上のフアームウエア信号を受取る。

論理装置の出力は、装置アダプタ１４のＡ１入力に与え
られる。論理装置の出力側から延在する制御回線２９ａ
はデータ制御装置１１３のＡ５入力側およびデータＦＩ
ＦＯ装置１１８の並列の転送（ＴＯＰ）入力側迄延在す
る制御回線１１８ｂに接続される。第５図に示す如く、
メガバス１３は両方向性のデータ・ケーブル１２９によ
りバス論理装置１２８に接続される。

論理装置１２８に対するＡ２入力はアキユムレータ７５
の出力を伝えるデ゛一タ・ケーブル１０３に接続され、
論理装置に対するＡ３入力はフアームウエア制御システ
ムの出力側に延長する制御回線１３０に接続される。論
理装置１２８に対するＡ４入力は制御装置７７のＤ１出
力側に接続され、論理装置に対するＡ５入力は第１の先
人れ先出し（ＦＩＦＯ）装置１３１のＤ１出力側に接続
される。論理装置に対するＡ６入力は制御回線１２８ａ
上のシステム・ハードウエアにより与えられる。論理装
置１２８のＤ１出力はデ゛一タ・ケーブル８８に接続さ
れ、Ｄ２出力はデ゛ータ・マルチプレクサ１２２の選択
（ＳＥＬ）入力側に至る制御回線１３２に接続される。
論理装置のＤ３出力はデータ制御装置１１３のＡ２入力
側に接続され、Ｄ４出力はＦＩＦＯ装置１３１のＡ１入
力側に接続されている。論理装置１２８のＤ５出力は複
式の２対１アドレス・マルチプレクサ１３３のＳＥＬ入
力側に接続され、論理装置のＤ６出力は制御回線１０２
ａに接続される。ＦＩＦＯ装置１３１に対するＡ２入力
は制御装置１１３のＤ１出力側に接続され、ＦＩＦＯ装
置のＤ２出力は制御装置１１３のＡ３入力側に接続され
る。制御装置１１３に対するＡ４入力は制御回線１３４
によりフアームウエア制御システムの出力側に接続され
、制御装置のＡ５人力は回線２９ａに接続される。制御
装置のＤ２出力は制御回線１２１に接続され、Ｄ３出力
は制御回線１３５によりデータＦＩＦＯ装置１１８の制
御（ＣＴＲ）人力側に与えられる。データ制御装置１１
３のＤ４出力は制御装置７７のＡ１入力側に与えられ、
Ｄ５出力はレジスタ装置９８のＬＤ入力側に至る制御回
線９８ａに与えられる。制御装置７７に対するＡ２入力
はバス・アドレスレジスタ装置１３６のＤ１出力側に接
続され、制御装置に対するＡ３入力は制御回線１３７に
よりフアームウエア制御システムの出力側に接続される
。

制御装置７７のＤ２出力はＡＭＵＸ７２の入力側に至る
データ・ケーブル７６に与えられる。制御装置７７のＤ
３出力は、装置アダプタ１４のＡ３入力側に至る制御回
線７７ａと、前述の如くテスト論理装置１０２のＡ４入
力側に至る制御回線１０２ｂに与えられる。バス・アド
レス・レジスタ装置１３６は、バイト又は１ワードが２
バイトからなるワードのいずれかをカウントするよう制
御できる２４ビツトのアツプ・カウンタからなる。

装置１３６の８ビツトのＤ１出力は又アドレス・マルチ
プレクサ１３３のＢ１入力に与えられ、装置１３６の８
ビツトのＤ２出力はマルチプレクサ１３３のＢ２入力に
与えられる。装置１３６の８ビツトのＤ３出力はデ゛ー
タ・ケーブル１３８によりメガバス１３に与えられる。
レジスタ装置１３６に対するＬＤ入力は制御回線１３６
ａ上のフアームウエアにより与えられる。アドレス・マ
ルチプレクサ１３３に対する８ビツトのＡ１およびＡ２
入力はデータ・ケーブル１３９および１４０を経てデー
タ・レジスタ８２により与えられる。作用においては、
ＭＰＤＣｌＯはデイスク・アダプタ１４とインターフエ
ースし、同アダプタは更に第１図に示される如く複数個
のデイスク装置にサービスが可能である。

もしメガバス１３から余計なバス要求が受取られると、
バス論理装置１２８はテスト論理装置１０２に至る回線
１０２ａ上に信号を生じる。

更に、装置アダプタ１４の要求は制御回線１２７上の割
込み信号により表示される。これにより論理装置は、装
置アダプタの要求が、メガバス１３の要求がサービスさ
れるべきかを通知される。これと同時に、テスト論理装
置１０２は、制御回線１２５上の信号によりフアームウ
エアに対して実行されるべきマイクロ命令シーケンスを
表示する〇要求が既にタスクの実行に関連させられるデ
イスク装置に指向される場合、バス論理装置１２８はシ
ステムのハードウエア制御下でメガバス１３に対して否
受理（ＮＡＫ）状況信号を生じる。もし現在タスクの実
行に関連しないデイスク装置がメガバス１３によりアド
レス指定されるがＭＰＤＣがその時点で第２のデイスク
装置と関連する前のタスクの実行に関与していれば、論
理装置１２８はメガバス１３に対して待機状況信号を発
する。アドレス指定されるデイスク装置が使用中でなく
、ＭＰＤＣが前のタスクの実行中の装置のサービスに関
与しなければ、受理（ＡＣＫ）状況信号がメガバス１３
に対して発される。ＭＰＤＣの作用中データ転送用のデ
ータ経路は第４図と第５図のシステムと組合されて作用
するフアームウエアにより用意される事が理解されよう
。

然し、データ転送はシステムのハードウエア／フアーム
ウエア制御下で生じる。このようなハードウエアの詳細
な説明は米国特許第３９９３９８１号、および下記のハ
ネウアル社の照合マニユアル、即ちＭＰＤＣ照合マニユ
アル、ＤＯｃ．７ｌ６７ｌＯｌＯ２４ｌ−１００１注文
洗ＦＭ５５、Ｒｅｖ．Ｏ；ＭＰＤＣカートリツジ・デイ
スク・アダプタ照合マニユアルＤＯｃ．洗７１０１０２
３９１００、注文洗ＦＭ５７、Ｒｅ．Ｏ；ＭＰＤＣデイ
スク・アダプタ照合マニユアルＤＯＣ．／Ｖ）．７１０
１０４４１−１００１注文洗ＦＫ９ＯｌＲｅｖ．Ｏにお
いて見出されよう。読出し又は書込み操作においては、
第１図のＣＰＵｌｌは最初アドレス・シフト・レジスタ
７０に対してチヤンネル宛先番号および機能コードを与
える。

シフト・レジスタは、システムのハードウエア制御下で
１６進のロータリ・スイツチにおいてセツトされた宛先
番号に比較され、もしマツチングが示されると、バス論
理装置１２８はバス１３に対する整合状態確認を応答す
る。この応答は前述の如く待機、否受理（ＮＡＫ）又は
受理（ＡＣＫ）のいずれかである。もしＡＣＫ応答が論
理装置１２８によりメガバス１３に対して発されると、
論理装置は更に使用中の信号をメガバス１３に与えて以
降のバス要求を待機状態におく。その後システムのハー
ドウエアはメガバス１３とＭＰＤＣｌＯ間のデータ転送
を制御する。読出し又は書込み操作の間デイスク装置の
作用の制御のための手段を提供するため、ＣＰＵｌｌは
又、ハードウエア制御下でデータ・レジスタ８２とアド
レス・シフト・レジスタ７０にロードされる構成ワード
Ａをメガバス１３に与える。

ロード操作の完了と同時に、システムのハードウエアは
メガバス１３に対してＡＣＫ信号を発し、これに使用中
の信号が続く。フアームウエアは使用中信号を検出し、
スクラツチパツド・メモリー８１に記憶するため演算装
置８５を介してアドレス・シフト・レジスタ７０とデー
タ・レジスタ８２におけるデータの転送を制御する。フ
アームウエアがメモリーの記憶作用を完了した時システ
ムのハードウエアに信号し、このハードウエアがアドレ
スおよびデータ・レジスタへの構成ワードＢのローテイ
ングを制御する。次いで構成ワードＢはフアームウエア
制御下でスクラツチパツド・メモリーにロードされ、本
プロセスは主メモリー・アドレス、レンジ・カウント、
タスクおよび状況要求をこの順序で受取るべく反復され
る。タスクがデータ・レジスタ８２にロードされてスク
ラツチパツド・メモリー８１に記憶される時、このタス
クはフアームウエア制御下で実行される。同タスクの完
了と同時に、機能コードが調べられ、引き受け得る状況
要求の存在を検出する。メモリーの記憶動作においては
、フアームウエアは機能コードを検出してデータレジス
タ８２からの情報が記憶されるスクラツチパツドアドレ
スを決定する。

更に、フアームウエアは機能コードを調べる事によりデ
ータのフオーマツト間の識別が可能である。機能コード
１６進０７はタスクがスクラツチパツド・メモリーにロ
ードされた事を示し、機能コード１６進１１は構成ワー
ドＡを、機能コード１６進１３は構成ワードＢを識別す
る。更に、機能コード１６進０Ｄはレンジ・カウント（
転送されるデータバイト）を識別する。構成ワードＡ（
５Ｂ１タスク、およびレンジは第３ａ図の／Ｏ出力指◆
ワードのデータ・フイールドにより示される如きフオー
マツトを有する事が判ろう。然し、主メモリー・アドレ
ス入力は、第３ａ図の１／０ＬＤ出力指令ワードにより
示されるモジユール番号およびアドレス・フイールドか
らなる。データがデイスク装置から読出されて主メモリ
ー装置１２に記憶される読出し操作の間、システム・ハ
ードウエアは、主メモリー・アドレスの上位ビツトと機
能コードとメガバス１３からのチヤンネル宛先番号をア
ドレス・シフト・レジスタ７０にロードし、主メモリー
・アドレスの下位ビツト、レンジ又はタスクをデータ・
レジスタ８２にロードする。５フアームウエア制御下で
は、アドレス・シフト・レジスタ７０における情報はＡ
ＭＵＸ７２および０Ｒ論理装置８３を介して演算装置８
５のＡ１入力側にクロツクされる。

更に、回線１０６上のフアームウエア指令に応答して、
演算制御装置９１は演算装置８５にあるモードを生じて
Ａ１入力を選択する。これと同時に、演算装置に対する
Ａ１入力はスクラツチパツド・アドレス・カウンタ７９
の入力側に与えられ、制御回線１１４に与えられるフア
ームウエア指令下でアドレス・カウンタにロードされる
。データ・ケーブル７３上のアドレス・シフト・レジス
タ出力の２ビツトは指標レジスタ７４のＡ１入力側に与
えられ、情報が読出されるべきデイスク装置を表示する
。

制御回線７４ａによるフアームウエア制御下で、２つの
識別ビツトが指標レジスタにロードされる。指標レジス
タの出力は、アドレス・カウンタ７９の２つの上位ビツ
トの如くセレクタ１１５に与えられる。フアームウエア
は更に制御回線７９ａ上にアツプ／ダウン信号を、又制
御回路７９ｂ上にクロツク信号を生ずることによつて、
アドレスカウンタ７９を初期設定する。

カウンタは、フアームウエア生成のクロツク信号により
表示された速度で増分又は減分方向にカウントするよう
指令される。指標レジスタおよびアドレス・カウンタか
らの入力に応答して、セレクタ１１５はスクラツチパツ
ド・メモリー装置８１をアドレス指定する。このように
データ・レジスタ８２に存在するデータはフアームウエ
ア制御下でＡＭＵＸ７２、０Ｒ論理装置８３、およびデ
ータ・ケーブル１１７を経るデータ経路によりセレタタ
１１５が表示するスクラツチパツド・メモリー・アドレ
スに転送される。構成ワードＡおよびＢ１主メモリー・
アドレス、レンジ、およびタスクはこれによりスクラツ
チパツド・メモリーにロードされる。メモリー記憶作用
の完了と同時に、フアームウエアはアドレス・シフト・
レジスタ７０の機能コードをアクセスしてタスクが表示
されるかどうかを決定する。

特に、フアームウエアはケーブル８６により１６進コー
ド０７をＢＭＵＸＯ）Ａ１入力側に与える。ＢＭＵＸは
制御回線８４ａ上のフアームウエア制御信号を介してＡ
１入力に選択される。これと同時に、１６進コードは演
算装置，８５を介して送られ、アキユムレータ７５に記
憶される。その後、アドレス・カウンタ７９の出力はＡ
ＭＵＸ７２と０Ｒ論理装置８３を経て演算装置８５のＡ
１入力に送られる。フアームウエア制御下で、演算装置
はアキユムレータ７５におけるコードをアドレス・カウ
ンタ７９の出力と比較する。もしマツチングすれば、タ
スクが表示されてテスト論理装置１０２が制御回線１２
６により信号をフアームウエアに生じ、次のマイクロ命
令のシーケンスの実行を開始する。更に、回線１３０上
のフアームウエア制御信号に応答してバス論理装置１２
８はアドレス指定されたデイスク装置のチヤンネルを使
用中にセツトする。その後、メガバス１３により送られ
て、現在のタスクが割当てられる装置をアドレス指定す
るこれ以上の情報がＮＡＫ状況信号で応答される。タス
クの存在の検出と同時に、フアームウエアはスクラツチ
パツド・メモリー８１に記憶されたタスクをアクセスし
、ＡＭＵＸ７２および０Ｒ論理装置８３を介して前記情
報を演算装置８５に転送する。

フアームウエア制御下で、演算装置８５およびテスト論
理装置１０２はタスク情報をテストして実行されるべき
指令を決定する。例えば、タスクはデイスク・シーク、
再較正、読出し又は書込み操作が要求される事を表示す
る。これ等のテストの結果は、制御ケーブル１２６によ
りフアームウエアに対してテスト論理装置１０２により
与えられる。データが主メモリー装置１２から読出され
てデイスク装置に書込まれる書込み操作においては、フ
アームウエア制御下のアダプタ論理装置２９は装置アダ
プタ１４にストローブを発して４のカウントを内部のデ
ータ・カウンタにロードする。

更に、アダプタ論理装置２９は一連の４つのストローブ
を発して構成ワードＡおよびＢを装置１４のデータ・バ
ツフアにロードするよう指令される。特に、情報はフア
ームウエア制御下でスクラツチパツド・メモリー８１か
らＢＭＵＸ８４および演算装置８５を経て装置アダプタ
１４に至るデータ・ケーブル９２と９４に送られる。論
理装置２９がＢＥＧＩＮＥＸＥＣＵＴｌＯＮ指令を装置
アダプタ１４に発する前に、メガバス１３はデータの転
送のためセツトアツプされねばならない。

フアームウエアはオフセツト・レンジの２つのダミー・
バイトをケーブル８６によりＢＭＵＸ８４に与え、演算
装置８５およびデータ・ケーブル９６に沿つてバス・ア
ドレス・レジスタ１３６に対するバイトの転送を制御す
る。アドレス・レジスタ１３６のローテイングは回線１
３６ａ上のフアームウエア制御下で行われる。次に、フ
アームウエアはスクラツチパツド・メモリー装置８１に
記憶されたレンジ情報をアクセスしてこの情報 ．［を
ＢＭＵＸ８４および演算装置８５を介してバス・アドレ
ス・レジスタ１３６に至るデータ・ケーブル９６に対し
て転送する。レンジ・データがレジスタ１３６にロード
さ耗る時、オフセツト・レンジ・データは制御装置７７
に転送される。その η後レンジ゜データの２バイトは
バス・アドレス・レジスタ１３６からフアームウエア制
御下で制御装置７７に転送され、スクラツチパツド・メ
モリーにおけるアドレス情報の３バイトはバス・アドレ
ス・レジスタ１３６に記憶される。これによりＭＰＤＣ
は表示されたデイスク装置に書込みを行うため主メモリ
ーからデータを受取るための用意がなされる。データ転
送を開始するため、フアームウエアはスクラツチパツド
・メモリー８１をアクセスしてＣＰＵｌｌによる前に与
えられたＭＰＤＣチヤンネル番号を転送し、バス・デー
タ・レジスタ１００に記憶するためＢＭＵＸおよび演算
装置８５を介してチヤンネル番号を転送する。

この時、データが最初に読出されるべき主メモリー・ア
ドレスはバス・アドレス・レジスタ１３６に存在し、Ｍ
ＰＤＣのチヤンネル宛先番号はバス・データ・レジスタ
１００に存在する。フアームウエアは又バス論理指令を
ケーブル８６によりＢＭＵＸ８４に与え、これ等指令を
アキユムレータ７５に記憶する。

このアキユムレータから、指令はデータ・ケーブル１０
３を経てバス論理装置１２８に与えられる。論理シーケ
ンスにおけるこれ等の指令はバス論理装置１２８に、主
メモリーに対してデータがＭＰＤＣに与えられるべき事
を確認する応答を要求する要求を発し、アドレス指定さ
れたシステム装置として主メモリー装置を識別する主メ
モリー・チヤンネル番号を発し、ＭＰＤＣがバイト・モ
ードにあるかワード・モー下にあるかについての表示を
発するように命令する。通常の作用においては、読出し
又は書込み指令は常にフアームウエアがアダプタ装置１
４に指令してデイスク装置の読出し／書込みヘツドを位
置決めするシーク指令により先行される。

更に、装置アダプタは、情報が読出されあるいは書込ま
れるべき適正なヘツドを選択するよう命令される。次い
で装置アダプタ１４は、構成ワードＡおよびＢをデイス
クの表面から読出されたデータと比較する。もし指定さ
れた記録が所定位置にある事を示すマツチングが検出さ
れると、装置アダプタ１４は書込み指令をデイスク装置
に発して記録にヘツダ一・ギヤツプの書込みを開始する
。この期間中、装置アダプタ１４は又制御回線１１０に
よりハードウエア制御装置１０８に割込みを生じる。こ
れに応答して、制御装置はテスト論理装置１０２のＡ１
入力に対して信号を発して、制御ケーブル１２６を介し
てフアームウエアに対して前記のシステムのハードウエ
アに制御が切換えられるべき事を通知する。これと同時
に、フアームウエアは制御回線１０９に使用可能ハード
ウエア指令を発し、更に制御回線１３４を介して指令を
データ制御装置１１３に発してメモリーからデータを要
求する際ＦＩＦＯ装置１３１の作用を制御する。ＦＩＦ
Ｏ装置１３１は、主メモリーからのデータ・ワードの受
取りのためデータＦＩＦＯ装置１１８における空間の利
用度を予期するよう作用する。特に、バス論理装置１２
８が主メモリーからデータ・ワードを要求する度に、ダ
ミー・バイトがＦＩＦＯ装置１３１にロードされる。そ
の後バス論理装置１２８は、もしダミー・バイトがＦＩ
ＦＯ装置１３１の入力レジスタからＦＩＦＯスタツクに
落ちた場合に限り、データの第２のワードを要求する。
これと同時に主メモリーはメガバス１３を介してデータ
・レジスタ８２にデータ・ワードを発する。バス論理装
置１２８が主メモリーからのデータ・ワードを要求して
このワードを受入れた時、論理装置はデータ制御装置１
１３のＡ２入力側に信号を発する。

これに応答して、制御装置は制御回路１３５上の指令を
データＦＩＦＯ装置１１８に発してデータ・レジスタ８
２からのデータを記憶する。前記の作用は、データＦＩ
ＦＯ装置１１８がデータの３２バイトで充填される迄反
復される。データＦＩＦＯが充填されると、装置１１８
は制御回線１１８ａによりハードウエア制御装置１０８
に信号を発する。これと同時に、制御装置１０８は、制
御回線１１１によりストローブをアダプタ論理装置２９
に発する。論理装置２９は、更にストローブを装置アダ
プタ１４に発してデータ・バイトがデータＦＩＦＯから
装置アダプタ１４に転送される事を表示する。同じスト
ローブが制御回線２９ａと１１８ｂによりデータＦＩＦ
Ｏ装置のＴＯＰ（並列転送）ターミナルに与えられる。
これと同時にＦＩＦＯ装置のＤ１およびＤ２出力は０Ｒ
論理装置８３および演算装置８５を経てデータ・ケーブ
ル９２，９４により装置アダプタ１４に転送される。論
理装置２９のストローブは又制御回線２９ａによりデー
タ制御装置１１３に与えられる。

このようなストローブの内の２つが受取られる事は、２
バイトのデータ・ワードがデータＦＩＦＯ装置１１８か
ら装置アダプタ１４に転送された事を示す。これと同時
にデータ制御装置１１３は、ＦＩＦＯ装置１３１のＡ２
入力に制御信号を発してＦＩＦＯスタツクの出力レジス
タからダミー・バツドをドロツプ・アウトさせる。これ
によりＦＩＦＯ装置の入力レジスタは空になり、信号を
バス論理装置１２８に発して主メモリーからの別のデー
タ・ワードに対する要求を開始する。前記のプロセスは
装置アダプタ装置１４が記録の書込完了を表示する迄継
続する。装置アダプタ１４はデイスク装置における書込
み操作を制御する事が判るであろう。

データがデイスクに書込まれつ＼ある時、装置アダプタ
は制御回線１２５によりテスト論理装置１０２に信号し
て装置アダプタの内部のバツフアが空になる迄データの
提供を停止する。この期間中、テスト論理装置１０２は
、フアームウエア制御システムに対して制御がハードウ
エアからフアームウエアに転換される事を通知する。装
置アダプタ１４が別のデータの受取りの用意がある時、
制御回線１２５の論理状態は変更される。これと同時に
、テスト論理装置１０２はデータ転送を再開するために
フアームウエアに対して制御をハードウエアに戻す事を
通知する。このプロセスは、零のレンジ・カウントによ
り示される如くデータ転送が完了される迄継続する。バ
ス論理装置１２８が別のデータ・ワードを要求する毎に
、システムのハードウエア制御下のデータ制御装置１１
３は制御装置７７のレンジ・カウンタを１だけ減分する
。

更に、主メモリー・アドレスを含むデータ要求がメガバ
ス１３に発されて主メモリー装置１２により受入れられ
た後、制御装置７７はバス・アドレス・レジスタ１３６
を２だけ増分し、レンジ・カウンタを１だけ減分する。
レンジ・カウントが尽きると、レンジ制御装置７７は制
御回線７７ａおよび１０２ｂを通じて「レンジの終端」
（ＥＯＲ）信号をそれぞれ装置アダプタ１４およびテス
ト論理装置１０２に発する。制御ケーブル１２５は２本
の割込み回線を有する事が判ろう。第１の割込み回線は
フアームウエア要求回線で、装置アダプタ１４が記録の
中間に存在する間制御がフアームウエアに戻されるべき
事を示す。第２の割込み回線は、非データ・サービス要
求がサービスされる事をフアームウエアに対して通知す
るのに使用される。このような作用は、通常ある種のエ
ラーが装置アダプタ１４に存在する事を表示する。もし
ＥＯＲ信号がデイスク装置における記録の間又は記録の
終端に発されるならば、フアームウエアは書込み指令を
終了する。

もしＥＯＲ信号が記録の終端が生じる前に装置アダプタ
１４により受取られるならば、装置アダプタはダミー・
バイトで記録の残部を充填する。然し、もしＥＯＲ信号
が生じなければ、又割込みケーブル１２７に表示される
装置アダプタのエラーが存在しなければ、フアームウエ
アは装置アダプタ１４において構成ワードＡおよびＢを
更新してデイスク装置の次の論理的セクターを指示する
。第６図 第６図は、第４図および第５図に示されたシステムの作
用を制御するためのフアームウエア制御システムを機能
的プロツク図で示す。

１６ビツトの戻りレジスタ２００の１２ビツト出力はセ
レクタ２０１のＡ１入力側に接続されて −いる。

セレクタ２０１の１２ビツト出力は更に１６ビツトのマ
イクロプログラム・アドレス・カウンタ２０２の入力側
に与えられ、アドレス・カウンタの１２ビツト出力は記
憶されたマイクロプログラムのマイクロ命令を有する４
．０Ｋ×１６ビニツト読出し専用記憶装置（ＲＯＳ）２
０３の入力側に接続されている。ＲＯＳの１６ビツトの
Ｄ１出力は１６ビツトのマイクロプログラムの命令レジ
スタ２０４の入力側に接続され、ＲＯＳＯＤ２出力はセ
レクタ２０１のＡ３入力側に与えられる。５マイクロプ
ログラム命令レジスタ２０４は、第４図のテスト論理装
置１０２から制御信号と制御回線１２６により受取リリ
セツトあるいはクリアされる。

マイクロプログラム命令レジスタ２０４の１６ビツトの
出力はデ゛コータ２０５の入力側と、３戻りレジスタ装
置２００のＡ１入力側と、フアームウエア配分装置２０
６のＡ１入力側に与えられる。レジスタ２０４の１ビツ
ト出力は戻りレジスタ２００のＬＤ入力側に与えられる
。デコーダ２０５のＤ１出力はセレクタ２０１の ４Ａ
２入力側に与えられ、デコーダのＤ２出力は戻りレジス
タ装置２００のＡ２入力側に与えられる。

更に、デコーダ２０５のＤ３出力は配分装置２０６のＡ
２入力側に与えられる。配分装置のＤ１出力はバス論理
装置１２８に至る制御回線１３０に与えられ、Ｄ２出力
はデータ制御装置１１３に至る制御回線１３４に与えら
れる。配分装置２０８のＤ３出力はアダプタ論理装置２
９のＡ２入力側に接続された制御回線１２７に与えられ
、Ｄ４出力は演算制御装置９１に至る制御回線１０６に
与えられる。Ｄ５出力はハードウエア制御装置１０８の
Ａ１入力側に接続される制御回線１０９に与えられ、Ｄ
６出力は制御装置７７のＡ３入力側に至る回線１３７に
接続される。Ｄ７出力は制御ケーブル８６に接続され、
Ｄ８出力はカウンタ７９に対するロード指令を送る制御
回線１１４に与えられる。Ｄ９出力は制御回線１１６に
与えられ、ＤｌＯ出力は制御回線１２４に与えられる。
Ｄｌｌ出力は制御回線７０ｂに与えられ、Ｄｌ２出力は
制御回線７２ａに、又Ｄｌ３出力は制御回線８４ａに与
えられる。Ｄｌ４出力は回線７５ａに、Ｄｌ５出力は回
線７４ａに、又Ｄｌ６出力は回線７９ａに与えられる。
Ｄｌ７出力は回線７９ｂに与えられ、Ｄｌ８出力は回線
１３６ａに与えられる。配分装置２０６のＤｌ９出力は
カウンタ２０２のＬＤ入力側に与えられ、該カウンタの
クロツク入力は制御回線２０７を経てシステムのハード
ウエアにより与えられる。更に制御回線２０７はレジス
タ２０４のＬＤ入力側に接続されている。ＲＯＳ２Ｏ３
に記憶される１６ビツトのフアームウエア指令は４つの
フイールド、即ち０ＰＣ０ＤＥ１ＡＭＵＸ７２選択、Ｂ
ＭＵＸ８４選択、および雑務フイールドに分割されてい
る。フアームウエア指令ノま更に各々が指定された操作
を行うためのビツト構成を表わす７つのカテゴリーに区
分されている。フアームウエア指令の７つの基本的なカ
テゴリーとは、雑務指令、バス論理指令、ＡＬＵ指令、
定数値データ指令、メモリー指令、テスト指令、および
分岐指令である。フアームウエアの各カテゴリーは、Ｒ
ＯＳ２Ｏ３のビツト０，１および２の２進復号である特
定の０ＰＣ０ＤＥにより識別される。作用においては、
マイクロプログラム・アドレス・カウンタ２０２はフア
ームウエア制御下でセレクタ２０１からロードされ、そ
の後回線２０７上のハードウエア・システム制御信号に
よりクロツクされる。

アドレス・カウンタ出力はＲＯＳ２Ｏ３をアドレス指定
し、同ＲＯＳはこれに応答してマイクロ命令を命令レジ
スタ２０４に与える。レジスタ２０４はハードウエア制
御下でマイクロ命令をロードし、このマイクロ命令ビツ
ト構成をデコーダ２０５、配分装置２０６、および戻り
レジスタ２００に与える。ＲＯＳ２Ｏ３に記憶されたマ
イクロ命令シーケンスが実行される順序はいくつかの方
法のいずれかで制御できる。

テスト論理装置１０２はリセツト信号を発してノン・オ
ペレーシヨン（ＮＯ−０ｐ）命令を命令レジスタ２０４
に発生させる。これと同時に命令レジスタはレジスタに
おける現在の命令をスキツプして次に生じる命令に進行
する。あるいは又、アドレス・カウンタ２０２は、読出
し専用記憶装置２０３とレジスタ２００から形成された
マイクロ命令アドレスでロードされ得る。第６図のフア
ームウエア制御システムは、このようにマイクロプログ
ラムの実行における重要な多能性を提供する。ＲＯＳ２
Ｏ３においてアドレス指定された各マイクロ命令がレジ
スタ２０４にロードされる時、命令ビツト構成と、命令
のカテゴリーを識別するデコーダ２０５からの２進コー
ドは配分装置２０６に与えられる。

これに応答して、配分装置は前述の如くフアームウエア
制御信号を第４図および第５図のシステムに与える。デ
コーダ２０５およびフアームウエア配分装置２０６の作
用については付表Ａ−Ｋを照合すれば更によく理解され
よう。

０ＰＣ０ＤＥは表Ａに規定されるが、これは表Ｂ−Ｋの
１つのポインタを与える。

例えば、０ＰＣ０ＤＥ０００は表Ｂの各種指令を表わす
。０ＰＣ０ＤＥ０１０は表Ｃに関し、０ＰＣ０ＤＥ０１
１は表Ｄ．．ＯＰＣＯＤＥｌＯＯは表Ｅ１および０ＰＣ
０ＤＥ１０１は表Ｆに関する。

更に、０ＰＣ０ＤＥ１１０は表Ｇに関し、０ＰＣ０ＤＥ
１１１は表１に関する。表Ｃ−ＧおよびＩの各命令はビ
ツトＡ。

−Ａ３からなるＡフイールドを含む。Ａフイールドの各
々はデータを第４図のＡＭＵＸ７２に与えるレジスタを
表わす。更に表ＤはビツトＢ。およびＢ１からなるＢフ
イールドを有する命令を含んでいる。Ｂフイールドは表
Ｋにより規定され、同表においてはＢＭＵＸがアキユム
レータ７５とスクラツチパツド・メモリー装置８１とバ
ス状況入力に対するケーブル８８によりバス論理装置１
２８に選択され、又定数値入力に対するケーブル８６に
よりフアームウエア制御システムに選択される事が示さ
れる。２バイトの演算が演算装置８５により行われつ＼
ある場合、表Ｄ（：！）Ｃフイールドを用いて前のＡＵ
８５の結果が以降の演算において使用できるキヤリ一・
インの特性を提供する。

表Ｄの各命令のＦフイールドは、ＡＵ８５の演算の結果
をＡフイールドにより指定されるレジスタに記憶する指
令を与える。表Ｄの残りの下位ビツトは表示された演算
を行うようＡＵ８５に指令するためのモード選択ビツト
を示す。表Ｅの命令セツトは定数値に対するＣフイール
ドを含み、表Ｆの各命令の下位ビツトはそのＡフイール
ドにより示される各レジスタをロードするためのストロ
ーブの生成を行う。

表Ｇの命令セツトは、表Ｈのエントリにより規定される
テスト即ちＴフイールドを含む。表１０）Ａフイールド
は、転送が行われるマイクロプログラムのアドレスを示
す。表Ｌは、表Ａ−Ｋに使用した簡略記号、および第４
図乃至第８図に示された如きシステムの構成要素間の相
互照合を提供する。

第７図 第７図は、更に詳細な機能プロツク図によりレンジおよ
びオフセツト・レンジ制御装置７７、アドレス・マルチ
プレクサ１３３、およびバス・アドレス・レジスタ１３
６を示す。

バス・アドレス・カウンタ３００は、８ビツトデータ・
ケーブル９６上のＡＵ８５からのデータを受取り、匍脚
回線１３６ａ上のフアームウエアからの指令をロードす
る。

カウンタ３００に対するクロツク入力は、バス・アドレ
ス・カウンタ３０２のクロツク入力側、バス・アドレス
・カウンタ３０３のクロツク入力側、およびアドレス・
クロツク論理装置３０４の出力側に接続される。カウン
タ３００の８ビツト出力は、データ・ケーブル３０５に
よりメガバス１３に、又カウンタ３０２のデータ入力側
に与えられる。本文に述べた望ましい実帷態様において
は、アドレス・カウンタ３００，３０２および３０３は
２４ビツトのメモリー・アドレスのアツプ・カウンタを
構成する。

カウンタ３０２のロード入力は、制御回線１３６ａと、
カウンタ３０３、レンジ・カウンタ３０６、３０７、オ
フセツト・レンジ・カウンタ３０８および３０９のロー
ド入力側に接続される。

カウンタ３０６と３０７は１６ビツトのレンジ・ダウン
・カウンタを形成し、カウンタ３０８と３０９は１６ビ
ツトのオフセツト・レンジ・ダウン・カウンタを形成す
る。カウンタ３０２の８ビツト出力は、アドレス・マル
チプレクサ３１０のＡ１入力側およびカウンタ３０３の
データ入力側に与えられる。カウンタ３０３の８ビツト
出力は、アドレス・マルチプレクサ３１１のＡ１入力側
およびレンジ・カウンタ３０６のデータ入力側に与えら
れる。アドレス・マルチプレクサ３１０は又、そのＡ２
入力側において第４図のデータ・レジスタ８２からケー
ブル１３９によりデータを受取る。

マルチプレクサの８ビツト出力はメガバス１３迄延在す
るデータ・ケーブル３１２に与えられる。マルチプレク
サ３１０に対する選択（ＳＥＬ）入力は制御回線３１３
上のバス論理装置１２８により与えられる。アドレス・
マルチプレクサ３１１は又、データ・ケーブル１４０に
よりデータ・レジスタ８２からデータを受取り、８ビツ
トのデータをメガバス１３に至るデータ・ケーブル３１
４に与える。

マルチプレクサ３１１に対するＳＥＬ入力はマルチプレ
クサ３１０のＳＥＬ入力側に接続される。レンジ・カウ
ンタ３０６の８ビツト出力はレンジ・カウンタ３０７の
入力側に接続される。カウンタ３０７の出力は更にカウ
ンタ３０８の入力側に与えられ、カウンタ３０８の８ビ
ツト出力はカウンタ３０９の入力側に与えられる。カウ
ンタ３０９の８ビツト出力はＡＭＵＸ７２のＡ３入力側
に至る制御回線７６に与えられる第７図のシステムに対
するクロツク・ソースは４．０ＭＨｚ発振器３１５で、
アドレス・クロツク論理装置３０４とレンジ・クロツク
論理装置３１６にクロツク信号を与える。

論理装置３０４は、それぞれバス論理装置１２８と制御
回路３１７と３１８上のフアームウエアから使用可能信
号を受取る。これに応答して、論理装置３０４はカウン
タ３００，３０２，３０３に対して増分指令を発する。
レンジ・クロツク論理装置３１６は、それぞれ制御回線
３１９〜３２１を経てバス論理装置１２８、フアームウ
エアおよびデータ制御装置１１３から使用可能信号を受
取る。

更に、制御装置１１３はオフセツトレンジ使用可能信号
を論理装置３１６のＥＮ４入力側に与える。論理装置３
１６は、使用可能の状態になると、減分指令をカウンタ
３０６〜３０７又はカウンタ３０８〜３０９に与える。
もしデータが装置アダプタ１４により制御されるデイス
ク装置から読出されるかこれに書込まれるならば、第１
図のＣＰＵｌｌは、前述の如くチヤンネル宛先番号およ
び機能コードを第４図のアドレス・シフト・レジスタ７
０に与える。更に、ＣＰＵはデータ・レジスタ８２に対
して構成ワードＡ．ｌ！１．Ｂ１主メモリー・アドレス
、レンジ・カウント、オフセツト・レンジ・カウント、
タスク、および状況要求を与える。フアームウエアはレ
ジスタ７０における機能コードをアクセスして、レジス
タ８２のデータが記憶されるべきスクラツチパツド・メ
モリー装置８１におけるアドレスを検出する。次にフア
ームウエアは、データの７バイトを一時に１バイト宛ス
クラツチパツド・メモリー装置８１からアドレス・カウ
ンタ３００，３０２，３０３、レンジ・カウンタ３０６
，３０７、およびオフセツト・レンジ・カウンタ３０８
，３０９に順次シフトする。

ロード操作の完了と同時に、主メモリー・アドレスはア
ドレス・カウンタ３００，３０２，３０３、カウンタ３
０６〜３０７のレンジ・カウント、およびカウンタ３０
８〜３０９のオフセツト・レンジ・カウントに存在する
。データがデイスク装置から読み出され主メモリー装置
１２に書込まれる読出し操作中、メガバス１３は、デー
タと、このデータが書込まれるべき主メモリーにおける
２４ビツトのアドレスの両方を与えられる。特に、この
データはバス・データレジスタ１００に存在する。２つ
のデータ・バイトからなるデータ・ワードがＭＰＤＣｌ
Ｏからメガバス１３に転送されるべき時、バス論理装置
１２８はマルチプレクサ３１０と３１１をＡ１入力側に
対して選択する。

データが転送されるべき主メモリーモジユールはこれに
よりメガバス１３に利用可能となる。転送されたデータ
が書込まれるべき主メモリー・アドレスはこれと同時に
アドレス・カウンタ３００，３０２，３０３からそれぞ
れケーブル３０５，３１２，３１４に与えられる。主メ
モリー装置が確認信男を発して表示されたアドレスへの
データを受入れる毎に、カウンタ３００，３０２，３０
３における主メモリー・アドレスは２だけ増分される。
装置アダプタ１４からＭＰＤＣｌＯに対するデータ転送
中、第５図のデータ制御装置１１３は、１データ・バイ
トが転送される毎に制御回線３２２に対して論理数１の
信号を発する。

レンジ・クロツク論理装置３１６は使用可能となり、こ
れによりオフセツト・レンジ・カウンタ３０８と３０９
を減分する。カウンタ３０９の出力はケーブル７６によ
り第４図のＡＭＵＸ７２とＡＵ８５に与えられる。オフ
セツト・レンジ・カウントが零より大きい限り、データ
・バイトは無視されてメガバス１３には転送されない。
然しオフセツト・レンジ・カウントが尽きると、データ
転送制御装置はオフセツト・レンジ・カウンタからレン
ジ・カウンタ３０６，３０７に切換わる。特に、データ
制御装置１１３は論理装置３１６に対するＥＮ４入力を
禁止し、その後制御回線３２１により論理装置のＥＮ３
入力に使用可能信号を発する。これに応答して論理装置
３１６は、データ・バイトが装置アダプタ１４からＭＰ
ＤＣｌＯに転送される度にレンジ・カウンタを減分する
。制御がレンジ・カウンタに切換つた後転送された各デ
ータ・バイトはメガバス１３に転送される。カウンタ３
０６，３０７におけるレンジ・カウントが尽きると、カ
ウンタ３０７は前述の如く回線７７ａと１０２ｂ上に「
レンジ終端」（ＥＯＲ）信号を生じる。

データが主メモリーから読出されてデイスク装置に書込
まれる書込み操作は、読出し操作の方法と同様な方法で
行われる。

チヤンネル宛先番号および機能コードはアドレス・シフ
ト・レジスタ７０にロードされ、構成ワードＡ（５Ｂ、
主メモリー・アドレス、レンジ・カウント、タスクおよ
び状況要求を含むデータはデータ・レジスタ８２からス
クラツチパツド・メモリー装置８１にロードされる。オ
フセツト・レンジ・カウントはデータのデイスタ装置へ
の書込みにおいては使用されない。装置アダプタ１４が
デイスク装置の書込み・＼ツドを定置して第４図の回線
１１０上にハードウエア・サービス要求信号を発した後
、フアームウエアは２つのダミー・バイトをオフセツト
・レンジ・カウンタ３０８，３０９に、レンジ・カウン
トをカウンタ３０６，３０７に、又主メモリー・アドレ
スをカウンタ３００，３０２，３０３にロードする。

フアームウエアは、更にスクラツチパツド・メモリ装置
８１からバス・データ・レジスタ１００に対してＭＰＤ
Ｃチヤンネル番号を転送し、これからデータ・マルチプ
レクサ１２２を経てメガバス１３に転送する。バス論理
装置１２８は、フアームウエア制御下で応答要求付きデ
ータ要求を主メモリーに発し、マルチプレクサ３１０と
３１１をそのＡ２入力側に対して選択してアドレス・シ
フト・レジスタ７０における主メモリー・チヤンネル番
号をメガバス１３に与える。その後バス論理装置はマル
チプレクサ３１０と３１１をそれ等のＡ１入力側に対し
て選択し、主メモリー，アドレスをメガバス１３に与え
る。バス論理装置１２８が主メモリーから別のデータ・
バイトを要求する毎に、論理装置は又論理数１の信号を
制御回線３１９に発してレンジ・クロツク論理装置を使
用可能の状態にする。

これと同時に、レンジ・カウンタ３０６と３０７は１だ
け減分される。更に、データ要求および主メモリー・ア
ドレスがメガバス１３に対して発され主メモリー装置１
２により受入れられた後、バス論理装置１２８はアドレ
ス・クロツク論理装置３０４のＥＮｌ入力側を使用可能
にする。これに応答して、アドレス・カウンタ３００，
３０２，３０３は２だけ増分される。レンジ・カウント
が尽きると、カウンタ３０７は前述の如くＥＯＲ信号を
回線７７ａおよび１０２ｂに発する。

主メモリー装置１２からデイスク装置１４に対するデー
タ転送はこれにより完了と表示される。第７図のシステ
ムは、雑用処理にあまりにも多くの時間を必要とした従
来のフアームウエア・データ転送制御に大きな改善をも
たらすものである。

従来は、雑用パラメータがメモリーに記憶され、パラメ
ータが更新された時検索して再記憶しなければならなか
つた。本発明のハードウエア／フアームウエア方式にお
いては、バス・アドレス・カウンタ３００，３０２，３
０３、レンジ・カウンタ３０６〜３０７、オフセツト・
レンジ・カウンタ３０８〜３０９は順次ロードされてロ
ード操作に必要とされるマイクロ命令の数を実質的に減
らす事ができる。更に、データ転送中にカウンタがハー
ドウエア制御下で増分又は減分されて大きなデータ流速
が可能となる。第８図 第８図は、本文に説明した本発明を実帷する第５図のＦ
ＩＦＯ装置１３１を詳細な論理図で示す。

添付図面に示される電気的作用図においては、論理装置
の入力側における小円の存在は入力側が論理数零により
使用可能の状態になる事を示すものである事を理解され
度い。更に、論理装置の出力側の円は、その特定の装置
に対する論理的条件が満足される時出力は論理数零とな
る事を示す。ＡＮＤゲート４００は、１つの入力側を制
御回線４０１に、又第２の入力側を制御回線４０２とＡ
ＮＤゲート４０３の一人力側の両方に接続されている。
ゲート４０３に対する第２の入力は第４図の回線１１０
に至る制御回線４０４に接続され、第３の入力は制御回
線４１７に接続されている。ゲート４００の出力はフリ
ツプフロツプ４０５のＤ入力側に、又フリツプフロツプ
４０６のＤ入力側に接続されている。ゲ゛一ト４０３の
出力はフ争０リツプフロツプ４０７のトリカー（Ｔ）入
力側に与えられる。

フリツプフロツプ４０５に対するトリカー入力はフリツ
プフロツプ４０７のＱ出力に接続され、フリツプフロツ
プ４０５のりセツト入力は１６ワードＸ８ビツトＦＩＦ
Ｏ４Ｏ８の出力レジスタ（０ＰＲ）出力に接続されてい
る。

０ＰＲ出力が論理数１のレベルにある時、出力レジスタ
は一杯の状態である。

更に、０ＰＲ出力が論理数零のレベルにある時、出力レ
ジスタは空白状態である。フリツプフロツプ４０５のＱ
出力はＦＩＦＯ４Ｏ８の並列転送（ＴＯＰ）入力側に与
えられる。フリツプフロツプ４０７のＱ出力はそのＤ入
力側およびフリツプフロツプ４０６のＴ入力側に接続さ
れる。フリツプフロツプ４０６に対するりセツト入力は
１６ワードＸ８ビツトのＦＩＦＯ４ｌＯの０ＰＲ出力に
接続されている。フリツプフロツプ４０６のＱ出力は、
ＦＩＦＯ４ｌＯのＴＯＰ入力側と、１６ワード×８ビツ
トＦＩＦＯ４ｌｌのＴＯＰ入力側に接続される。ＦＩＦ
Ｏ４Ｏ８に対するロード（ＬＤ）入力は制御回線４１２
に接続され、ＦＩＦＯに対するデータ入力は第４図のデ
ータ・レジスタ８２から延在するデータ・ケーブル４０
８ａに接続されている。

ＦＩＦＯ４Ｏ８の並列データ出力はケーブル９４に至る
データ・ケーブル４０８ｂに接続される。ＦＩＦＯ４ｌ
Ｏに対するＬＤ入力は制御回線４１３に接続され、ＦＩ
ＦＯに対するデータ入力はデータ・レジスタ８２から延
長するデータ・ケーブル４１０ａに接続されている。Ｆ
ＩＦＯの並列出力はデータ・ケーブル４１０ｂを介して
ケーブル９４に与えられる。ＦＩＦＯ４ｌｌに対するＬ
Ｄ入力はＡＮＤゲート４１４の出力側に接続されている
。

ＦＩＦＯ４ｌｌの入力レジスタ（ＩＰＲ）出力は制御回
線４１５によりＡＮＤゲート４１６の一人力側に接続さ
れている。ＩＰＲ出力は入力レジスタが空白状態にある
時論理数１のレベルにあり、入力レジスタが一杯の状態
にある時には論理数零のレベルにある。ＦＩＦＯ４ｌｌ
の０ＰＲ出力は、制御回線４１１ｂにより第５図の回線
１０２ｂに与えられる。ゲート４１６に対する第２の入
力は、ゲート４０３に対する第３の入力側および制御回
線４１７に接続されている。ゲート４１６に対する第３
の入力はゲート４１４の一人力側および制御回線４１６
ａに対して接続されている。ゲート４１６の出力はフリ
ツプフロツプ４１８のＴ入力側に与えられ、前記フリツ
プフロツプのＱ出力はバス論理装置１２８に至る制御回
線４１９に与えられる。フリツプフロツプ４１８のＤ入
力はＡＮＤゲ゛ート４２０の出力側に接続され、同ゲ゛
一トの一人力は制御回線４２１に接続されている。ゲー
ト４２０に対する第２の人力は制御回線４２２に接続さ
れる。ゲート４１４の第２の入力は制御回線４１７に接
続され、ゲート４１４に対する第３の入力は制御回線４
２３に接続されている。

データが第１図の主メモリー１２から読出されて装置ア
ダプタ１４によりサービスされるデイスク装置に書込ま
れる書込み操作においては、一連のデータ・バイトの転
送中に問題が生じ得る。

データ・バイトが主メモリー装置１２から受取られる時
、別のデータ要求がＭＰＤＣｌＯにより発されない場合
には、他のシステム装置がメモリー装置と通信するため
仲介し得る。ＭＰＤＣは従つて、デイスク装置に対する
転送速度を維持する事ができない。もしデータに対する
要求が空白状態のバツフア記憶場所にかまわずなされる
と、第４図のデータ・レジスタ８２に記憶されたデータ
は主メモリーから転送されるべき全ての範囲のデータが
デイスク装置に対して書込まれる前になくなり得る。第
８図の論理システムはこのような問題を未然に防ぐため
の手段を提供する。作用においては、データが主メモリ
ー装置１２からＭＰＤＣｌＯに転送される時、フアーム
ウエアは論理数１の信号を制御回線４１７に生じる。

もしメガバス１３があるデータ転送に対してクリアされ
ると、第５図のバス論理装置１２８は論理数１の信号を
制御回線４２２に発してメガバス１３が作動可能である
事を示す。更に、データ転送が完了する迄、レンジおよ
びオフセツト・レンジ制御装置７７から延長する匍脚回
線４２１は論理数１のレベルを維持してレンジ・カウン
トが侭きなかつた事を示す。従つて、ゲート４２０の出
力は、フリツプフロツプ４１８のＤ入力に与えられる論
理数１のレベルにある。ＭＰＤＣｌＯに対してデータが
転送される前は、ＦＩＦＯ４Ｏ８，４ｌＯ，４ｌｌは空
白状態である。

従つてＦＩＦＯ４ｌｌのＩＰＲ出力は論理数１のレベル
にあつて入力レジスタが空白状態である事を示す。更に
、バス論理装置１２８は、バス・サイクル要求のサービ
スにおいてＭＰＤＣｌＯがメガバス１３を使用しない期
間中には、バス論理装置１２８は論理数１の信号を制御
回線４１６ａに与える。このように、ゲート４１６の出
力は論理数１のレベルにあつてフリツプフロツプ４１８
を動作させ、これによりバス論理装置１２８に至る回線
４１９上にバス・サイクル要求を生じる。メガバス１３
上の出力に対するバス・サイクル要求の生成においては
、バス論理装置１２８は論理数１の信号を制御回線４２
３に発してＭＰＤＣｌＯのバス・サイクル要求が生じた
事を示す。これと同時に、制御回線４１７上のフアーム
ウエア制御信号はゲート４１４を介してＦＩＦＯ４ｌｌ
のロード入力側に与えられる。これによりダミー・バイ
トはフアームウエア制御下でＦＩＦＯにロードされ、Ｆ
ＩＦＯのＩＰＲ出力は論理数零レベルに変化する。この
ように、サイクル要求がフリツプフロツプ４１８のＱ出
力側に生成されて主メモリー装置１２から別のデータを
要求する度に、ダミー・バイトがＦＩＦＯ４ｌｌにロー
ドされる事が判る。主メモリー装置がバス・サイクル要
求に応答する時、バス論理装置１２８は、論理数零の信
号を制御回線４２３に、又論理数１の信号を制御回線４
１２と４１３に生じる。

主メモリー装置１２よりメガバス１３に与えられるデー
タ・バイトは、これによりデータ・ケーブル４０８ａ，
４１０ａからＦＩＦＯ４Ｏ８とＦＩＦＯ４ｌＯにそれぞ
れロードされる。これと同時に、バス論理装置１２８は
制御回線４１６ａを論理数１のレベルに変化させてデー
タに対するバス・サイクル要求が不活動状態になつた事
を示す。もしＦＩＦＯ４ｌｌにロードされたダミー・デ
ータ・バイトが入力レジスタからＦＩＦＯスタツクに落
されるならば、ＦＩＦＯのＩＰＲ出力は論理数１のレベ
ルに変化して再びフリツプフロツプ４１８をトリカーし
て制御回線４１９上に別のサイクル要求を生じる。前述
のプロセスは、ＦＩＦＯ４Ｏ８，４ｌｌの出力レジスタ
（０ＰＲ）出力により示される如くに充填される迄継続
する。

このように、ＦＩＦＯ４ｌｌは、もしデータ・ワードが
データＦＩＦＯ４０８，４１０にロードされるならば、
別のデータ・ワードが主メモリー装置１２から要求され
得る前にこのデータ・ワードがＦＩＦＯスタツクに通過
する事を予め示すように作用する。更に、データ要求が
主メモリー装置１２に対して行われる度毎に、ダミー・
バイトはＦＩＦＯ４ｌｌにロードされる。もし次のデー
タ要求が主メモリーに対してなされる前にダミー・バイ
トがＦＩＦＯスタツタに通過したならば、その時間的遅
延は、別のデータ・バイトが主メモリーから受取られる
前にＦＩＦＯ４Ｏ８，４ｌＯにおけるデータ・バイトが
各ＦＩＦＯスタツクに通過する事が知られる如きもので
ある。ＦＩＦＯ装置４０８と４１０がデータで充填され
ると、ＦＩＦＯ装置の０ＰＲ出力は論理数零のレベルに
あつて充填条件を示す。

更に、ＦＩＦＯ４ｌｌのＩＰＲ出力は論理数零のレベル
にある。このように、ゲート４１６は使用禁止の状態と
され、制御回線４１９上のサイクル要求の生成が終了す
る。ＦＩＦＯ４ｌｌの０ＰＲ出力が論理数１のレベルに
変化してデータＦＩＦＯ４Ｏ８と４１０が充填された事
を示す時、ハードウエア制御装置１０８はアダプタ論理
装置２９に対してストローブを発する。

論理装置２９は更に装置アダプタ１４に対してストロー
ブを発してデータＦＩＦＯが空白状態であり得る事を表
示する。これと同時に、装置アダプタ１４は論理数１の
ハードウエア・サービス要求信号を制御回線４０４に発
し、これに応答・してフアームウエアはハードウエア使
用可能信号を制御回線４０２に対して生じる。更にフア
ームウエアは論理数１の信号を制御回線４０１に生じて
デイスクに対する書込み操作が開始した事を表示する。
フリツプフロツプ４０７は、ゲ゛一ト４０３の出力によ
つてトリカーされてセツトとりセツトの条態間で動作す
る。

例えば、もしフリツプフロツプがセツト条態にあるなら
ばトリカーと同時にりセツトする。更に、もしフリツプ
フロツプがリセツト条態にあればトリカーと同時にセツ
トする。これによりフリツプフロツプのＱ出力とＱ出力
はそれぞれフリツプフロツプ４０５と４０６を交互にト
リカーする。フリツプフロツプ４０５がトリカーされる
と、フリツプフロツプのＱ出力はＦＩＦＯ４Ｏ８のＴＯ
Ｐ入力側に与えられる。これに応答して、ＦＩＦＯの出
力レジスタにおけるデータ・バイトは装置アダプタ１４
に至るデータ・ケーブル４０８ｂに与えられる。出力レ
ジスタが空白状態になると、ＦＩＦＯ４Ｏ８の０ＰＲ出
力は即時フリツプフロツプ４０５をりセツトする。同様
に、フリツプフロツプ４０６がトリカーされると、フリ
ツプフロツプのＱ出力はアンロード信号をＦＩＦＯ４ｌ
Ｏに与える。ＦＩＦＯの出力レジスタが空白状態である
時、ＦＩＦＯ（７）０ＰＲ出力はフリツプフロツプ４０
６をりセツトする。フリツプフロツプ４０７がフリツプ
フロツプ４０５，４０６と組合わされて交互にＦＩＦＯ
４Ｏ８とＦＩＦＯ４ｌＯからデータ・バイトを選択する
事は明らかである。装置アダプタ１４に送られるデータ
・バイトはこのようにＦＩＦＯ４Ｏ８からの左方バイト
とＦＩＦＯ４ｌＯからの右方バイトからなつている。Ｆ
ＩＦＯ４ｌＯがアンロードされる度に、ＦＩＦＯ４ｌｌ
も又アンロードされる。ＦｌＦＯ４ｌｌに対する入力レ
ジスタが空白状態になると直ちに、ＦＩＦＯのＩＰＲ出
力は論理数１のレベルに変化して前述の如くサイクル要
求を生成する。データバイトがＦＩＦＯ４Ｏ８と４１０
にロードされると、ＦＩＦＯは再びアンロードされる。
然し、次のデータ・バイトに対するサイクル要求が主メ
モリー装置１２から要求される前に、ＦＩＦＯ４ｌｌに
対する入力レジスタは空白状態になければならない。Ｆ
ＩＦＯ４ｌｌに対する入力レジスタが空白状態にある時
、制御回線４１９上のサイクル要求の生成を阻む２つの
条件が生じ得る。

主メモリー装置１２から装置アダプタ１４に転送される
べきデータ・バイトの合計数を示すレンジ・カウントが
尽きると、回線４２１は論理数零に変化する。更に、も
し余計なバス要求又は他のデータがメガバス１３上に生
じてＭＰＤＣｌＯにＮＡＫ応答を生じさせるならば、ゲ
ート４２０は使用禁止される。従つて、フリツプフロツ
プ４１８のＱ出力がトリカーされる時論理数１のレベル
に変化せず、これ以上のサイクル要求は行われ得ない。
要約すれば、本発明は、フアームウエアとハードウエア
の両方の制御に応答し、かつプレデイクタＦＩＦＯと並
列に作用するデータＦＩＦＯを含む論理データ転送制御
システムからなる。

データ・ワードが主メモリーからデータＦＩＦＯにロー
ドされる度に、プレデイクタＦＩＦＯの入力レジスタが
検出される。もし入力レジスタが空白状態ならば、デー
タ要求が主メモリーに対して発され、プレデイクタＦＩ
ＦＯはダミー・バイトでロードされる。プレデイクタＦ
ＩＦＯの入力レジスタが空白状態にならない限りデータ
要求が発されないため、データは欠落する事がない。デ
ータＦＩＦＯが充填される時プレデイクタＦＩＦＯが充
填され、デイスク装置に対してデータ・バイトをアンロ
ードする事なくこれ以上のデータ要求はなされ得ない。

右方データＦＩＦＯ装置がアンロードされる度に、プレ
デイクタＦＩＦＯがアンロードされる。これによりプレ
デイクタＦＩＦＯ装置とデータＦＩＦＯ装置間に同期作
用が与えられる。プレデイクタＦＩＦＯ装置の先取り特
性は、作用ステツプのシーケンスから明らかである。

主メモリーに対するデータ要求がなされると、その後プ
レデイクタＦＩＦＯはダミー・バイトでロードされる。
然し、データ・バイトが主メモリーから受取られる迄は
データＦＩＦＯはロードされない。このように、もしプ
レデイクタＦＩＦＯにおけるダミー・バイトがデータ・
ワードがデータＦＩＦＯにロードされる迄にＦＩＦＯス
タツクに入つたならば、次のデータ・ワードが受取られ
る前に新たに受取られたデータ・ワードがＦＩＦＯスタ
ツクに入る旨の予示が可能である。このような条件下で
は、データに対する次の要求が主メモリーに対して発さ
れる。第９図 第９図は、第８図のシステムの作用をグラフの形態で示
すタイミング図である。

本文に開示されたシステムは非同期バス上の相互通信を
行う諸装置からなる事は理解されよう。

このように、第９図乃至第１１図のタイミング図の説明
においては絶対時間値は示されない。重要な事は発生の
絶対時間ではなくて発生の順序である。第９図において
、波形５０１はＭＰＤＣｌＯを書込みモードにおくフア
ームウエアにより与えられる信号を示し、波形５０２は
フアームウエア指令に応答して第５図のバス論理装置１
２８により与えられるサイクル要求信号を示す。

波形５０３はメガバス１３に対してＭＰＤＣｌＯにより
なされるバス・サイクル要求を示し、波形５０４は波形
５０３により示される如くメガバス１３に対して波形５
０２のサイクル要求論理信号をセツトするためバス論理
装置１２８により与えられるストローブを示す。波形５
０５は、波形５０３と５０４の論理信号に応答してメガ
バス１３に形成される論理信号を示す。波形５０６は、
ＭＰＤＣｌＯが使用中である事を示すためＭＰＤＣｌＯ
に生成された波形を示す。波形５０７は、マスター装置
により与えられたバス要求に応答してメガバス１３に対
してスレーブにより与えられる論理信号を示す。波形５
０８は、波形５０９により示される如く主メモリー装置
１２からの第２の半バス・サイクル信号に応答してメガ
バス１３に対してＭＰＤＣｌＯにより与えられる確認論
理信号を示す。波形５１０は第８図のＦＩＦＯ４ｌｌに
対してゲート４１４により与えられるロード信号を示し
、波形５１１はＦＩＦＯ４ｌｌの入力レジスタ出力の論
理的反転を示す。波形５１２は、データＦＩＦＯ４Ｏ８
および４１０が充填される時、ＦＩＦＯ４ｌｌの出力レ
ジスタにより与えられる論理信号を示す。第９図におい
て波形５０１〜５１２の説明に用いた簡略信号において
は、プラス記号（ト）は関連する波形が論理数１のレベ
ルにある時簡略記号により指示される条件が生じる事を
示す。負の記号（ハ）は、波形が論理数零のレベルにあ
る時表示された条件が生じる事を示す。データが第１図
の主メモリー装置１２から装置アダプタ１４によりサー
ビスされるデイスク装置に書込まれる時、フアームウエ
アは第８図の制御回線４１７を波形５０１の５０１ａに
示される如く論理数１のレベルに変換する。

バス・サイクルは波形５０６の５０６ａに示される如く
活動状態にないため、ＭＰＤＣｌＯは前のバス・サイク
ル要求のサービスに関与しない。このように、制御回線
４１６ａが論理数１のレベルにあり、第１１図の５１１
ａに示される如く入力レジスタＦＩＦＯ４ｌｌにより発
された論理数１の信号はゲート４１６を経てフリツプフ
ロツプ４１８をトリカーするために与えられる。これと
同時にフリツプフロツプ４１８のＱ出力は５０２ａに示
される如く論理数１のレベルに変化する。これによりサ
イクル要求５０２ａは制御回線４１９の如きメガバス１
３に与えられる。メガバス１３の１サイクルが利用可能
な時、第５図のバス論理装置１２８は論理数１のパルス
５０４ａを生じてサイクル要求５０２ａを論理数１のパ
ルス５０３ａにより示される如くメガバス１３におく。
パルス５０３ａと５０４ａに応答してメガバス１３に現
われる信号は波形５０５の論理数１のパルス５０５ａに
より示される。バス論理装置１２８は、パルス５０４ａ
と共に論理数１のパルス５０６ｂを生じてバス・サイク
ルが活動状態にある事即ちＭＰＤＣｌＯが使用中である
事を示す。

これに応答して、ゲート４１４の出力は論理数１のパル
ス５０１ａにより示される如き論理数１のレベルに変化
してダミー・バイトをＦＩＦＯ４ｌｌにロードする。Ｍ
ＰＤＣｌＯからバス・サイクル要求を受取ると同時に、
主メモリー装置１２は波形５０７の論理数１のパルス５
０７ａを生じる事により要求の受入れを確認する。

ダミー・バイトがＦＩＦＯ４ｌｌにロードされる時、波
形５１１は５１１ａで示す如く論理数零のレベルに変化
する。

波形５１１が論理数零のレベルを維持する期間ゲート４
１６は使用禁止状態となるため、波形が再び論理数１の
レベルに変化する迄これ以上のバス・サイクル要求は行
われない。主メモリー装置１２が要求されたデータ・ワ
ードを検索してこれをメガバス１３におくと、メモリー
装置は論理数１のパルス５０９ａを発してデータが利用
可能である事を示す。

更に、メモリー装置は論理数１のパルス５０５ｂを生じ
る。パルス５０５ｂおよび５０９ａの受取りと同時に、
パス論理装置１２８は、メガバス１３に論理数１のパル
ス５０７ａとして現われる論理数１の確認パルス５０８
ａを発する。パルス５０７ｂの受取り ３′と同時に、
主メモリー装置はメガバス１３を解放して別のバス・サ
イクル要求を許容する。パルス５０８ａの形成と同時に
、ＭＰＤＣｌＯはもはや５０６ｃで示されるようにバス
・サイクルの活動状態にない。ＦＩＦＯ４ｌｌの入力レ
ジスタの出 つ力が再び５１１ｂで示される如く空白状
態となるので、論理数１のパルス５０２ｂはフリツプフ
ロツプ４１８のＱ出力側に与えられて次のバス・サイク
ル要求操作を開始する。ノ 第１０図 第１０図は、デイスタ装置からメガバス１３へのデータ
転送中の第４図乃至第８図のシステムの作用を示すタイ
ミング図である。

波形６００は、装置アダプタ１４により第４図の制御回
線１１０に与えられるハードウエア・データ・サービス
要求信号を示し、波形６０１は波形６００に応答してフ
アームウエアにより与えられるハードウエア使用可能信
号を示す。

波形６０２は、波形６００と６０１の論理積即ちＡＮＤ
であるハードウエアデータ・サービス使用可能信号を示
す。波形６０２は、診断テスト中第７図のレンジ・クロ
ツク論理装置３１６のＥＮ２使用可能入力側に対してフ
アームウエアにより与えられる使用可能信号を示す。波
形６０３は、波形６０２により示される使用可能信号に
応答するレンジ・クロツク論理装置３１６の出力を示す
。

波形６０４は第８図のゲート４０３の出力および第４図
のテダプタ論理装置２９の出力を示す。波形６０５は第
８図のフリツプフロツプ４０７のＱ出力に対する否定を
示す。波形６０６と６０７はそれぞれ波形６０４と６０
５から形成され、フリツプフロツプ４０７の出力状態を
示す。波形６０８は第８図のフリツプフロツプ４１８の
Ｑ出力側に生じたバス・サイクル要求信号を示し、波形
６０９はサイクル要求が波形６０８により示される如く
なされる度にアドレス・クロツク論理装置３０４により
生成されるパルス対を示す。データがデイスク装置から
読出されると、第４図の装置アダプタ１４は論理数１の
パルス６００ａを制（財）回線１１０に与えてデータ・
バイトがＭＰＤＣｌＯに対する転送に利用可能である事
を示す。

これに応答して、第６図のフアームウエア制御システム
は使用可能ハードウエア・パルス６０１ａをハードウエ
ア制岬装置１０８に至る第４図の制御回線１０９に送る
。データ・バイトが装置アダプタ１４からＭＰＤＣｌＯ
に転送されると、波形６０２により示されるタイミング
信号は第７図のレンジ・クロツク論理装置３１６に与え
られる。これに応答して、オフセツト・レンジ・カウン
タ３０８と３０９はくオフセツト・レンジ・カウントが
終る迄減分される。その後レンジ・カウンタ３０６と３
０７は、波形６０３の論理数１のパルスにより示される
如く減分される。データ・バイトが装置アダプタ１４か
らＭＰＤＣｌＯ迄転送される度に、波形６０４により示
される如くゲート４０３の出力はフリツプフロツプ４０
７をトリカーする。

フリツプフロツプ４０７のＱ出力が論理数１のレベルに
ある時、フリツプフロツプ４０５はメガバス１３に転送
するためバス・データ・レジスタ１００に左方バイトを
ロードするようトリカーされる。この条件は、波形６０
５と波形６０７の論理数１のレベルにより示される。フ
リツプフロツプ４０７のＱ出力が論理数１のレベルに変
化する時、フリツプフロツプ４０６はメガバス１３に対
する転送のためレジスタ１００に右方バイトをロードす
るようトリカーされる。この条件は、波形６０５の論理
数零のレベルと波形６０６の論理数１のレベルにより示
される。左方および右方のデータ・バイトから成るデー
タ・ワードがレジスタ１００において形成された時、フ
アームウエア制御下のバス論理装置１２８は第８図の制
（財）回線４１６ａに対してバス・サイクル活動信号を
与えてフリツプフロツプ４１８をトリカーする。

これによりバス・サイクル要求が波形６０８の論理数１
のレベルにより示される如く生成される。使用中のサイ
クル要求が生成される度に、バス論理装置１２８は、波
形６０９により示される如く論理数１のパルス対を生じ
るようにアドレス・クロツク論理装置３０４を使用可能
にする。これと同時にバス・アドレス・カウンタ３００
，３０２，３０３に記憶された主メモリー・アドレスは
２だけ増分される。レンジ・カウントが終了する前には
データがＭＰＤＣｌＯへの転送には利用可能でない暫時
条件が生じる場合は、装置アダプタは第４図の回線１２
５に対して割込みを生じ、・制御をシステムのハードウ
エア・システムからフアームウエアに戻す。

この場合、波形６０１の使用可能ハードウエア信号は６
０１ｂに示す如く論理数零のレベルに変化する。データ
が再び転送に利用可能である事を第４図の回線１１０に
対して論理数１のパルス６００ｂを与える事により装置
アダプタ１４が示す迄．これ以上のＭＰＤＣ活動は生じ
ない。その後データ転送は、前述の如くレンジ・カウン
タがカウントを尽す迄継続する。第１１図 第１１図は書込み操作の間の第４図乃至第８図のシステ
ムの操作を示すタイミング図である。

波形７００は第４図の制御回線１１０に対し装置アダプ
タ１４により与えられるハードウエア、データ・サービ
ス要求信号を示し、波形７０１は第４図の制（財）回線
２９ａと１１８ｂに対してアダプタの論理装置２９によ
り与えられるストローブ信号を示す。波形７０２は第８
図のゲート４０３の出力を示し、波形７０３はフリツプ
フロツプ４０７のＱ出力の論理的否定を示す。波形７０
４はフリツプフロツプ４０５のＱ出力の論理的否定を示
し、波形７０５はＦＩＦＯ４Ｏ８の出力レジスタ（０Ｐ
Ｒ）出力を示す。波形７０６はフリツプフロツプ４０６
のＱ出力の論理的否定を示し、波形７０７はフリツプフ
ロツプ４１０の０ＰＲ出力を示す。

波形７０８はＦＩＦＯ４ｌｌの０ＰＲ出力を示し、波形
７０９はＦＩＦＯ４ｌｌのＩＰＲ出力の論理的否定を示
す。波形７１０はフリツプフロツプ４１８のＱ出力を示
し、波形７１１は波形７１０に応答してバス論理装置１
２８により生成されるバス・サイクル要求信号を示す。
波形７１２は、波形７１１のバス・サイクル要求パルス
に応答してＭＰＤＣｌＯを使用中の状態にするバス・サ
イクル活動信号を示す。

波形７１３はバス論理装置１２８により与えられ．主メ
モリー装置１２がＭＰＤＣｌＯからのデータ要求を確認
しなければならない期間を表示するデータ・サイクル信
号を示す。波形７１４は、ＭＰＤＣと主メモリー間の初
期接続手順の結果としてメガバス１３に生じるバス要求
および確認パルスを示す。波形７１５はマスター・シス
テムの装置からのバス要求に応答してスレーブ・システ
ムの装置により与えられるバス確認パルスを示し、波形
７１６は波形７１５のパルスに反映されるＭＰＤＣ確認
パルスを示す。波形７１７と７１８はそれぞれ主メモリ
ー装置１２から装置アダプタ１４に対するデータの転送
中生成されるアドレス増分パルスおよびレンジ減分パル
スを示す。主メモリーからのデータの転送に先立つて装
置アダプタ１４はデイスク装置の書込み・＼ツドを表示
された記録に定置する。

デイスク装置が書込み操作の用意ができた後、パルス７
００ａにより示される如くハードウエア・サービス要求
信号を制御回線１１０に送る。これと同時にバス論理装
置１２８は主メモリー装置１２からのデータを要求する
。主メモリー装置１２はこれに応答してデータを第４図
のデータ・レジスタ８２に与える。データ制御装置１１
３の制御下で、データはデータ・レジスタ８２からデー
タＦＩＦＯ４Ｏ８と４１０に転送される。データＦＩＦ
Ｏが充填されると、ハードウエア制御装置１０８はアダ
プタ論理装置２９に信号する。論理装置２９は更にスト
ローブ・パルス７０１ａを装置アダプタ１４に発して、
データ・バイトが転送中である事を表示する。同時に、
第８図のゲート４０３はパルス７０２ａを発して、装置
アダプタ１４に転送するためＦＩＦＯ４Ｏ８と４１０の
１つからデータ・バイトを選択する。ゲート４０３の出
力に応答して、第８図のフリツプフロツプ４０７はパル
ス７０３ａを発してフリツプフロツプ４０５をトリカー
する。フリツプフロツプ４０５は更にパルス７０４ａを
発してＦＩＦＯ４Ｏ８からデータ・バイトを選択する。
データ・バイトがＦＩＦＯ４Ｏ８の出力レジスタから取
出される時、ＦＩＦＯ（７）０ＰＲ出力は７０５ａで示
される如く論理数零のレベルに変化する。０ＰＲ出力は
更に波形７０４の７０４ｂに示される如くＦＩＦＯ４Ｏ
５をりセツトする。

データ・バイトが装置アダプタ１４により取出された時
、アダプタは第２のハードウエア・データ・サービス要
求パルス７００ｂを発する。これに応答して、アダプタ
論理装置２９のパルス７０１ｂおよびゲート４０３のパ
ルス７０２ｂは前述の如く生成される。パルス７０２ｂ
の発生と同時に、フリツプフロツプ４０７のＱ出力は波
形７０３の７０３ｂで示される如くフリツプフロツプ４
０６をトリカーする。これと同時にフリツプフロツプ４
０６のＱ出力は論理数１・のパルス７０６ａを発してＦ
ＩＦＯ４ｌＯの出力レジスタをアンロードする。データ
・バイトが出力レジスタから転送されると、ＦＩＦＯ４
ｌＯの０ＰＲ出力は波形７０７の７０７ａにより示され
る如く論理数零に変化する。０ＰＲ出力の論理的変化に
応答して、フリツプフロツプ４０６は７０６ｂで示され
る如くりセツトされる。

前に述べた如く、ＦＩＦＯ４ｌｌはＦｌＦＯ４ｌＯがア
ンロードされると同時にアンロードされる。

このように、ＦＩＦＯ４ｌＯの０ＰＲ出力が論理数零に
変化する時、ＦＩＦＯ４ｌｌの０ＰＲ出力も又波形７０
８の７０８ａで示される如く論理数零に変化する。別の
ダミーバイトがＦＩＦＯ４ｌｌの出力レジスタに入る時
、０ＰＲ出力は７０８ｂで示される如く論理数１に変化
する。更に、入力レジスタ出力１ＰＲは７０９ａで示す
如く状態を変更する。これにより制御回線４１９上のバ
ス・サイクル要求は論理数１のノカレス７１０ａで示さ
れる如く開始される。パルス７１０ａに応答して、第５
図のバス論理装置１２８はストローブ・パルス７１３ａ
を発してサイクル要求パルス７１０ａをパルス７１１ａ
で示される如くメガバス１３におく。ストローブ７１３
ａとパルス７１１ａの発生と同時に、パルス７１４ａは
メガバス１３により主メモリー装置１２に送られる。サ
イクル要求パルス７１０ａが生成される時、バス論理装
置１２８はＭＰＤＣｌＯを論理１のパルス７１２ａで示
される如く使用中の状態にする。パルス７１２ａの持続
期間中、ＭＰＤＣｌＯはパルス７１４ａにより示される
如く主メモリー装置１２に対してデータ要求を発して応
答を待つ。もしメモリー装置１２がバス・サイクル要求
およびＭＰＤＣｌＯにより与えられた主メモリー・アド
レスを受入れるならば、主メモリー装置はパルス７１５
ａを発する。これに応答して、第５図のバス論理装置１
２８は、波形７１１により示されるバス・サイクル要求
信号を７１１ｂに示す如く論理数零のレベルに変化する
。論理数１のパルス７１２ａにより示される期間を超え
ない期間中、主メモリー装置は表示された主メモリー・
アドレスにおける内容を検索し、そのデータをメガバス
１３に与える。更に、主メモリー装置はパルス７１４ｂ
を発して、表示された主メモリー・アドレスにおけるデ
ータが次に来るべきものである旨をＭＰＤＣｌＯに通知
する。これに応答して、バス論理装置１２８はストロー
ブ７１６ａを発してメガバス１３上に確認パルス７１５
ｂをおく。これと同時に、バス論理装置は、波形７１２
の論理数零のレベル７１２ｂにより示される如く使用中
の状態からＭＰＤＣｌＯを解除するのである。前述のプ
ロセスは、レンジ・カウントにより示されるデータ・バ
イトの合計数が主メモリー装置１２から装置アダプタ１
４迄転送される迄反復される。データ転送過程において
は、バス・アドレス・カウンタ３００，３０２，３０３
が増分され、レンジ・カウンタ３０６〜３０９が減分さ
れる。

特に、データ要求がパルス７１５ａにより示される如く
主メモリー装置１２に対してなされる毎に、アドレス・
カウンタはパルス７１７ａ及び７１７ｂにより示される
如く２回増分される。更に、データ・バイトが主メモリ
ー装置１２からＭＰＤＣｌＯにより要求される毎にレン
ジ・カウンタが減分される。データ・ワードに対する要
求７１０ａが発される時、１つの減分指令がパルス７１
８ａにより示される如く発される。パルス７１８ｂによ
り示される第２の減分指令は、主メモリー装置１２によ
り生じる。本発明によれば、データが主メモリーから要
求される前に周辺装置コントローラにおける記憶場所の
可用度を予示するための論理データ転送制御システムが
提供される。

このように、その間の情報の非同期転送のため複数個の
システム装置が共通の通信バスと電気的に結合されるデ
ータ処理環境においては、主メモリーから周辺装置コン
トローラに対するデータ転送速度はデータの欠落なくし
て許容される。本発明についてはその特定の実帷態様に
関して記述したが、これ以外の変更例は当業者にとつて
明白である事は理解されるべきであり、頭書の特許請求
の範囲にはか＼る変更例が網羅されるべく意図されてい
る。

【図面の簡単な説明】

第１図は共通の通信バスに電気的に結合されるシステム
機器を有するデータ処理システムの機能的ブ胎ツク図、
第２図は第１図のデイスク・コントローラの機能的プロ
ツク図、第３図は第１図の共通バスに転送される通信ワ
ードを示すグラフ、第４図および第５図は第１図のデイ
スク・コントローラの詳細な機能的プロツク図、第６図
は第４図および第５図のシステムの作用の制御に使用さ
れるフアームウエア制御システムの作用的プロツク図、
第７図は第４図および第５図のレンジ制御装置とオフセ
ツト・レンジ制御装置の詳細な機能的プロツク図、第８
図は本発明の一実帷態様である第４図のデータＦＩＦＯ
装置の詳細な論理図、第９図は第８図のシステムの作用
のタイミング図、第１０図はデイスク装置から共通通信
バスへのデータ転送の間の第４図乃至第８図のシステム
の作用を示すタイミング図、および第１１図は第１図の
主メモリーからデイスク・アダプタへのデータ転送の間
の第４図乃至第８図のシステムの作用を示すタイミング
図である。 １０・・・・・・中規模性能デイスク・コントローラ（
ＭＰＤＣ）、１１・・・・・・中央処理装置（ＣＰＵ）
、１２・・・・・・主メモリー装置、１３・・・・・・
メガバス、１４・・・・・・装置アダプタ、１５・・・
・・・デイスク装置、２０・・・・・・論理装置、２１
・・・・・・アドレス・ケーブル、２２・・・・・ルン
ジ兼オフセツト・レンジ論理装置、２３・・・・・・制
御ケーブル、２４・・・・・・演算論理装置（ＡＬＵ）
、２５，３０，３２，３３・・・・・・両方向性制御ケ
ーブル、２６，２８・・・・・・制御ケーブル、２７・
・・・・・マイクロプログラム制御記憶論理装置、２９
・・・・・・アダプタ論理装置、３１・・・・・・スク
ラツチパツド・メモリー装置、３４・・・・・・バス論
理装置、３５・・・・・・一方向性制御ケーブル、３６
・・・・・・データ論理装置、３７・・・・・・両方向
性データ・ケーブル、３８・・・・・・両方向性通信ケ
ーブル、３９，４０・・・・・・両方向性制御ケーブル
、４１・・・・・・両方向性データ・ケーブル、４２・
・・・・・システム・クロツク装置、４３・・・・・・
クロツク論理装置、４４・・・・・・制御回線。

Claims (1)

1. 【特許請求の範囲】 １ 主メモリー装置と、その間での情報の非同期転送の
   ため共通の通信バスに電気的に結合された周辺装置コン
   トローラを含む複数個のシステム装置を有するデータ処
   理システムにおける周辺記憶装置をサービスする、ハー
   ドウェア制御装置及びファームウェア制御装置を有する
   周辺装置コントローラのための論理データ転送制御装置
   において、ａ、前記共通バスへ前記ハードウェア制御装
   置により出されたデータ要求に応答して、前記主メモリ
   ー装置から２進情報を受け取る複数個のデータＦＩＦＯ
   装置と、ｂ、前記複数個のデータＦＩＦＯ装置が前記２
   進情報を受け取る容量を予測するため、前記データ要求
   の初めに出されるロード制御信号に応答するプレディク
   タＦＩＦＯ装置と、ｃ、前記ハードウェア制御装置へバ
   スサイクル要求を出し、前記プレディクタＦＩＦＯ装置
   へ前記ロード制御信号を出すために、前記プレディクタ
   ＦＩＦＯ装置からの入力制御信号と前記ファームウェア
   及びハードウェア制御装置に応答する第１の論理制御装
   置と、ｄ、前記周辺記憶装置に対するデータの転送のた
   め前記複数個のデータＦＩＦＯ装置とプレディクタＦＩ
   ＦＯ装置をアンロードするため前記プレディクタＦＩＦ
   Ｏ装置の出力レジスタ制御信号に応答する第２の論理制
   御装置とを設ける事を特徴とする情報転送制御装置。 ２ データ通路として並列に動作する複数個のデータＦ
   ＩＦＯ装置と、プレディクタＦＩＦＯ装置とを有する周
   辺装置コントローラを介するデータ処理システムの主メ
   モリーからのデータワードの転送を制御する方法であつ
   て、前記コントローラが共通の通信バス上で前記主メモ
   リーと非同期的に通信する前記制御方法において、ａ、
   前記コントローラから前記主メモリーに向けてデータ要
   求を生成し、ｂ、前記複数個のデータＦＩＦＯ装置内に
   第１のデータ・ワードがロードされる前に、該複数個の
   データＦＩＦＯ装置が第２のデータワードを受け取る容
   量の表示を与えるため前記データ要求と同時に前記プレ
   ディクタＦＩＦＯ装置に制御フラッグ・バイトをロード
   し、ｃ、前記主メモリーから前記複数個のデータＦＩＦ
   Ｏ装置に対するデータ・ワードのローディングと同時に
   前記プレディクタＦＩＦＯ装置の入力制御信号を検出し
   、ｄ、前記複数個のデータＦＩＦＯ装置が追加のデータ
   を受け取る容量を有することを前記入力制御信号が表示
   する時は、ａ乃至ｃまでの段階をくりかえし、ｅ、前記
   複数個のデータＦＩＦＯ装置が追加のデータを受け取る
   容量を有しないことを前記入力制御信号が表示する時は
   、前記複数個のデータＦＩＦＯ装置とプレディクタＦＩ
   ＦＯ装置をアンロードする事からなる事を特徴とする情
   報転送制御方法。