JP3262569B2 - アナログ−デジタル変換システム - Google Patents
アナログ−デジタル変換システムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般的にはアナログ
−デジタル変換器に関し、かつ、より特定的には、少な
くとも１つのマルチプレクサ集積回路に結合されかつこ
れを制御することができるＡ／Ｄコンバータ集積回路を
備えたＡ／Ｄコンバータシステムに関する。本発明は、
本件出願と同時に出願されかつ本発明と同じ譲受人に譲
渡された以下の発明に関連する。 ウィリアム・ディ・ヒューストン他により発明された、
「プログラム可能な制御テーブルを用いた自動Ａ／Ｄ変
換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「プログラム可能なサンプル時間を用いた自動
Ａ／Ｄ変換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「選択可能な結果フォーマットを備えた自動Ａ
／Ｄ変換器動作」
−デジタル変換器に関し、かつ、より特定的には、少な
くとも１つのマルチプレクサ集積回路に結合されかつこ
れを制御することができるＡ／Ｄコンバータ集積回路を
備えたＡ／Ｄコンバータシステムに関する。本発明は、
本件出願と同時に出願されかつ本発明と同じ譲受人に譲
渡された以下の発明に関連する。 ウィリアム・ディ・ヒューストン他により発明された、
「プログラム可能な制御テーブルを用いた自動Ａ／Ｄ変
換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「プログラム可能なサンプル時間を用いた自動
Ａ／Ｄ変換器動作」 ジュールス・ディ・キャムベル・ジュニア他により発明
された、「選択可能な結果フォーマットを備えた自動Ａ
／Ｄ変換器動作」
【０００２】
【従来の技術】本発明は、例えば、自動車用制御システ
ムにおいてアナログ情報のコンピュータ検知のために、
アナログ信号をデジタル信号に変換することを必要とす
る用途に有用性がある。さらに説明すると、自動車用エ
ンジン制御システムにおいては、マイクロコンピュータ
は種々の変換器からのアナログ信号情報をそれが該マイ
クロコンピュータによって処理できるようになる前にデ
ジタル信号情報に変換されることを要求する。そのよう
なアナログ信号情報の例はマニフォルド圧力、酸素、回
転速度、オペレータ入力、バッテリ電圧、アンチノッ
ク、その他についてのセンサの出力である。典型的な自
動車の用途においては、多くの異なるアナログ信号が変
換される必要がある。各々対応するアナログ信号に応答
する数多くのチャネル入力を備えたＡ／Ｄ変換器モジュ
ール、および前記アナログ信号をデジタル信号への変換
のためにＡ／Ｄ回路にゲーティングするためのマルチプ
レクサを設けることが知られている。チャネル入力の最
適の数はＡ／Ｄ変換器が使用される特定の用途に依存す
る。Ａ／Ｄ変換器のＩ／Ｏピンの数を最小限に留めなが
ら、変換できるアナログ信号の数を増加するための方法
に関しこの技術においてかなりの必要性が存在する。ま
た、特定の用途に応じて、広範囲の数のアナログ入力を
収容できるＡ／Ｄ変換器回路を提供する必要性が存在す
る。Ａ／Ｄ変換器モジュールに対し１つまたはそれ以上
の外部マルチプレクサ（ＭＵＸ）ＩＣを設けることが知
られている。このようにして、サンプルされかつ変換さ
れ得るアナログ信号の数を増大することができる。さら
に、外部ＭＵＸ ＩＣの使用は複数のアナログ信号がそ
れらの発生源のより近くで終端されることを許容し、そ
れによりアナログ信号源およびＡ／Ｄ変換器モジュール
の間のケーブルまたは導体の数を最小限にする。重量、
容積、およびシールドの付随する低減は車両の用途に対
しては特に重要な利点である。Ａ／Ｄ変換器モジュール
の外部にある各々のＭＵＸは、例えば、８つのアナログ
入力に応答することができる。該Ａ／Ｄ変換器システム
の中央処理ユニット（ＣＰＵ）を含む、ソフトウェア制
御のもとでは、個々のＭＵＸはＣＰＵによりアドレスす
ることができ、かつ８つのアナログ値の内の１つが対応
するデジタル値への変換のために前記変換器に入力され
得る。
ムにおいてアナログ情報のコンピュータ検知のために、
アナログ信号をデジタル信号に変換することを必要とす
る用途に有用性がある。さらに説明すると、自動車用エ
ンジン制御システムにおいては、マイクロコンピュータ
は種々の変換器からのアナログ信号情報をそれが該マイ
クロコンピュータによって処理できるようになる前にデ
ジタル信号情報に変換されることを要求する。そのよう
なアナログ信号情報の例はマニフォルド圧力、酸素、回
転速度、オペレータ入力、バッテリ電圧、アンチノッ
ク、その他についてのセンサの出力である。典型的な自
動車の用途においては、多くの異なるアナログ信号が変
換される必要がある。各々対応するアナログ信号に応答
する数多くのチャネル入力を備えたＡ／Ｄ変換器モジュ
ール、および前記アナログ信号をデジタル信号への変換
のためにＡ／Ｄ回路にゲーティングするためのマルチプ
レクサを設けることが知られている。チャネル入力の最
適の数はＡ／Ｄ変換器が使用される特定の用途に依存す
る。Ａ／Ｄ変換器のＩ／Ｏピンの数を最小限に留めなが
ら、変換できるアナログ信号の数を増加するための方法
に関しこの技術においてかなりの必要性が存在する。ま
た、特定の用途に応じて、広範囲の数のアナログ入力を
収容できるＡ／Ｄ変換器回路を提供する必要性が存在す
る。Ａ／Ｄ変換器モジュールに対し１つまたはそれ以上
の外部マルチプレクサ（ＭＵＸ）ＩＣを設けることが知
られている。このようにして、サンプルされかつ変換さ
れ得るアナログ信号の数を増大することができる。さら
に、外部ＭＵＸ ＩＣの使用は複数のアナログ信号がそ
れらの発生源のより近くで終端されることを許容し、そ
れによりアナログ信号源およびＡ／Ｄ変換器モジュール
の間のケーブルまたは導体の数を最小限にする。重量、
容積、およびシールドの付随する低減は車両の用途に対
しては特に重要な利点である。Ａ／Ｄ変換器モジュール
の外部にある各々のＭＵＸは、例えば、８つのアナログ
入力に応答することができる。該Ａ／Ｄ変換器システム
の中央処理ユニット（ＣＰＵ）を含む、ソフトウェア制
御のもとでは、個々のＭＵＸはＣＰＵによりアドレスす
ることができ、かつ８つのアナログ値の内の１つが対応
するデジタル値への変換のために前記変換器に入力され
得る。
【０００３】
【発明が解決しようとする課題】しかしながら、このシ
ステムは、システムＣＰＵのソフトウェアの介在を必要
とするという不都合を有する。従って、システムＣＰＵ
のソフトウェア動作に不当に負担をかけることなしに外
部のＭＵＸのＩＣを利用できるＡ／Ｄ変換器システムを
提供することが多いに必要となる。従って、本発明の目
的はＡ／Ｄ変換器モジュールがその１部であるＩＣのＩ
／Ｏピンの数を最小限にしながら広範囲のアナログ入力
を収容できるＡ／Ｄ変換器システムを提供することにあ
る。本発明の他の目的は、システムＣＰＵにおけるソフ
トウェア動作に負担をかけることなしに、外部ＭＵＸ回
路を利用できるＡ／Ｄ変換器システムを提供することに
ある。
ステムは、システムＣＰＵのソフトウェアの介在を必要
とするという不都合を有する。従って、システムＣＰＵ
のソフトウェア動作に不当に負担をかけることなしに外
部のＭＵＸのＩＣを利用できるＡ／Ｄ変換器システムを
提供することが多いに必要となる。従って、本発明の目
的はＡ／Ｄ変換器モジュールがその１部であるＩＣのＩ
／Ｏピンの数を最小限にしながら広範囲のアナログ入力
を収容できるＡ／Ｄ変換器システムを提供することにあ
る。本発明の他の目的は、システムＣＰＵにおけるソフ
トウェア動作に負担をかけることなしに、外部ＭＵＸ回
路を利用できるＡ／Ｄ変換器システムを提供することに
ある。
【０００４】
【課題を解決するための手段および作用】本発明は、上
述の要求をメインシステムのＣＰＵの介在なしにＡ／Ｄ
変換器モジュールにより自動的に外部のＭＵＸがアドレ
スされかつサンプルされるＡ／Ｄ変換器システムを提供
することにより満たす。「モジュール」という用語はこ
こでは集積回路または集積回路の１部を示すために用い
られていることを理解すべきである。これらおよび他の
目的は本発明の好ましい実施例によれば複数のデータ入
力端子、少なくとも１つのアドレス入力ポート、および
少なくとも１つのデータ出力端子を有する少なくとも１
つのマルチプレクサ回路とともに使用するためのアナロ
グ−デジタル変換システムを提供することによって達成
され、該変換システムはアナログ−デジタル変換器、前
記データ入力端子の１つを識別するアドレスを特定する
少なくとも１つのコマンドワードを読み取るための手
段、および前記読み取り手段に応答し１つのデータ入力
端子におけるアナログ信号をサンプルするための手段を
具備する。
述の要求をメインシステムのＣＰＵの介在なしにＡ／Ｄ
変換器モジュールにより自動的に外部のＭＵＸがアドレ
スされかつサンプルされるＡ／Ｄ変換器システムを提供
することにより満たす。「モジュール」という用語はこ
こでは集積回路または集積回路の１部を示すために用い
られていることを理解すべきである。これらおよび他の
目的は本発明の好ましい実施例によれば複数のデータ入
力端子、少なくとも１つのアドレス入力ポート、および
少なくとも１つのデータ出力端子を有する少なくとも１
つのマルチプレクサ回路とともに使用するためのアナロ
グ−デジタル変換システムを提供することによって達成
され、該変換システムはアナログ−デジタル変換器、前
記データ入力端子の１つを識別するアドレスを特定する
少なくとも１つのコマンドワードを読み取るための手
段、および前記読み取り手段に応答し１つのデータ入力
端子におけるアナログ信号をサンプルするための手段を
具備する。
【０００５】
【実施例】本発明は添付の特許請求の範囲に特定的に指
摘されている。しかしながら、本発明の他の特徴は添付
の図面とともに以下の詳細な説明を参照することにより
より明らかとなりかつ本発明がもっともよく理解される
であろう。
摘されている。しかしながら、本発明の他の特徴は添付
の図面とともに以下の詳細な説明を参照することにより
より明らかとなりかつ本発明がもっともよく理解される
であろう。
【０００６】［概略説明］図１は、Ａ／Ｄ変換器集積回
路（ＩＣ）および１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換器システムを示す。キ
ュード（ｑｕｅｕｅｄ）Ａ／Ｄ変換器モジュール（ＱＡ
ＤＣ）１は１つまたはそれ以上の外部マルタプレクサ
（ＭＵＸ）１０，１２，および１４に結合されて示され
ている。好ましい実施例においては、ＱＡＤＣ １およ
び外部ＭＵＸは集積回路として実施される。外部マルチ
プレクサはモトローラ・インコーポレイテッドから、例
えば、部品番号ＭＣ１４０５１またはＭＣ７４ＨＣ４０
５１として商業的に入手可能である。キュードＡ／Ｄ変
換器モジュール（ＱＡＤＣ）１はここでは“キュード”
と記述されているが、その理由は、以下により詳細に説
明するように、それは変換コマンドワードの１つまたは
それ以上のキューに応じて動作するからである。ＱＡＤ
Ｃ １は、一般的に参照番号２で示された、複数のＩ／
Ｏピン、アナログＭＵＸ部４、アナログ変換器部６、お
よび制御を行ないかつデジタル結果を記憶する部分８を
具備する。ＱＡＤＣのＩ／Ｏピン構成は１２ピン版（ｖ
ｅｒｓｉｏｎ）から２０ピン版まで変化する。ＱＡＤＣ
１の適切なピンには電源ＶＳＳＡおよびＶＤＤＡ、基
準ＶＲＨ０およびＶＲＬ０、別の（ａｌｔｅｒｎａｔ
ｅ）基準ＶＲＨ１およびＶＲ Ｌ１、そして外部トリガＥ
ＴＲＩＧ１およびＥＴＲＩＧ２が結合されている。ＱＡ
ＤＣ １のＩ／Ｏピンの８つはポートＡ Ｉ／Ｏピンと
して機能しかつＰＡ０−ＰＡ７と名付られており、一方
８つの他のものはポートＢ入力ピンとして機能しかつＰ
Ｂ０−ＰＢ７と名付けられている。接頭語“ＰＡ”はポ
ートＡを示し、かつ接頭語“ＰＢ”はポートＢを示す。
外部ＭＵＸ１０，１２，および１４は各々８つのアナロ
グ入力チャネルを具備するものとして示されている。例
えば、ＭＵＸ １０はアナログ入力チャネルＡＮ１６，
ＡＮ１８，ＡＮ２０，ＡＮ２２，ＡＮ２４，ＡＮ２６，
ＡＮ２８，およびＡＮ３０を有する。外部ＭＵＸはアド
レスラインＭＡ０−ＭＡ２を介してアドレスされる。接
頭文字“ＭＡ”はマルチプレックスされたアドレスを示
す。ＭＵＸ １０，１２，および１４の出力はそれぞれ
ラインＡＮｘ，ＡＮｙ，およびＡＮｚに結合されてい
る。接頭文字“ＡＮ”はアナログ入力を示す。後にさら
に説明するように、Ｉ／Ｏピン２の多くは複数の機能を
達成するためにプログム可能である。また後に説明する
ように、ＱＡＤＣ １はＭＵＸ １０，１２，および１
４に入力されているアナログ信号を自動的に読取りかつ
該アナログ値をＱＡＤＣ１のデジタル結果部８に記憶さ
れるデジタル値に変換する。
路（ＩＣ）および１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換器システムを示す。キ
ュード（ｑｕｅｕｅｄ）Ａ／Ｄ変換器モジュール（ＱＡ
ＤＣ）１は１つまたはそれ以上の外部マルタプレクサ
（ＭＵＸ）１０，１２，および１４に結合されて示され
ている。好ましい実施例においては、ＱＡＤＣ １およ
び外部ＭＵＸは集積回路として実施される。外部マルチ
プレクサはモトローラ・インコーポレイテッドから、例
えば、部品番号ＭＣ１４０５１またはＭＣ７４ＨＣ４０
５１として商業的に入手可能である。キュードＡ／Ｄ変
換器モジュール（ＱＡＤＣ）１はここでは“キュード”
と記述されているが、その理由は、以下により詳細に説
明するように、それは変換コマンドワードの１つまたは
それ以上のキューに応じて動作するからである。ＱＡＤ
Ｃ １は、一般的に参照番号２で示された、複数のＩ／
Ｏピン、アナログＭＵＸ部４、アナログ変換器部６、お
よび制御を行ないかつデジタル結果を記憶する部分８を
具備する。ＱＡＤＣのＩ／Ｏピン構成は１２ピン版（ｖ
ｅｒｓｉｏｎ）から２０ピン版まで変化する。ＱＡＤＣ
１の適切なピンには電源ＶＳＳＡおよびＶＤＤＡ、基
準ＶＲＨ０およびＶＲＬ０、別の（ａｌｔｅｒｎａｔ
ｅ）基準ＶＲＨ１およびＶＲ Ｌ１、そして外部トリガＥ
ＴＲＩＧ１およびＥＴＲＩＧ２が結合されている。ＱＡ
ＤＣ １のＩ／Ｏピンの８つはポートＡ Ｉ／Ｏピンと
して機能しかつＰＡ０−ＰＡ７と名付られており、一方
８つの他のものはポートＢ入力ピンとして機能しかつＰ
Ｂ０−ＰＢ７と名付けられている。接頭語“ＰＡ”はポ
ートＡを示し、かつ接頭語“ＰＢ”はポートＢを示す。
外部ＭＵＸ１０，１２，および１４は各々８つのアナロ
グ入力チャネルを具備するものとして示されている。例
えば、ＭＵＸ １０はアナログ入力チャネルＡＮ１６，
ＡＮ１８，ＡＮ２０，ＡＮ２２，ＡＮ２４，ＡＮ２６，
ＡＮ２８，およびＡＮ３０を有する。外部ＭＵＸはアド
レスラインＭＡ０−ＭＡ２を介してアドレスされる。接
頭文字“ＭＡ”はマルチプレックスされたアドレスを示
す。ＭＵＸ １０，１２，および１４の出力はそれぞれ
ラインＡＮｘ，ＡＮｙ，およびＡＮｚに結合されてい
る。接頭文字“ＡＮ”はアナログ入力を示す。後にさら
に説明するように、Ｉ／Ｏピン２の多くは複数の機能を
達成するためにプログム可能である。また後に説明する
ように、ＱＡＤＣ １はＭＵＸ １０，１２，および１
４に入力されているアナログ信号を自動的に読取りかつ
該アナログ値をＱＡＤＣ１のデジタル結果部８に記憶さ
れるデジタル値に変換する。
【０００７】［キュードＡ／Ｄ変換器モジュール］図２
は、本発明のＡ／Ｄ変換器モジュールのブロック図を示
す。キュードＡ／Ｄ変換器モジュール（ＱＡＤＣ）１
は、参照番号２１で示され、ピンＰＡ０−ＰＡ７を含
む、ポートＡ、および、参照数字２２で示され、ピンＰ
Ｂ０−ＰＢ７を含む、ポートＢを具備する。ポートＡお
よびＢはバス３０に結合されている。一対の主な基準電
圧ＶＲＬ０ ２７およびＶＲＨ０ ２９もまたバス３０
に結合されている。バス３０にはまた基準ＭＵＸ（４：
２）２６、チャネルＭＵＸ（１６：２）２８、外部トリ
ガ回路３２、ポートＡ Ｉ／Ｏ回路３４、およびポート
Ｂ入力回路３６が結合されている。アドレスデコード回
路３８がポートＡ Ｉ／Ｏ回路３４およびポートＢ入力
回路３６に結合されている。キュードＡ／Ｄ変換器モジ
ュール１は１０ビット逐次近似または逐次比較変換器部
を具備し、該変換器部はサンプル・アンド・ホールド回
路４０および４２、２：１ ＭＵＸ ４４、１０ビット
容量型デジタル−アナログ変換器（ＣＤＡＣ）（電荷再
配分型）５２、ダミーＣＤＡＣ ５４、比較器５６、お
よび逐次近似レジスタ（ＳＡＲ）５８を含む。当業者に
は逐次近似または逐次比較型変換器は１０ビットより多
くまたは少ないビットを有してもよいことが明らかであ
ろう。また、デジタル−アナログ変換器は抵抗のみのタ
イプ、容量のみのタイプ、または抵抗／容量タイプのも
のでもよいことも明らかであろう。チャージポンプおよ
びバイアス回路２４はＭＵＸ ２６，２８，および４４
へ、サンプル・アンド・ホールド回路４０および４２
へ、ＣＤＡＣ ５２およびダミーＣＤＡＣ ５４へ、お
よび比較器５６へバイアス電圧を与える。キュードＡ／
Ｄ変換器モジュール１はさらにモジュール間バス７２に
結合されたバスインタフェースユニット（ＢＩＵ）７０
を具備する。クロック、データ、制御、およびアドレス
情報を双方向に伝送するモジュール間バス７２はホスト
データ処理システム（図示せず）に結合することができ
る。内部アドレスバス３１を介しバスインタフェースユ
ニット７０にはアドレスデコード回路３８、制御レジス
タおよび論理回路６０、データフォーマット回路６８、
およびアドレスデコード回路６６が結合されている。内
部データバス３３を介してバスインタフェースユニット
７０にはまたポートＡ Ｉ／Ｏ回路３４、ポートＢ入力
回路３６、制御レジスタおよび論理回路６０、およびデ
ータフォーマット回路６８が結合されている。制御レジ
スタおよび論理回路６０にはまた外部トリガ３２、サン
プルタイマ４６、周期的タイマ４８、プリスケーラ回路
５０、コマンド制御ワード（ＣＣＷ）のテーブル６２お
よび結果テーブル６４を記憶するランダムアクセスメモ
リ（ＲＡＭ）、アドレスデコード回路６６、ＳＡＲ ５
８、２：１サンプル・アンド・ホールドＭＵＸ ４４、
および１６：２チャネルＭＵＸ ２８が結合されてい
る。また、キュードＡ／Ｄ変換器モジュール１にはピン
ＶＤＤＡ ３５およびＶＳ ＳＡ ３７を介して適切なア
ナログ電源電圧が結合されている。
は、本発明のＡ／Ｄ変換器モジュールのブロック図を示
す。キュードＡ／Ｄ変換器モジュール（ＱＡＤＣ）１
は、参照番号２１で示され、ピンＰＡ０−ＰＡ７を含
む、ポートＡ、および、参照数字２２で示され、ピンＰ
Ｂ０−ＰＢ７を含む、ポートＢを具備する。ポートＡお
よびＢはバス３０に結合されている。一対の主な基準電
圧ＶＲＬ０ ２７およびＶＲＨ０ ２９もまたバス３０
に結合されている。バス３０にはまた基準ＭＵＸ（４：
２）２６、チャネルＭＵＸ（１６：２）２８、外部トリ
ガ回路３２、ポートＡ Ｉ／Ｏ回路３４、およびポート
Ｂ入力回路３６が結合されている。アドレスデコード回
路３８がポートＡ Ｉ／Ｏ回路３４およびポートＢ入力
回路３６に結合されている。キュードＡ／Ｄ変換器モジ
ュール１は１０ビット逐次近似または逐次比較変換器部
を具備し、該変換器部はサンプル・アンド・ホールド回
路４０および４２、２：１ ＭＵＸ ４４、１０ビット
容量型デジタル−アナログ変換器（ＣＤＡＣ）（電荷再
配分型）５２、ダミーＣＤＡＣ ５４、比較器５６、お
よび逐次近似レジスタ（ＳＡＲ）５８を含む。当業者に
は逐次近似または逐次比較型変換器は１０ビットより多
くまたは少ないビットを有してもよいことが明らかであ
ろう。また、デジタル−アナログ変換器は抵抗のみのタ
イプ、容量のみのタイプ、または抵抗／容量タイプのも
のでもよいことも明らかであろう。チャージポンプおよ
びバイアス回路２４はＭＵＸ ２６，２８，および４４
へ、サンプル・アンド・ホールド回路４０および４２
へ、ＣＤＡＣ ５２およびダミーＣＤＡＣ ５４へ、お
よび比較器５６へバイアス電圧を与える。キュードＡ／
Ｄ変換器モジュール１はさらにモジュール間バス７２に
結合されたバスインタフェースユニット（ＢＩＵ）７０
を具備する。クロック、データ、制御、およびアドレス
情報を双方向に伝送するモジュール間バス７２はホスト
データ処理システム（図示せず）に結合することができ
る。内部アドレスバス３１を介しバスインタフェースユ
ニット７０にはアドレスデコード回路３８、制御レジス
タおよび論理回路６０、データフォーマット回路６８、
およびアドレスデコード回路６６が結合されている。内
部データバス３３を介してバスインタフェースユニット
７０にはまたポートＡ Ｉ／Ｏ回路３４、ポートＢ入力
回路３６、制御レジスタおよび論理回路６０、およびデ
ータフォーマット回路６８が結合されている。制御レジ
スタおよび論理回路６０にはまた外部トリガ３２、サン
プルタイマ４６、周期的タイマ４８、プリスケーラ回路
５０、コマンド制御ワード（ＣＣＷ）のテーブル６２お
よび結果テーブル６４を記憶するランダムアクセスメモ
リ（ＲＡＭ）、アドレスデコード回路６６、ＳＡＲ ５
８、２：１サンプル・アンド・ホールドＭＵＸ ４４、
および１６：２チャネルＭＵＸ ２８が結合されてい
る。また、キュードＡ／Ｄ変換器モジュール１にはピン
ＶＤＤＡ ３５およびＶＳ ＳＡ ３７を介して適切なア
ナログ電源電圧が結合されている。
【０００８】［外部ピン］好ましい実施例においては、
１６のアナログチャネルがＱＡＤＣモジュール１の内部
マルチプレクス回路に設けられる。外部的に利用可能な
チャネルの数はパッケージピンの利用可能性、および外
部マルチプレクスが用いられるか否かに依存する。拡張
された、外部多重化モードにおけるチャネルの数は好ま
しい実施例においては２７である（５ビットのＣＣＷ
ＣＨＡＮフィールドとともに４つの内部チャネルおよび
エンドオブキュー制御ワードがある）。当業者には該チ
ャネルフィールドは任意選択的に増加または減少してよ
り多くのまたはより少ないチャネルを許容できることが
理解されるべきである。ＱＡＤＣモジュール１は図１お
よび図２に示されるように２０までの外部ピンを有す
る。電源および基準ピンを除きすべてのこれらのピンは
汎用目的のデジタルポートピンとして使用可能である。
ＱＡＤＣモジュール１のより少ないピンカウントのバー
ジョンはチャネル／ポートピンの数を低減することによ
り生成できる。１２ピンと同じくらいの少なさのバージ
ョンは８つのアナログチャネル、２つの電源ピン、およ
び２つの基準ピンを備えることができる。
１６のアナログチャネルがＱＡＤＣモジュール１の内部
マルチプレクス回路に設けられる。外部的に利用可能な
チャネルの数はパッケージピンの利用可能性、および外
部マルチプレクスが用いられるか否かに依存する。拡張
された、外部多重化モードにおけるチャネルの数は好ま
しい実施例においては２７である（５ビットのＣＣＷ
ＣＨＡＮフィールドとともに４つの内部チャネルおよび
エンドオブキュー制御ワードがある）。当業者には該チ
ャネルフィールドは任意選択的に増加または減少してよ
り多くのまたはより少ないチャネルを許容できることが
理解されるべきである。ＱＡＤＣモジュール１は図１お
よび図２に示されるように２０までの外部ピンを有す
る。電源および基準ピンを除きすべてのこれらのピンは
汎用目的のデジタルポートピンとして使用可能である。
ＱＡＤＣモジュール１のより少ないピンカウントのバー
ジョンはチャネル／ポートピンの数を低減することによ
り生成できる。１２ピンと同じくらいの少なさのバージ
ョンは８つのアナログチャネル、２つの電源ピン、およ
び２つの基準ピンを備えることができる。
【０００９】［制御レジスタおよび論理回路］図３は、
（一般的に点線ライン内に示されかつ参照数字６０によ
り示された）制御レジスタおよび論理回路のブロック
図、およびそれとバスインタフェースユニット７０、Ｃ
ＣＷテーブル６２、結果テーブル６４、アドレスデコー
ド回路６６、および図２に示された他の回路との間の種
々の信号経路を示す。制御レジスタおよび論理回路６０
はトリガ選択および優先順位回路２００、レジスタ２１
０、レジスタ制御およびデコード回路２２０、割り込み
論理２３０、キュー制御およびＣＣＷアドレッシング回
路２４０、およびＡＤＣサンプル制御および変換制御
（一般的に参照数字２５０で示されている）を具備す
る。トリガ選択および優先順位回路２００はレジスタ回
路２１０からのモード情報に応じて、Ａ／Ｄ変換シーケ
ンスを開始するためのトリガのタイプを決定する責務を
有する。それはまた制御レジスタによりデコードされた
制御情報に応じて変換シーケンスのためにキュー１また
はキュー２を選択する責務を有する。トリガ選択および
優先順位回路２００はそれぞれ、ライン２０３および２
０４を介して外部トリガ信号ＥＴＲＩＧ１およびＥＴＲ
ＩＧ２に応答する。トリガ選択および優先順位回路２０
０はまたライン２０５を介して周期的タイマ４８に結合
されている。トリガ選択および優先順位回路２００はラ
イン２１３を介して制御レジスタからのモード制御信号
に応答し、かつライン２４２を介してキュー制御および
ＣＣＷアドレッシング回路２４０からのエンドオブキュ
ー（ＥＯＱ）信号に応答する。トリガ選択および優先順
位回路２００は信号経路２０６を介してキュー制御およ
びＣＣＷアドレッシング回路２４０に制御信号を発生す
る。当業者によりここで用いられている「信号経路」ま
たは「ライン」という用語はその実施に適切な、単一の
導体または複数導体のバス、または他の適切な信号経路
を言及していることが理解されるであろう。レジスタ回
路２１０は図６に示されるレジスタを具備しかつ図２に
にも示されており、これらはモジュール構成（Ｍｏｄｕ
ｌｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ）レジスタ、テスト
レジスタ、割り込みレジスタ、制御レジスタ０−２、お
よびステータスレジスタを含む。レジスタ回路２１０の
機能はいったん各レジスタがホストシステムのソフトウ
ェアによってロードされた時、ＱＡＤＣの動作の自動制
御を可能にすることである。レジスタ回路２１０はライ
ン２１１を介してサンプルタイマ４６に、ライン２１２
を介してプリスケーラ５０に、ライン２１３を介してト
リガ選択および優先順位回路２００に、ライン２１４を
介してキュー制御およびＣＣＷアドレッシング回路２４
０に、およびライン２２１を介して割り込み論理２３０
に制御信号を発生する。レジスタ回路２１０は信号経路
２１５を介してレジスタ制御およびデコード回路２２０
から制御信号を受け、かつライン２４２を介してキュー
制御およびＣＣＷアドレッシング回路２４０からエンド
オブキュー（ＥＯＱ）信号を受け取る。レジスタ回路２
１０はまた双方向バス２１７を介してバスインタフェー
スユニット７０に結合されている。レジスタ制御および
デコード回路２２０は、バスインタフェースユニット７
０からそれぞれバス２１８および２１９を介して制御お
よびアドレス情報を受け、かつ信号経路２１５を介して
レジスタ回路２１０に制御信号を発生する。レジスタ制
御およびデコード回路２２０の機能はレジスタ回路２１
０内の種々のレジスタのために制御およびアドレッシン
グ回路を提供することである。割り込み論理２３０は変
換シーケンス（もしイネーブルされれば）の完了に応じ
てホストＣＰＵに割り込み信号を発生するよう動作す
る。割り込み論理２３０は信号経路２２１を介してレジ
スタ回路２１０から制御信号を受けかつライン２４２を
介してキュー制御およびＣＣＷアドレッシング回路２４
０からＥＯＱ信号を受ける。それはまた信号経路２３１
を介してバスインタフェースユニット７０に結合されて
いる。キュー制御およびＣＣＷアドレッシング回路２４
０はＣＣＷアドレッシングおよびサンプリングおよび変
換動作の開始の制御を行なう責務を有する。キュー制御
およびＣＣＷアドレッシング回路２４０はライン２０６
を介してトリガ選択および優先順位回路２００から、ラ
イン２１４を介してレジスタ回路２１０から、およびラ
イン２５６を介してＡＤＣ変換制御回路２５４から制御
信号を受け取る。それはトリガ選択および優先順位回路
２００に、レジスタ回路２１０に、および割り込み論理
回路２３０に、ライン２４２を介して制御信号を発生す
る。それはまたライン２４４を介してアドレスデコード
回路６６に、ライン２５８を介してＡＤＣ変換制御回路
２５４に、そしてライン２５１を介してＡＤＣサンプル
制御２５２に制御信号を発生する。ＡＤＣサンプル制御
２５２はサンプリングを開始するために、サンプルタイ
マ４６を介して、Ｓ／Ｈ回路４０および４２（図２を参
照）に通知を行なう責務を有する。それはまた、サンプ
リングが完了した時ＡＤＣ変換制御２５４に通知する責
務を有する。ＡＤＣサンプル制御２５２はライン２６２
を介してサンプルタイマ４６から、ライン２５１を介し
てキュー制御およびＣＣＷアドレッシング回路２４０か
ら、そしてライン２５３（入力サンプル時間）およびラ
イン２５５（再サンプル禁止）を介してＣＣＷテーブル
から制御信号を受け取る。それはライン２６１を介して
サンプルタイマ４６にかつＡＤＣ変換制御２５４に制御
信号を発生する。ＡＤＣ変換制御２５４はＳＡＲ ５８
による変換動作の開始、および変換動作の完了に応じて
キュー制御およびＣＣＷアドレッシング回路２４０に通
知する責務を有する。ＡＤＣ変換制御２５４はＡＤＣサ
ンプル制御２５４から制御信号を受け取る。それはまた
ライン２５８を介してキュー制御およびＣＣＷアドレッ
シング回路２４０から制御信号を受け取り、かつライン
２５７を介してＳＡＲ ５８に制御信号を発生する。図
３に示されるように、デコードされたＣＣＷに応じて、
ＲＥＦ制御信号がライン２６３を介してＲＥＦ．ＭＵＸ
２６に送信され、かつＣＨＡＮ制御信号がライン２６
４を介してＣＨＡＮ．ＭＵＸ ２８に送信できる。変換
動作の完了に応じて、デジタル値がＳＡＲ ５８からラ
イン２６５を介して送信されかつ結果テーブル６５に格
納される。
（一般的に点線ライン内に示されかつ参照数字６０によ
り示された）制御レジスタおよび論理回路のブロック
図、およびそれとバスインタフェースユニット７０、Ｃ
ＣＷテーブル６２、結果テーブル６４、アドレスデコー
ド回路６６、および図２に示された他の回路との間の種
々の信号経路を示す。制御レジスタおよび論理回路６０
はトリガ選択および優先順位回路２００、レジスタ２１
０、レジスタ制御およびデコード回路２２０、割り込み
論理２３０、キュー制御およびＣＣＷアドレッシング回
路２４０、およびＡＤＣサンプル制御および変換制御
（一般的に参照数字２５０で示されている）を具備す
る。トリガ選択および優先順位回路２００はレジスタ回
路２１０からのモード情報に応じて、Ａ／Ｄ変換シーケ
ンスを開始するためのトリガのタイプを決定する責務を
有する。それはまた制御レジスタによりデコードされた
制御情報に応じて変換シーケンスのためにキュー１また
はキュー２を選択する責務を有する。トリガ選択および
優先順位回路２００はそれぞれ、ライン２０３および２
０４を介して外部トリガ信号ＥＴＲＩＧ１およびＥＴＲ
ＩＧ２に応答する。トリガ選択および優先順位回路２０
０はまたライン２０５を介して周期的タイマ４８に結合
されている。トリガ選択および優先順位回路２００はラ
イン２１３を介して制御レジスタからのモード制御信号
に応答し、かつライン２４２を介してキュー制御および
ＣＣＷアドレッシング回路２４０からのエンドオブキュ
ー（ＥＯＱ）信号に応答する。トリガ選択および優先順
位回路２００は信号経路２０６を介してキュー制御およ
びＣＣＷアドレッシング回路２４０に制御信号を発生す
る。当業者によりここで用いられている「信号経路」ま
たは「ライン」という用語はその実施に適切な、単一の
導体または複数導体のバス、または他の適切な信号経路
を言及していることが理解されるであろう。レジスタ回
路２１０は図６に示されるレジスタを具備しかつ図２に
にも示されており、これらはモジュール構成（Ｍｏｄｕ
ｌｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ）レジスタ、テスト
レジスタ、割り込みレジスタ、制御レジスタ０−２、お
よびステータスレジスタを含む。レジスタ回路２１０の
機能はいったん各レジスタがホストシステムのソフトウ
ェアによってロードされた時、ＱＡＤＣの動作の自動制
御を可能にすることである。レジスタ回路２１０はライ
ン２１１を介してサンプルタイマ４６に、ライン２１２
を介してプリスケーラ５０に、ライン２１３を介してト
リガ選択および優先順位回路２００に、ライン２１４を
介してキュー制御およびＣＣＷアドレッシング回路２４
０に、およびライン２２１を介して割り込み論理２３０
に制御信号を発生する。レジスタ回路２１０は信号経路
２１５を介してレジスタ制御およびデコード回路２２０
から制御信号を受け、かつライン２４２を介してキュー
制御およびＣＣＷアドレッシング回路２４０からエンド
オブキュー（ＥＯＱ）信号を受け取る。レジスタ回路２
１０はまた双方向バス２１７を介してバスインタフェー
スユニット７０に結合されている。レジスタ制御および
デコード回路２２０は、バスインタフェースユニット７
０からそれぞれバス２１８および２１９を介して制御お
よびアドレス情報を受け、かつ信号経路２１５を介して
レジスタ回路２１０に制御信号を発生する。レジスタ制
御およびデコード回路２２０の機能はレジスタ回路２１
０内の種々のレジスタのために制御およびアドレッシン
グ回路を提供することである。割り込み論理２３０は変
換シーケンス（もしイネーブルされれば）の完了に応じ
てホストＣＰＵに割り込み信号を発生するよう動作す
る。割り込み論理２３０は信号経路２２１を介してレジ
スタ回路２１０から制御信号を受けかつライン２４２を
介してキュー制御およびＣＣＷアドレッシング回路２４
０からＥＯＱ信号を受ける。それはまた信号経路２３１
を介してバスインタフェースユニット７０に結合されて
いる。キュー制御およびＣＣＷアドレッシング回路２４
０はＣＣＷアドレッシングおよびサンプリングおよび変
換動作の開始の制御を行なう責務を有する。キュー制御
およびＣＣＷアドレッシング回路２４０はライン２０６
を介してトリガ選択および優先順位回路２００から、ラ
イン２１４を介してレジスタ回路２１０から、およびラ
イン２５６を介してＡＤＣ変換制御回路２５４から制御
信号を受け取る。それはトリガ選択および優先順位回路
２００に、レジスタ回路２１０に、および割り込み論理
回路２３０に、ライン２４２を介して制御信号を発生す
る。それはまたライン２４４を介してアドレスデコード
回路６６に、ライン２５８を介してＡＤＣ変換制御回路
２５４に、そしてライン２５１を介してＡＤＣサンプル
制御２５２に制御信号を発生する。ＡＤＣサンプル制御
２５２はサンプリングを開始するために、サンプルタイ
マ４６を介して、Ｓ／Ｈ回路４０および４２（図２を参
照）に通知を行なう責務を有する。それはまた、サンプ
リングが完了した時ＡＤＣ変換制御２５４に通知する責
務を有する。ＡＤＣサンプル制御２５２はライン２６２
を介してサンプルタイマ４６から、ライン２５１を介し
てキュー制御およびＣＣＷアドレッシング回路２４０か
ら、そしてライン２５３（入力サンプル時間）およびラ
イン２５５（再サンプル禁止）を介してＣＣＷテーブル
から制御信号を受け取る。それはライン２６１を介して
サンプルタイマ４６にかつＡＤＣ変換制御２５４に制御
信号を発生する。ＡＤＣ変換制御２５４はＳＡＲ ５８
による変換動作の開始、および変換動作の完了に応じて
キュー制御およびＣＣＷアドレッシング回路２４０に通
知する責務を有する。ＡＤＣ変換制御２５４はＡＤＣサ
ンプル制御２５４から制御信号を受け取る。それはまた
ライン２５８を介してキュー制御およびＣＣＷアドレッ
シング回路２４０から制御信号を受け取り、かつライン
２５７を介してＳＡＲ ５８に制御信号を発生する。図
３に示されるように、デコードされたＣＣＷに応じて、
ＲＥＦ制御信号がライン２６３を介してＲＥＦ．ＭＵＸ
２６に送信され、かつＣＨＡＮ制御信号がライン２６
４を介してＣＨＡＮ．ＭＵＸ ２８に送信できる。変換
動作の完了に応じて、デジタル値がＳＡＲ ５８からラ
イン２６５を介して送信されかつ結果テーブル６５に格
納される。
【００１０】［モジュール間バス（ＩＭＢ）インタフェ
ース］図４は、本発明のＡ／Ｄ変換器モジュールのモジ
ュール間バス（ＩＭＢ）信号を規定するテーブルであ
る。アドレスバスＩＡＤＤＲおよびデータバスＩＤＡＴ
Ａは、それらに関連する制御およびハンドシェイクライ
ンとともに、ＩＭＢ ７２およびＱＡＤＣモジュール１
の間でデータを転送するために使用される。リセット信
号ＩＭＳＴＲＳＴＢはあるレジスタビットをそれらのデ
フォールト状態に初期化する。これらのデフォールト状
態は以下のレジスタの説明において説明される。マスタ
リセット信号ＩＭＳＴＲＳＴＢおよびシステムリセット
信号ＩＳＹＳＲＳＴＢはＢＩＵ（バスインタフェースユ
ニット）状態マシーンをリセットするために使用され
る。ＩＳＩＺおよびＩＡＤＤＲはデータの大きさ（バイ
トまたはワード）を決定するために使用される。ＱＡＤ
Ｃモジュール１はテストモードにおいてのみアクセス可
能なあるビットを有し、かつＩＴＳＴＭＯＤＢラインは
テストモード動作のために使用される。
ース］図４は、本発明のＡ／Ｄ変換器モジュールのモジ
ュール間バス（ＩＭＢ）信号を規定するテーブルであ
る。アドレスバスＩＡＤＤＲおよびデータバスＩＤＡＴ
Ａは、それらに関連する制御およびハンドシェイクライ
ンとともに、ＩＭＢ ７２およびＱＡＤＣモジュール１
の間でデータを転送するために使用される。リセット信
号ＩＭＳＴＲＳＴＢはあるレジスタビットをそれらのデ
フォールト状態に初期化する。これらのデフォールト状
態は以下のレジスタの説明において説明される。マスタ
リセット信号ＩＭＳＴＲＳＴＢおよびシステムリセット
信号ＩＳＹＳＲＳＴＢはＢＩＵ（バスインタフェースユ
ニット）状態マシーンをリセットするために使用され
る。ＩＳＩＺおよびＩＡＤＤＲはデータの大きさ（バイ
トまたはワード）を決定するために使用される。ＱＡＤ
Ｃモジュール１はテストモードにおいてのみアクセス可
能なあるビットを有し、かつＩＴＳＴＭＯＤＢラインは
テストモード動作のために使用される。
【００１１】［アドレスマップ］図５は、Ａ／Ｄ変換器
モジュールの制御レジスタ、変換コマンドワードテーブ
ル、および変換結果テーブルに対する（一般的に参照数
字７５で示される）アドレスマップを示す。ＱＡＤＣモ
ジュール１は、図５に示されるように、５１２バイト、
または２５６ワード、のアドレス空間を用いる。実際に
用いられるワードの内、９ワードは（一般的に参照数字
８０で示される）制御、ステータス、およびポートレジ
スタであり、３２ワードは（一般的に参照数字８１で示
される）変換コマンドワードであり、かつ３２ワードは
（それぞれ参照数字８３，８５，および８９で示され
る）結果テーブルの各データフォーマットタイプのため
に使用される。残りのワードはあり得る将来の拡張のた
めに確保されている。アドレスマップ７５の第１のブロ
ック８０は制御、ステータス、およびポート情報のため
に使用される９ワードを含む。これらはホストデータ処
理システム（図示せず）がＱＡＤＣモジュール１を所望
の構成および動作モードに初期化することを許容する。
またステータスビットが含まれておりこれらは割り込み
を識別しかつＱＡＤＣモジュール１の変換動作について
の他の情報を決定するためにホストシステムが読むこと
ができる。これらのレジスタの内容は図６にいくらか詳
細に示されている。アドレスマップ７５の次のブロック
８１は変換コマンドワードテーブルである。現在の実施
例においては、所望のＡ／Ｄ変換シーケンスを保持する
ために３２までのワードがあるが、これは任意選択的に
増大しまたは低減することができる。変換コマンドワー
ド（ＣＣＷ）は１６ビットのワードであり、８ビットは
４つのフィールドとされ、かつ８ビットは任意選択的な
制御フィールドである。ＣＣＷ８２の内容は図７に示さ
れている。各ＣＣＷは変換器にチャネル番号（ＣＨＡ
Ｎ）、入力サンプル時間（ＩＳＴ）、基準対（ＲＥ
Ｆ）、を提供し、かつ変換器に入力サンプルを取らせ、
そのアナログ値を変換させ、かつ結果を結果レジスタテ
ーブルの対応するワードに入れるようにさせる。ＣＣＷ
はまたフィールドＲＳＩ（再サンプル禁止）を含む。さ
らに、ＣＣＷは、変換器の分解能を特定するためのフィ
ールドおよびデータ結果のアライメントを指定するフィ
ールドのような、１つまたはそれ以上の任意選択的な制
御フィールドをもし望むならば含むことができる。ＣＣ
Ｗの各フィールドおよびそれらの機能は後のサブヘッデ
ィング“変換コマンドワード”においてより詳細に説明
する。結果レジスタは変換結果テーブル８３，８５，お
よび８９として示されるアドレス範囲で読むことができ
る。実際には単一の結果レジスタテーブルがあるが、後
に説明する“Ａ／Ｄ結果データフォーマットのオプショ
ン”に説明するように、それを読むための３つの異なる
方法がある。従って、アドレスマップ７５内の３つの場
所に現われる１つの３２ワードの変換結果テーブルがあ
る。第１のブロック８３は結果データを右ジャスティフ
ァイド（符号なし）フォーマットで提供し、第２のブロ
ック８５は左ジャスティファイド（符号付き）フォーマ
ットで、そして第３のブロック８９は左ジャスティファ
イド（符号なし）結果でデータを提供する。制御レジス
タ、ステータスレジスタ、ポートレジスタ、およびＣＣ
Ｗの詳細は後に説明する。リザーブされたレジスタ位置
または不使用のビットの読出しアクセスは“０”に戻
り、かつリザーブされたかつ不使用のスペースへの書込
みはＱＡＤＣ動作に対し何らの効果ももたない。
モジュールの制御レジスタ、変換コマンドワードテーブ
ル、および変換結果テーブルに対する（一般的に参照数
字７５で示される）アドレスマップを示す。ＱＡＤＣモ
ジュール１は、図５に示されるように、５１２バイト、
または２５６ワード、のアドレス空間を用いる。実際に
用いられるワードの内、９ワードは（一般的に参照数字
８０で示される）制御、ステータス、およびポートレジ
スタであり、３２ワードは（一般的に参照数字８１で示
される）変換コマンドワードであり、かつ３２ワードは
（それぞれ参照数字８３，８５，および８９で示され
る）結果テーブルの各データフォーマットタイプのため
に使用される。残りのワードはあり得る将来の拡張のた
めに確保されている。アドレスマップ７５の第１のブロ
ック８０は制御、ステータス、およびポート情報のため
に使用される９ワードを含む。これらはホストデータ処
理システム（図示せず）がＱＡＤＣモジュール１を所望
の構成および動作モードに初期化することを許容する。
またステータスビットが含まれておりこれらは割り込み
を識別しかつＱＡＤＣモジュール１の変換動作について
の他の情報を決定するためにホストシステムが読むこと
ができる。これらのレジスタの内容は図６にいくらか詳
細に示されている。アドレスマップ７５の次のブロック
８１は変換コマンドワードテーブルである。現在の実施
例においては、所望のＡ／Ｄ変換シーケンスを保持する
ために３２までのワードがあるが、これは任意選択的に
増大しまたは低減することができる。変換コマンドワー
ド（ＣＣＷ）は１６ビットのワードであり、８ビットは
４つのフィールドとされ、かつ８ビットは任意選択的な
制御フィールドである。ＣＣＷ８２の内容は図７に示さ
れている。各ＣＣＷは変換器にチャネル番号（ＣＨＡ
Ｎ）、入力サンプル時間（ＩＳＴ）、基準対（ＲＥ
Ｆ）、を提供し、かつ変換器に入力サンプルを取らせ、
そのアナログ値を変換させ、かつ結果を結果レジスタテ
ーブルの対応するワードに入れるようにさせる。ＣＣＷ
はまたフィールドＲＳＩ（再サンプル禁止）を含む。さ
らに、ＣＣＷは、変換器の分解能を特定するためのフィ
ールドおよびデータ結果のアライメントを指定するフィ
ールドのような、１つまたはそれ以上の任意選択的な制
御フィールドをもし望むならば含むことができる。ＣＣ
Ｗの各フィールドおよびそれらの機能は後のサブヘッデ
ィング“変換コマンドワード”においてより詳細に説明
する。結果レジスタは変換結果テーブル８３，８５，お
よび８９として示されるアドレス範囲で読むことができ
る。実際には単一の結果レジスタテーブルがあるが、後
に説明する“Ａ／Ｄ結果データフォーマットのオプショ
ン”に説明するように、それを読むための３つの異なる
方法がある。従って、アドレスマップ７５内の３つの場
所に現われる１つの３２ワードの変換結果テーブルがあ
る。第１のブロック８３は結果データを右ジャスティフ
ァイド（符号なし）フォーマットで提供し、第２のブロ
ック８５は左ジャスティファイド（符号付き）フォーマ
ットで、そして第３のブロック８９は左ジャスティファ
イド（符号なし）結果でデータを提供する。制御レジス
タ、ステータスレジスタ、ポートレジスタ、およびＣＣ
Ｗの詳細は後に説明する。リザーブされたレジスタ位置
または不使用のビットの読出しアクセスは“０”に戻
り、かつリザーブされたかつ不使用のスペースへの書込
みはＱＡＤＣ動作に対し何らの効果ももたない。
【００１２】［変換コマンドワードテーブル］図８は、
変換結果テーブルに記憶される結果ワードを生成するた
めに変換コマンドワードがどのようにして使用されるか
を概念的に示す図である。ＱＡＤＣモジュール１のソフ
トウェア制御における中心エレメントは変換コマンドワ
ードテーブルである。好ましい実施例では、用途に応じ
て、いくつかの異なるトリガモードおよび実効走査レー
トで操作され得る該テーブル中に２つのキューがある。
当業者には２つより多くのまたはより少ないキューを用
いることができることは明らかであろう。ＱＡＤＣに２
つのキューを含めるのには２つの理由がある。１つの理
由はアナログ入力チャネルを自動的に走査するために２
つの異なる場合があることである。１つの場合はアナロ
グ入力ピンのすべてまたはいくつかから１つのサンプル
を得る場合である。他の場合は１つのチャネルの複数の
サンプルを自動的に矢継ぎ早に得、それによりホストシ
ステムのソフトウェアがより正確な値を計算するために
スムージング用アルゴリズムを使用できるようにする場
合である。いずれの場合も、結果をテーブルに入れる自
動スキャンはホストシステムのソフトウェアが各々の変
換を開始し、待機し、結果を得、かつそれを保存する必
要性を節約する。ＣＣＷテーブルのアーキテクチャはホ
ストシステムのソフトウェアがいずれの方法も、あるい
は組合わせをも使用することを許容し、例えば、１６の
結果が４つのチャネルの各々における４つのサンプルに
対し使用できる。２つのＣＣＷキューを提供する他の理
由は２つの異なる動作モードが同時に使用できることで
ある。通常、いくつかのチャネルにおけるアナログ入力
はそれらが迅速に変化する値を有するためしばしば変換
する必要があり、これに対し他のチャネルにおけるアナ
ログ入力は、温度ドリフト、バッテリ電圧、およびオペ
レータの入力のように、比較的ゆっくり変化する。好ま
しい実施例においては、キュー１は通常頻繁に発生する
かあるいは時間的にクリティカルな変換シーケンスに対
して使用される。キュー２は通常比較的頻繁でない、あ
るいは時間的にクリティカルでない変換シーケンスに対
して使用される。変換シーケンスがキュー１から開始さ
れた場合、キュー２からの進行中のいずれの変換も中断
される。キュー１の変換シーケンスが完了した時、中断
されたキュー２の変換シーケンスがその先頭位置におい
て再スタートされる。ホストシステムのソフトウェアは
いずれかのキューから新しく変換されたデジタル値によ
り変換結果テーブルが満たされたすぐ後に発生する割込
みを受けることができる。該割り込みはホストシステム
のソフトウェアがそれらが新鮮な場合に新しく変換され
た値を解析することを許容する。ホストシステムのソフ
トウェアはＡ／Ｄ変換シーケンスの開始、各々のＡ／Ｄ
変換の開始、および各々の結果をホストシステムのＲＡ
Ｍに移す負担から解放される。従って、ＱＡＤＣモジュ
ール１はＡ／Ｄ変換器システムの実行のオーバヘッドを
吸収する。ホストシステムのソフトウェアは最初にＱＡ
ＤＣをプログラムしかつ次に進行している結果を解析す
ることのみが要求される。以下のセクションはＣＣＷキ
ューの基本的な動作およびＣＣＷキューを使用する種々
のモードにつき説明する。
変換結果テーブルに記憶される結果ワードを生成するた
めに変換コマンドワードがどのようにして使用されるか
を概念的に示す図である。ＱＡＤＣモジュール１のソフ
トウェア制御における中心エレメントは変換コマンドワ
ードテーブルである。好ましい実施例では、用途に応じ
て、いくつかの異なるトリガモードおよび実効走査レー
トで操作され得る該テーブル中に２つのキューがある。
当業者には２つより多くのまたはより少ないキューを用
いることができることは明らかであろう。ＱＡＤＣに２
つのキューを含めるのには２つの理由がある。１つの理
由はアナログ入力チャネルを自動的に走査するために２
つの異なる場合があることである。１つの場合はアナロ
グ入力ピンのすべてまたはいくつかから１つのサンプル
を得る場合である。他の場合は１つのチャネルの複数の
サンプルを自動的に矢継ぎ早に得、それによりホストシ
ステムのソフトウェアがより正確な値を計算するために
スムージング用アルゴリズムを使用できるようにする場
合である。いずれの場合も、結果をテーブルに入れる自
動スキャンはホストシステムのソフトウェアが各々の変
換を開始し、待機し、結果を得、かつそれを保存する必
要性を節約する。ＣＣＷテーブルのアーキテクチャはホ
ストシステムのソフトウェアがいずれの方法も、あるい
は組合わせをも使用することを許容し、例えば、１６の
結果が４つのチャネルの各々における４つのサンプルに
対し使用できる。２つのＣＣＷキューを提供する他の理
由は２つの異なる動作モードが同時に使用できることで
ある。通常、いくつかのチャネルにおけるアナログ入力
はそれらが迅速に変化する値を有するためしばしば変換
する必要があり、これに対し他のチャネルにおけるアナ
ログ入力は、温度ドリフト、バッテリ電圧、およびオペ
レータの入力のように、比較的ゆっくり変化する。好ま
しい実施例においては、キュー１は通常頻繁に発生する
かあるいは時間的にクリティカルな変換シーケンスに対
して使用される。キュー２は通常比較的頻繁でない、あ
るいは時間的にクリティカルでない変換シーケンスに対
して使用される。変換シーケンスがキュー１から開始さ
れた場合、キュー２からの進行中のいずれの変換も中断
される。キュー１の変換シーケンスが完了した時、中断
されたキュー２の変換シーケンスがその先頭位置におい
て再スタートされる。ホストシステムのソフトウェアは
いずれかのキューから新しく変換されたデジタル値によ
り変換結果テーブルが満たされたすぐ後に発生する割込
みを受けることができる。該割り込みはホストシステム
のソフトウェアがそれらが新鮮な場合に新しく変換され
た値を解析することを許容する。ホストシステムのソフ
トウェアはＡ／Ｄ変換シーケンスの開始、各々のＡ／Ｄ
変換の開始、および各々の結果をホストシステムのＲＡ
Ｍに移す負担から解放される。従って、ＱＡＤＣモジュ
ール１はＡ／Ｄ変換器システムの実行のオーバヘッドを
吸収する。ホストシステムのソフトウェアは最初にＱＡ
ＤＣをプログラムしかつ次に進行している結果を解析す
ることのみが要求される。以下のセクションはＣＣＷキ
ューの基本的な動作およびＣＣＷキューを使用する種々
のモードにつき説明する。
【００１３】［変換キュー動作］変換シーケンスのため
にＱＡＤＣモジュール１を準備するため、ホストシステ
ムのソフトウェアは所望の変換シーケンスを確立するた
めに変換コマンドワードのテーブル（図５における参照
数字８１および図８における参照数字６２）を満たす。
ホストシステムのソフトウェアは制御レジスタ１および
２における変換シーケンスを開始するために基準を確立
する。例えば、モジュール構成レジスタ、割り込みレジ
スタ、および制御レジスタ０のような、他のレジスタも
また初期化を必要とする。前記シーケンスはホストシス
テムのソフトウェアのコマンド、ＱＡＤＣモジュールの
周期的タイマのインターバルの経過、外部トリガ信号、
または前の変換シーケンスの完了（すなわち、連続モー
ド）により開始（トリガ）され得る。どの方法により該
変換シーケンスが開始されても、該変換は同じように進
行する。ＣＣＷテーブルおよびすべての制御レジスタが
初期化された後、ＱＡＤＣはいずれかのキューに対する
トリガ状態を待機する。トリガされた時、Ａ／Ｄ変換器
はトリガされたキューから第１のＣＣＷを得、かつそれ
を実行する。図８を参照。変換の第１の部分はサンプル
フェーズである。いったんサンプルされたアナログレベ
ルが変換器に転送されると、サンプル・アンド・ホール
ド回路は続けて次のチャネルをサンプリングする。該Ｃ
ＣＷはサンプル時間がデフォールト（ｄｅｆａｕｌｔ）
時間であるべきかあるいは代わりの（ａｌｔｅｒｎａｔ
ｅ）時間であるべきかを特定する。変換シーケンスの第
１のサンプルに対しては、デフォールトサンプル時間は
特定された数の変換クロックサイクルである。すべての
後続のサンプルに対しては、デフォールトサンプル時間
は変換時間である。代わりのサンプル時間は高インピー
ダンスのソースまたは特定の遅延インターバルに対しよ
り低速のサンプル時間が必要な場合にデフォールトの代
わりに選択される。各々のアナログ−デジタル変換が完
了した時、その結果は変換結果テーブルの対応するロケ
ーションに書込まれる。変換器は次にキューから次のＣ
ＣＷを得、かつその変換を続行する。ＱＡＤＣは３つの
エンドオブキュー（ＥＯＱ）表示の１つが検出されるま
でそのキューにおける各ＣＣＷを実行する。１つのＥＯ
Ｑ条件は好ましい実施例においては３２のロケーション
である、キューＲＡＭ空間の物理的な終端に到達したこ
とである。第２のＥＯＱ条件はキュー１およびキュー２
の間のＲＡＭの分割を示す、ＢＱ２ポインタに到達した
場合である（図８を参照）。この方法はキュー１の終了
の表示に対してのみ適用される。第３の指示は通常のチ
ャネル選択に代えてＥＯＱコードを有するＣＣＷであ
る。イネーブルされた時、キュー変換シーケンス完了割
り込みがホストシステムのソフトウェアに対し発行され
る。
にＱＡＤＣモジュール１を準備するため、ホストシステ
ムのソフトウェアは所望の変換シーケンスを確立するた
めに変換コマンドワードのテーブル（図５における参照
数字８１および図８における参照数字６２）を満たす。
ホストシステムのソフトウェアは制御レジスタ１および
２における変換シーケンスを開始するために基準を確立
する。例えば、モジュール構成レジスタ、割り込みレジ
スタ、および制御レジスタ０のような、他のレジスタも
また初期化を必要とする。前記シーケンスはホストシス
テムのソフトウェアのコマンド、ＱＡＤＣモジュールの
周期的タイマのインターバルの経過、外部トリガ信号、
または前の変換シーケンスの完了（すなわち、連続モー
ド）により開始（トリガ）され得る。どの方法により該
変換シーケンスが開始されても、該変換は同じように進
行する。ＣＣＷテーブルおよびすべての制御レジスタが
初期化された後、ＱＡＤＣはいずれかのキューに対する
トリガ状態を待機する。トリガされた時、Ａ／Ｄ変換器
はトリガされたキューから第１のＣＣＷを得、かつそれ
を実行する。図８を参照。変換の第１の部分はサンプル
フェーズである。いったんサンプルされたアナログレベ
ルが変換器に転送されると、サンプル・アンド・ホール
ド回路は続けて次のチャネルをサンプリングする。該Ｃ
ＣＷはサンプル時間がデフォールト（ｄｅｆａｕｌｔ）
時間であるべきかあるいは代わりの（ａｌｔｅｒｎａｔ
ｅ）時間であるべきかを特定する。変換シーケンスの第
１のサンプルに対しては、デフォールトサンプル時間は
特定された数の変換クロックサイクルである。すべての
後続のサンプルに対しては、デフォールトサンプル時間
は変換時間である。代わりのサンプル時間は高インピー
ダンスのソースまたは特定の遅延インターバルに対しよ
り低速のサンプル時間が必要な場合にデフォールトの代
わりに選択される。各々のアナログ−デジタル変換が完
了した時、その結果は変換結果テーブルの対応するロケ
ーションに書込まれる。変換器は次にキューから次のＣ
ＣＷを得、かつその変換を続行する。ＱＡＤＣは３つの
エンドオブキュー（ＥＯＱ）表示の１つが検出されるま
でそのキューにおける各ＣＣＷを実行する。１つのＥＯ
Ｑ条件は好ましい実施例においては３２のロケーション
である、キューＲＡＭ空間の物理的な終端に到達したこ
とである。第２のＥＯＱ条件はキュー１およびキュー２
の間のＲＡＭの分割を示す、ＢＱ２ポインタに到達した
場合である（図８を参照）。この方法はキュー１の終了
の表示に対してのみ適用される。第３の指示は通常のチ
ャネル選択に代えてＥＯＱコードを有するＣＣＷであ
る。イネーブルされた時、キュー変換シーケンス完了割
り込みがホストシステムのソフトウェアに対し発行され
る。
【００１４】［プリスケーラ］ＱＡＤＣモジュールは変
換のためのタイムベースとしてＩＭＢシステムクロック
信号を使用する。Ａ／Ｄ変換はかなり狭い範囲のクロッ
ク信号を必要とし、かつＩＭＢクロック“Ｉｃｌｏｃ
ｋ”はアプリケーションによって広範囲に変化する。プ
リスケーラ（５０、図２）はＡ／Ｄ変換クロックが広範
囲のシステムクロック周波数により特定された範囲内に
あることを許容するモジュラス−プログラム可能分割器
である。プリスケーラは最も高速のＡ／Ｄ変換時間の偶
数倍であるシステムクロック周波数を選択することによ
りＡ／Ｄ変換時間を最適化するために使用できる。
換のためのタイムベースとしてＩＭＢシステムクロック
信号を使用する。Ａ／Ｄ変換はかなり狭い範囲のクロッ
ク信号を必要とし、かつＩＭＢクロック“Ｉｃｌｏｃ
ｋ”はアプリケーションによって広範囲に変化する。プ
リスケーラ（５０、図２）はＡ／Ｄ変換クロックが広範
囲のシステムクロック周波数により特定された範囲内に
あることを許容するモジュラス−プログラム可能分割器
である。プリスケーラは最も高速のＡ／Ｄ変換時間の偶
数倍であるシステムクロック周波数を選択することによ
りＡ／Ｄ変換時間を最適化するために使用できる。
【００１５】［周期的タイマ］従来のＡ／Ｄ変換システ
ムにおいて、１つのアナログチャネルまたは一群のアナ
ログチャネルの変換シーケンスを開始するために周期的
なプロセッサ割り込みを使用することが知られている。
該変換が進行中の間は、プロセッサは他の仕事を行な
い、あるいはＡ／Ｄ変換が完了するのを待機するよう試
みる。多くのリアルタイムの用途においては、このソフ
トウェアの負担は受け入れ難いほどシステムの性能に影
響を与える。理想的には、プロセッサは変換された結果
がＡ／Ｄ変換器モジュールから得られる場合にのみ関与
が必要となるべきである。従って、ＱＡＤＣは専用の周
期的インターバルタイマ（図２の４８）を含み、該タイ
マは、イネーブルされた時、自動的にＡ／Ｄ変換シーケ
ンスを開始する。キュー２は周期的インターバルのモー
ドで動作するようプログラムできる。ホストシステムの
ソフトウェアは該周期的モードを選択しかつ制御レジス
タ２を介して時間インターバルを決定する。典型的に
は、ホストシステムのソフトウェアは対応する完了割り
込みをイネーブルする。この割り込みはホストシステム
のソフトウェアに新しいアナログ変換の結果が入手可能
であることを通知する。動作においては、タイマのイン
ターバルが経過した時、前記キューの実行が開始され
る。一端開始すると、変換は、もしイネーブルされれ
ば、複数のチャネルにわたり自動的に反復して行なわ
れ、従ってホストシステムのソフトウェアから各々の変
換の結果を得かつ次の変換を開始する負担を取り除く。
しばしば、１つのキューが周期的モードで構成されかつ
他のキューが他の動作モードの１つのためにセットアッ
プされる。低い優先度の走査に対しては、前記周期的モ
ードは連続モードよりいくらか低い電力を使用する。周
期的なアナログ変換は変換がちょうど終了したことの通
知を含めることによってホストシステムのソフトウェア
がハードウェアの変換走査と同期することを許容する。
これはソフトウェアに次の期間までに結果を読取り、か
つ前記値が１つのシーケンスですべて読まれたことを知
るための時間を与えるが、一方連続走査モードはソフト
ウェアが２つのチャネルのサンプルが同じ走査の間に取
られた、隣接データであることを容易に結論づけること
を許容しない。
ムにおいて、１つのアナログチャネルまたは一群のアナ
ログチャネルの変換シーケンスを開始するために周期的
なプロセッサ割り込みを使用することが知られている。
該変換が進行中の間は、プロセッサは他の仕事を行な
い、あるいはＡ／Ｄ変換が完了するのを待機するよう試
みる。多くのリアルタイムの用途においては、このソフ
トウェアの負担は受け入れ難いほどシステムの性能に影
響を与える。理想的には、プロセッサは変換された結果
がＡ／Ｄ変換器モジュールから得られる場合にのみ関与
が必要となるべきである。従って、ＱＡＤＣは専用の周
期的インターバルタイマ（図２の４８）を含み、該タイ
マは、イネーブルされた時、自動的にＡ／Ｄ変換シーケ
ンスを開始する。キュー２は周期的インターバルのモー
ドで動作するようプログラムできる。ホストシステムの
ソフトウェアは該周期的モードを選択しかつ制御レジス
タ２を介して時間インターバルを決定する。典型的に
は、ホストシステムのソフトウェアは対応する完了割り
込みをイネーブルする。この割り込みはホストシステム
のソフトウェアに新しいアナログ変換の結果が入手可能
であることを通知する。動作においては、タイマのイン
ターバルが経過した時、前記キューの実行が開始され
る。一端開始すると、変換は、もしイネーブルされれ
ば、複数のチャネルにわたり自動的に反復して行なわ
れ、従ってホストシステムのソフトウェアから各々の変
換の結果を得かつ次の変換を開始する負担を取り除く。
しばしば、１つのキューが周期的モードで構成されかつ
他のキューが他の動作モードの１つのためにセットアッ
プされる。低い優先度の走査に対しては、前記周期的モ
ードは連続モードよりいくらか低い電力を使用する。周
期的なアナログ変換は変換がちょうど終了したことの通
知を含めることによってホストシステムのソフトウェア
がハードウェアの変換走査と同期することを許容する。
これはソフトウェアに次の期間までに結果を読取り、か
つ前記値が１つのシーケンスですべて読まれたことを知
るための時間を与えるが、一方連続走査モードはソフト
ウェアが２つのチャネルのサンプルが同じ走査の間に取
られた、隣接データであることを容易に結論づけること
を許容しない。
【００１６】［外部トリガ］アナログチャネルのサンプ
リングを該システムのどこか他のところで発生している
外部事象に同期させる必要がある用途がある。これらの
外部事象は、例えば、外部タイマまたはシステム事象
に、関係し、あるいは移動する装置のインデクス位置の
ような、物理的位置の検知を行なうことができる。従来
技術のマイクロコントローラにおいては、ソフトウェア
は変換を開始する正しい時間を決定しかつ次にそれを正
しい時間に開始させなければならないが、システムの潜
在性（例えば、割り込み、長い命令）のため、開始時間
を正確に予期することは困難である。従来技術のマイク
ロコントローラに関しては、ソフトウェアが変換を同期
させるために外部割り込みを使用することも知られてい
る。しかしながら、可変の割り込み応答時間により、変
換は外部信号または事象に関し不正確に開始する。多く
の用途においては、サンプルは正確な時間に行なわれな
ければならない。外部ハードウェア信号は変換を開始す
るためのソフトウェアのタイミングエラーに無関係の直
接的な経路を許容する。本発明は変換の開始をソフトウ
ェアの開始に依存するのではなく、ＱＡＤＣがその一部
である、マイクロコントローラの外部の信号または事象
が変換を開始することを許容する。外部トリガは、本発
明におけるように、自動化キューまたは変換シーケンス
によって行なわれた場合、Ａ／Ｄ変換器がマイクロコン
トローラまたはどこか他の所に配置されたホストＣＰＵ
に独立にアナログデータを集めることを許容する。自立
型Ａ／Ｄ変換器において単一の変換を開始するために外
部トリガを用いることが知られている。しかしながら、
本発明は外部トリガ信号または事象が反復的に変換シー
ケンスを開始することを許容する。次の外部変換はＡ／
Ｄ変換器が現在の組の変換を完了しかつ外部トリガが肯
定された時にイネーブルすることができる。あるいは、
該変換はもし外部スタート機能の構成がそのように規定
されておれば、変換シーケンスの間に外部トリガ信号の
肯定に応じて直ちに再スタートすることができる。ＱＡ
ＤＣモジュールは外部トリガ入力ピンがキュー１および
キュー２において変換シーケンスを開始することを許容
する。１つの用途は、エンジンのような、高速装置の動
きの中における正確なポイントにおいてアナログサンプ
ルを取ることである。外部トリガに応じて変換を開始す
る能力は自動車の制御環境において非常に有用である
が、その理由は変換がエンジンのポジションに同期でき
るからである。ホストシステムのソフトウェアによる割
り込み応答時間が変化するからＡ／Ｄ変換のホストシス
テムのソフトウェアの開始のための時間がない。外部ト
リガ信号のソースはタイマチャネルの出力とすることが
できる。該トリガ信号の極性はプログラム可能であり、
それによりホストシステムのソフトウェアがシーケンス
を開始するために立上りまたは立下りエッジを選択する
ことができる。キューの使用は外部トリガモードにおい
ても他のモードと同じである。周期的モードのように、
インターバルタイマによるより、トリガ信号が単にシー
ケンスを開始する。各々のＣＣＷが得られかつ指示され
た変換がエンドオブキュー指示の１つに遭遇するまで行
なわれる。該シーケンスが完了した時、もしイネーブル
されれば、完了割り込みが発行され、かつ前記キューは
外部トリガピンの次のエッジを待機する。
リングを該システムのどこか他のところで発生している
外部事象に同期させる必要がある用途がある。これらの
外部事象は、例えば、外部タイマまたはシステム事象
に、関係し、あるいは移動する装置のインデクス位置の
ような、物理的位置の検知を行なうことができる。従来
技術のマイクロコントローラにおいては、ソフトウェア
は変換を開始する正しい時間を決定しかつ次にそれを正
しい時間に開始させなければならないが、システムの潜
在性（例えば、割り込み、長い命令）のため、開始時間
を正確に予期することは困難である。従来技術のマイク
ロコントローラに関しては、ソフトウェアが変換を同期
させるために外部割り込みを使用することも知られてい
る。しかしながら、可変の割り込み応答時間により、変
換は外部信号または事象に関し不正確に開始する。多く
の用途においては、サンプルは正確な時間に行なわれな
ければならない。外部ハードウェア信号は変換を開始す
るためのソフトウェアのタイミングエラーに無関係の直
接的な経路を許容する。本発明は変換の開始をソフトウ
ェアの開始に依存するのではなく、ＱＡＤＣがその一部
である、マイクロコントローラの外部の信号または事象
が変換を開始することを許容する。外部トリガは、本発
明におけるように、自動化キューまたは変換シーケンス
によって行なわれた場合、Ａ／Ｄ変換器がマイクロコン
トローラまたはどこか他の所に配置されたホストＣＰＵ
に独立にアナログデータを集めることを許容する。自立
型Ａ／Ｄ変換器において単一の変換を開始するために外
部トリガを用いることが知られている。しかしながら、
本発明は外部トリガ信号または事象が反復的に変換シー
ケンスを開始することを許容する。次の外部変換はＡ／
Ｄ変換器が現在の組の変換を完了しかつ外部トリガが肯
定された時にイネーブルすることができる。あるいは、
該変換はもし外部スタート機能の構成がそのように規定
されておれば、変換シーケンスの間に外部トリガ信号の
肯定に応じて直ちに再スタートすることができる。ＱＡ
ＤＣモジュールは外部トリガ入力ピンがキュー１および
キュー２において変換シーケンスを開始することを許容
する。１つの用途は、エンジンのような、高速装置の動
きの中における正確なポイントにおいてアナログサンプ
ルを取ることである。外部トリガに応じて変換を開始す
る能力は自動車の制御環境において非常に有用である
が、その理由は変換がエンジンのポジションに同期でき
るからである。ホストシステムのソフトウェアによる割
り込み応答時間が変化するからＡ／Ｄ変換のホストシス
テムのソフトウェアの開始のための時間がない。外部ト
リガ信号のソースはタイマチャネルの出力とすることが
できる。該トリガ信号の極性はプログラム可能であり、
それによりホストシステムのソフトウェアがシーケンス
を開始するために立上りまたは立下りエッジを選択する
ことができる。キューの使用は外部トリガモードにおい
ても他のモードと同じである。周期的モードのように、
インターバルタイマによるより、トリガ信号が単にシー
ケンスを開始する。各々のＣＣＷが得られかつ指示され
た変換がエンドオブキュー指示の１つに遭遇するまで行
なわれる。該シーケンスが完了した時、もしイネーブル
されれば、完了割り込みが発行され、かつ前記キューは
外部トリガピンの次のエッジを待機する。
【００１７】［連続変換］好ましい実施例においては、
キュー２のみが連続的に動作できるよう構成されている
が、その理由はキュー１における連続走査はキュー２の
動作を妨げるからである。キュー２において最後のアド
レスまたは最後のコマンドの指示に遭遇すると、シーケ
ンスはキュー２における先頭のＣＣＷで再び開始する。
この連続モードは変換結果テーブルを自動的に更新され
た状態に保つ。ホストシステムのソフトウェアは常に変
換結果テーブルを読むことができかつ値が両方のキュー
に対する走査時間よりも古くないことを保証される。完
了割り込みはホストシステムのソフトウェアにキューを
通る各サイクルの完了を通知するためにイネーブルされ
る。
キュー２のみが連続的に動作できるよう構成されている
が、その理由はキュー１における連続走査はキュー２の
動作を妨げるからである。キュー２において最後のアド
レスまたは最後のコマンドの指示に遭遇すると、シーケ
ンスはキュー２における先頭のＣＣＷで再び開始する。
この連続モードは変換結果テーブルを自動的に更新され
た状態に保つ。ホストシステムのソフトウェアは常に変
換結果テーブルを読むことができかつ値が両方のキュー
に対する走査時間よりも古くないことを保証される。完
了割り込みはホストシステムのソフトウェアにキューを
通る各サイクルの完了を通知するためにイネーブルされ
る。
【００１８】［ソフトウェア起動変換］上述のモードは
自動的に変換を開始するための３つの方法、すなわち周
期的に、外部トリガの刺激に応じて、かつ連続的に開始
する方法、を示している。他の状況をカバーするため、
ホストシステムのソフトウェアもまた変換シーケンスを
開始することができる。制御レジスタ１または２のそれ
ぞれモードワードＭＱ１またはＭＱ２における特定のビ
ットパターンが各々のキューをその先頭のＣＣＷで開始
させる。ＱＡＤＣは自動的にエンドオブキュー条件が検
出されるまで該キューにおける変換を実行する。次に、
それはモードフィールド（ＭＱ１またはＭＱ２）をディ
スエーブルされた状態に停止しかつリセットする。次の
変換シーケンスは新しいホストシステムのソフトウェア
の制御ワードによりトリガされる。このモードはＣＣＷ
キューを通るワンショット走査を提供する。
自動的に変換を開始するための３つの方法、すなわち周
期的に、外部トリガの刺激に応じて、かつ連続的に開始
する方法、を示している。他の状況をカバーするため、
ホストシステムのソフトウェアもまた変換シーケンスを
開始することができる。制御レジスタ１または２のそれ
ぞれモードワードＭＱ１またはＭＱ２における特定のビ
ットパターンが各々のキューをその先頭のＣＣＷで開始
させる。ＱＡＤＣは自動的にエンドオブキュー条件が検
出されるまで該キューにおける変換を実行する。次に、
それはモードフィールド（ＭＱ１またはＭＱ２）をディ
スエーブルされた状態に停止しかつリセットする。次の
変換シーケンスは新しいホストシステムのソフトウェア
の制御ワードによりトリガされる。このモードはＣＣＷ
キューを通るワンショット走査を提供する。
【００１９】［外部多重入力］ＱＡＤＣへのアナログ入
力の数は外部多重モードにおいて拡張することができ
る。自動走査キューの完全な柔軟性が外部多重チャネル
に利用できる。アナログチャネルの内の３つ（ＭＡ０−
ＭＡ２、図１）がアドレスビット出力として作用するよ
う再定義され、かつ３つの入力ピン（ＡＮｘ，ＡＮｙ，
およびＡＮｚ）が８個の入力チャネルの各々を表すため
に拡張される。これは合計２４の外部チャネルに対し合
計３つの外部マルチプレクサを許容する。モトローラ・
インコーポレイテッドから入手可能なＭＣ１４０５１，
ＭＣ１４０５２，ＭＣ７４ＨＣ４０５１，ＭＣ７４ＨＣ
４０５２のような、商業的に入手可能なアナログマルチ
プレクサを用いることができる。図１は、このようにし
てチャネルの数を外部的に拡張する例を与えている。好
ましい実施例は０，１，２，または３の外部ＭＵＸとと
もに用いることができる。図９は、ＣＣＷにおける５ビ
ットのＣＨＡＮフィールドがどのようにして０，１，
２，または３の外部マルチプレクサのＩＣのために種々
のＩ／Ｏピンの機能を特定するかを示している。例え
ば、制御レジスタ０のＭＵＸフィールドが００に等しい
場合（すなわち、外部のＭＵＸがない場合）は、ＣＨＡ
Ｎフィールド＝１００００はアナログ入力ピンＡＮ１６
を示している。図１をさらに参照すると、ＭＵＸフィー
ルドが０１に等しい場合（すなわち、１つの外部ＭＵＸ
の場合）は、ＭＵＸ１０への入力（ＡＮ１６，ＡＮ１
８，ＡＮ２０，ＡＮ２２，ＡＮ２４，ＡＮ２６，ＡＮ２
８，またはＡＮ３０）の１つが選択されかつ適切なＣＨ
ＡＮフィールド値１ＸＸＸ０によりピンＡＮｘに結合さ
れる。例えば、ＣＨＡＮフィールド１００００は入力Ａ
Ｎ１６を選択し、ＣＨＡＮフィールド１００１０は入力
ＡＮ１８を選択し、かつ以下同様である。ＭＵＸフィー
ルドが１０に等しい場合（すなわち、２つの外部ＭＵＸ
の場合）は、ＭＵＸ１０への適切な入力が選択されかつ
すぐ上に述べたように、適切なＣＨＡＮフィールド値１
ＸＸＸ０によりピンＡＮｘに結合され、かつ、さらに、
ＭＵＸ１２への入力（ＡＮ１７，ＡＮ１９，ＡＮ２１，
ＡＮ２３，ＡＮ２５，ＡＮ２７，ＡＮ２９，またはＡＮ
３１）の１つが選択されて適切なＣＨＡＮフィールド値
１ＸＸＸ１によりピンＡＮｙに結合される。例えば、Ｃ
ＨＡＮフィルード１０００１は入力ＡＮ１７を選択し、
ＣＨＡＮフィールド１００１１は入力ＡＮ１９を選択
し、以下同様である。ＭＵＸフィールドが１１に等しい
場合（すなわち、３つの外部ＭＵＸの場合）は、ＭＵＸ
１０および１２への適切な入力が選択されかつすぐ上に
述べたように、それぞれＡＮｘおよびＡＮｙに結合さ
れ、そして、さらに、ＭＵＸ１４への入力（ＡＮ８，Ａ
Ｎ９，ＡＮ１０，ＡＮ１１，ＡＮ１２，ＡＮ１３，ＡＮ
１４，またはＡＮ１５）の１つが選択されかつ適切なＣ
ＨＡＮフィールド値０１ＸＸＸによりピンＡＮｚに結合
される。例えば、ＣＨＡＮフィールド０１０００は入力
ＡＮ８を選択し、ＣＨＡＮフィールド０１００１は入力
ＡＮ９を選択し、以下同様である。すべての外部マルチ
プレクサモードに対し、内部で多重化されるピンの内の
３つ（ＡＮ１８，ＡＮ２０，およびＡＮ２２）は、それ
ぞれ、マルチプレクサのアドレス出力ＭＡ０，ＭＡ１，
およびＭＡ２となる。図９は、３，２，１の外部マルチ
プレクサが使用でき、または何らの外部マルチプレクサ
も使用できないこと、およびＩ／Ｏピンの使用が変化す
ることを示している。ＣＣＷのホストシステムのソフト
ウェアにより使用されるチャネル数も異なる多重化モー
ドとともに変化する。当業者には外部ＭＵＸをサンプリ
ングするここに説明した方法はより少ないまたはより多
いアナログ入力ピンを備えたＭＵＸとともに用いること
ができること、およびＭＵＸの数は代え得ることが明ら
かであろう。図１０は、ＱＡＤＣモジュール１に割り当
てられたＩ／Ｏピンの数に関し、種々の可能な構成のた
めに異なる数の外部マルチプレクサチップとともに利用
可能なアナログチャネルの数を示すテーブルである。例
えば、１８ピンバージョンにおいては、外部ＭＵＸチッ
プなしに合計１４のアナログチャネルが利用可能であ
り、１つの外部ＭＵＸチップとともに１８のアナログチ
ャネルが利用可能であり、２つの外部ＭＵＸチップとと
もに２５のアナログチャネルが利用可能であり、以下同
様である。
力の数は外部多重モードにおいて拡張することができ
る。自動走査キューの完全な柔軟性が外部多重チャネル
に利用できる。アナログチャネルの内の３つ（ＭＡ０−
ＭＡ２、図１）がアドレスビット出力として作用するよ
う再定義され、かつ３つの入力ピン（ＡＮｘ，ＡＮｙ，
およびＡＮｚ）が８個の入力チャネルの各々を表すため
に拡張される。これは合計２４の外部チャネルに対し合
計３つの外部マルチプレクサを許容する。モトローラ・
インコーポレイテッドから入手可能なＭＣ１４０５１，
ＭＣ１４０５２，ＭＣ７４ＨＣ４０５１，ＭＣ７４ＨＣ
４０５２のような、商業的に入手可能なアナログマルチ
プレクサを用いることができる。図１は、このようにし
てチャネルの数を外部的に拡張する例を与えている。好
ましい実施例は０，１，２，または３の外部ＭＵＸとと
もに用いることができる。図９は、ＣＣＷにおける５ビ
ットのＣＨＡＮフィールドがどのようにして０，１，
２，または３の外部マルチプレクサのＩＣのために種々
のＩ／Ｏピンの機能を特定するかを示している。例え
ば、制御レジスタ０のＭＵＸフィールドが００に等しい
場合（すなわち、外部のＭＵＸがない場合）は、ＣＨＡ
Ｎフィールド＝１００００はアナログ入力ピンＡＮ１６
を示している。図１をさらに参照すると、ＭＵＸフィー
ルドが０１に等しい場合（すなわち、１つの外部ＭＵＸ
の場合）は、ＭＵＸ１０への入力（ＡＮ１６，ＡＮ１
８，ＡＮ２０，ＡＮ２２，ＡＮ２４，ＡＮ２６，ＡＮ２
８，またはＡＮ３０）の１つが選択されかつ適切なＣＨ
ＡＮフィールド値１ＸＸＸ０によりピンＡＮｘに結合さ
れる。例えば、ＣＨＡＮフィールド１００００は入力Ａ
Ｎ１６を選択し、ＣＨＡＮフィールド１００１０は入力
ＡＮ１８を選択し、かつ以下同様である。ＭＵＸフィー
ルドが１０に等しい場合（すなわち、２つの外部ＭＵＸ
の場合）は、ＭＵＸ１０への適切な入力が選択されかつ
すぐ上に述べたように、適切なＣＨＡＮフィールド値１
ＸＸＸ０によりピンＡＮｘに結合され、かつ、さらに、
ＭＵＸ１２への入力（ＡＮ１７，ＡＮ１９，ＡＮ２１，
ＡＮ２３，ＡＮ２５，ＡＮ２７，ＡＮ２９，またはＡＮ
３１）の１つが選択されて適切なＣＨＡＮフィールド値
１ＸＸＸ１によりピンＡＮｙに結合される。例えば、Ｃ
ＨＡＮフィルード１０００１は入力ＡＮ１７を選択し、
ＣＨＡＮフィールド１００１１は入力ＡＮ１９を選択
し、以下同様である。ＭＵＸフィールドが１１に等しい
場合（すなわち、３つの外部ＭＵＸの場合）は、ＭＵＸ
１０および１２への適切な入力が選択されかつすぐ上に
述べたように、それぞれＡＮｘおよびＡＮｙに結合さ
れ、そして、さらに、ＭＵＸ１４への入力（ＡＮ８，Ａ
Ｎ９，ＡＮ１０，ＡＮ１１，ＡＮ１２，ＡＮ１３，ＡＮ
１４，またはＡＮ１５）の１つが選択されかつ適切なＣ
ＨＡＮフィールド値０１ＸＸＸによりピンＡＮｚに結合
される。例えば、ＣＨＡＮフィールド０１０００は入力
ＡＮ８を選択し、ＣＨＡＮフィールド０１００１は入力
ＡＮ９を選択し、以下同様である。すべての外部マルチ
プレクサモードに対し、内部で多重化されるピンの内の
３つ（ＡＮ１８，ＡＮ２０，およびＡＮ２２）は、それ
ぞれ、マルチプレクサのアドレス出力ＭＡ０，ＭＡ１，
およびＭＡ２となる。図９は、３，２，１の外部マルチ
プレクサが使用でき、または何らの外部マルチプレクサ
も使用できないこと、およびＩ／Ｏピンの使用が変化す
ることを示している。ＣＣＷのホストシステムのソフト
ウェアにより使用されるチャネル数も異なる多重化モー
ドとともに変化する。当業者には外部ＭＵＸをサンプリ
ングするここに説明した方法はより少ないまたはより多
いアナログ入力ピンを備えたＭＵＸとともに用いること
ができること、およびＭＵＸの数は代え得ることが明ら
かであろう。図１０は、ＱＡＤＣモジュール１に割り当
てられたＩ／Ｏピンの数に関し、種々の可能な構成のた
めに異なる数の外部マルチプレクサチップとともに利用
可能なアナログチャネルの数を示すテーブルである。例
えば、１８ピンバージョンにおいては、外部ＭＵＸチッ
プなしに合計１４のアナログチャネルが利用可能であ
り、１つの外部ＭＵＸチップとともに１８のアナログチ
ャネルが利用可能であり、２つの外部ＭＵＸチップとと
もに２５のアナログチャネルが利用可能であり、以下同
様である。
【００２０】［同時サンプリング］差動または他の特別
の信号対を受信しかつ変換するために同時サンプリング
を用いることができる。ＱＡＤＣはＣＣＷにおけるＣＨ
ＡＮフィールドの最も低い順位のビットを無視すること
により識別される、２つの隣接するアナログ入力チャネ
ルが同時にサンプルされることを許容する。２つの隣接
するアナログチャネルは常に同時にサンプルされるが、
各々のＣＣＷによって１つのみが変換される。同時アナ
ログサンプルを第２のチャネルから変換するために、Ｃ
ＣＷは次のＣＣＷにおける再サンプルを禁止する。
の信号対を受信しかつ変換するために同時サンプリング
を用いることができる。ＱＡＤＣはＣＣＷにおけるＣＨ
ＡＮフィールドの最も低い順位のビットを無視すること
により識別される、２つの隣接するアナログ入力チャネ
ルが同時にサンプルされることを許容する。２つの隣接
するアナログチャネルは常に同時にサンプルされるが、
各々のＣＣＷによって１つのみが変換される。同時アナ
ログサンプルを第２のチャネルから変換するために、Ｃ
ＣＷは次のＣＣＷにおける再サンプルを禁止する。
【００２１】［入力サンプル時間］サンプル時間はホス
トシステムのソフトウェア制御によって変えることがで
きる。異なるアナログ信号源インピーダンスが従って使
用できる。より高い信号源インピーダンスを許容するこ
とは外部増幅器のコストを削減する。トレードオフはよ
り長いサンプル時間である。ホストシステムのソフトウ
ェアの選択により、システムクロックおよびプリスケー
ラ出力（システムクロックに基づく）がタイムベースと
して使用される（オンチップＲＣ発振器もまたタイムベ
ースとして使用できる）。１つの入力サンプル時間は最
小のデフォールトであり、かつ他のサンプル時間はホス
トシステムのソフトウェアによってプログラムされる。
デフォールトサンプル時間はあるシーケンスの最初の変
換に対する特定された数のクロックサイクルであり、か
つ変換キューにおける後続のチャネルに対するＡ／Ｄ変
換時間である。デフォールトサンプル時間があまりに早
すぎると、ホストシステムのソフトウェアはより長いサ
ンプル時間を特定することができ、かつそのサンプル時
間は好ましい実施例においては１２８ ＱＡＤＣクロッ
クサイクルまでプログラム可能である。
トシステムのソフトウェア制御によって変えることがで
きる。異なるアナログ信号源インピーダンスが従って使
用できる。より高い信号源インピーダンスを許容するこ
とは外部増幅器のコストを削減する。トレードオフはよ
り長いサンプル時間である。ホストシステムのソフトウ
ェアの選択により、システムクロックおよびプリスケー
ラ出力（システムクロックに基づく）がタイムベースと
して使用される（オンチップＲＣ発振器もまたタイムベ
ースとして使用できる）。１つの入力サンプル時間は最
小のデフォールトであり、かつ他のサンプル時間はホス
トシステムのソフトウェアによってプログラムされる。
デフォールトサンプル時間はあるシーケンスの最初の変
換に対する特定された数のクロックサイクルであり、か
つ変換キューにおける後続のチャネルに対するＡ／Ｄ変
換時間である。デフォールトサンプル時間があまりに早
すぎると、ホストシステムのソフトウェアはより長いサ
ンプル時間を特定することができ、かつそのサンプル時
間は好ましい実施例においては１２８ ＱＡＤＣクロッ
クサイクルまでプログラム可能である。
【００２２】［代りの基準入力］Ａ／Ｄ変換に対しては
２つの組の基準ピンがある。各アナログチャネルは基準
電圧の主または代りの（ａｌｔｅｒｎａｔｅ）対のいず
れかを参照できる。主な基準ピンはＶＲＨ０およびＶ
ＲＬ０であり、かつ代りのまたは交替基準ピンはＶ
ＲＨ１およびＶＲＬ１である。代りの基準ピンもまた基
準として必要でない時は入力チャネルとすることがで
き、あるいはそれらは基準レベルを比較しまたは較正す
るよう変換され得る。基準ピンはある構成では供給（ｓ
ｕｐｐｌｙ）ピンから分離され、あるいは他の構成では
それらと共用され得る。
２つの組の基準ピンがある。各アナログチャネルは基準
電圧の主または代りの（ａｌｔｅｒｎａｔｅ）対のいず
れかを参照できる。主な基準ピンはＶＲＨ０およびＶ
ＲＬ０であり、かつ代りのまたは交替基準ピンはＶ
ＲＨ１およびＶＲＬ１である。代りの基準ピンもまた基
準として必要でない時は入力チャネルとすることがで
き、あるいはそれらは基準レベルを比較しまたは較正す
るよう変換され得る。基準ピンはある構成では供給（ｓ
ｕｐｐｌｙ）ピンから分離され、あるいは他の構成では
それらと共用され得る。
【００２３】［Ａ／Ｄ結果データのフォーマットの選
択］図１１は、変換結果テーブルに格納されている結果
ワードのデータフォーマットのオプションを示す。ＱＡ
ＤＣ１は各々の結果ワードに対し少なくとも３つのデー
タフォーマットのオプションのいずれにおいても読取り
可能な変換結果レジスタのテーブルを含む。１つのオプ
ションは１６ビットのワードにおける右ジャスティファ
イされた１０ビットの結果を有し、高い位の不使用のビ
ットにゼロを有する。他の選択肢は低い位の不使用のビ
ットにゼロを有する左ジャスティファイされた結果であ
る。第３のオプションは最上位ビットが反転されかつ不
使用のより低い位のビットにゼロを有する左ジャスティ
ファイされた結果である。この第３のオプションは、デ
ジタル信号処理の用途において有用な、「ハーフスケー
ル、オフセット２進、２の補数」データフォーマットに
対応する。ここに図示された実施例においては実施され
ていないが、他のオプションは右ジャスティファイされ
た、符号付きフォーマットである。さらに、右ジャステ
ィファイされた、符号−拡張フォーマット（符号に応じ
て、前にゼロまたは１を有する）を提供することもでき
る。変換結果レジスタは１０ビット幅である。本実施例
においては、各々の１６ビットのワードの残りの６ビッ
トは使用されていない。結果データのフォーマッティン
グはホストシステムのソフトウェアの読出し動作の間に
生成されるが、これは結果が読取られるアドレス範囲は
所望のデータフォーマットを選択するために使用される
からである。種々のデータフォーマットのオプションに
関するこれ以上の情報については、図２１および図２
２、および［結果ワードのフォーマットのオプション］
のヘッディングの下の以下の説明を参照。リード・モデ
ィファイ・ライト命令のようなビット操作を含む、書込
み動作は真の１６ビットの値をアクセスしない。１０ビ
ットの結果は１０ビットのレジスタまたはメモリワード
に格納されるから、６ビットが節約され、それにより集
積回路のシリコン領域を低減する。
択］図１１は、変換結果テーブルに格納されている結果
ワードのデータフォーマットのオプションを示す。ＱＡ
ＤＣ１は各々の結果ワードに対し少なくとも３つのデー
タフォーマットのオプションのいずれにおいても読取り
可能な変換結果レジスタのテーブルを含む。１つのオプ
ションは１６ビットのワードにおける右ジャスティファ
イされた１０ビットの結果を有し、高い位の不使用のビ
ットにゼロを有する。他の選択肢は低い位の不使用のビ
ットにゼロを有する左ジャスティファイされた結果であ
る。第３のオプションは最上位ビットが反転されかつ不
使用のより低い位のビットにゼロを有する左ジャスティ
ファイされた結果である。この第３のオプションは、デ
ジタル信号処理の用途において有用な、「ハーフスケー
ル、オフセット２進、２の補数」データフォーマットに
対応する。ここに図示された実施例においては実施され
ていないが、他のオプションは右ジャスティファイされ
た、符号付きフォーマットである。さらに、右ジャステ
ィファイされた、符号−拡張フォーマット（符号に応じ
て、前にゼロまたは１を有する）を提供することもでき
る。変換結果レジスタは１０ビット幅である。本実施例
においては、各々の１６ビットのワードの残りの６ビッ
トは使用されていない。結果データのフォーマッティン
グはホストシステムのソフトウェアの読出し動作の間に
生成されるが、これは結果が読取られるアドレス範囲は
所望のデータフォーマットを選択するために使用される
からである。種々のデータフォーマットのオプションに
関するこれ以上の情報については、図２１および図２
２、および［結果ワードのフォーマットのオプション］
のヘッディングの下の以下の説明を参照。リード・モデ
ィファイ・ライト命令のようなビット操作を含む、書込
み動作は真の１６ビットの値をアクセスしない。１０ビ
ットの結果は１０ビットのレジスタまたはメモリワード
に格納されるから、６ビットが節約され、それにより集
積回路のシリコン領域を低減する。
【００２４】［レジスタの説明］このセクションはホス
トシステムのソフトウェアがＱＡＤＣに提供しかつＱＡ
ＤＣから得る制御、ステータス、デジタルポート、およ
びＣＣＷ情報の詳細なフォーマットを説明する。以下の
サブセクションでは４つのタイプのワードフォーマット
が説明される。第１のものはホストシステムのソフトウ
ェアがＱＡＤＣモジュールを構成しかつ初期化するため
に提供する制御ワードである。第２のものはデジタル・
データポートである。第３のものはホストシステムのソ
フトウェアが割り込みフラグを含む、ＱＡＤＣの現在の
動作を決定するために読取るステータスワードである。
最後のものはＣＣＷキューから得られる各々のＡ／Ｄ変
換のための変換コマンドワードである。
トシステムのソフトウェアがＱＡＤＣに提供しかつＱＡ
ＤＣから得る制御、ステータス、デジタルポート、およ
びＣＣＷ情報の詳細なフォーマットを説明する。以下の
サブセクションでは４つのタイプのワードフォーマット
が説明される。第１のものはホストシステムのソフトウ
ェアがＱＡＤＣモジュールを構成しかつ初期化するため
に提供する制御ワードである。第２のものはデジタル・
データポートである。第３のものはホストシステムのソ
フトウェアが割り込みフラグを含む、ＱＡＤＣの現在の
動作を決定するために読取るステータスワードである。
最後のものはＣＣＷキューから得られる各々のＡ／Ｄ変
換のための変換コマンドワードである。
【００２５】［モジュール構成レジスタ（ＭＣＲ）］図
１２は、Ａ／Ｄ変換器モジュールのモジュール構成レジ
スタのフォーマットを示す。該モジュール構成レジスタ
はホストシステムのソフトウェアからＱＡＤＣへの初期
化情報を含む。この情報は典型的にはパワーアップに応
じて一度セットアップされ、かつ、勿論必要であれば代
えることはできるが、通常の動作中は変更されない。ス
タンバイモード選択、管理スペース選択、および割込み
調停（ａｒｂｉｔｒａｔｉｏｎ）が含まれる。ＳＴＯＰ−ストップモード （ビット位置：１５） 機能：ストップモード選択（クロック停止、アナログ回
路パワーダウン） リセット状態：ＳＴＯＰ＝０ ホストシステムのソフトウェアはＡ／Ｄ変換器に対する
クロック信号を切断しかつ電力を低減するためにアナロ
グ回路をパワーダウンすることができる。セットされた
場合、ＳＴＯＰビットは進行中のいずれの変換シーケン
スをも中断する。アナログ回路へのバイアス電流がター
ンオフされるから、ＱＡＤＣモジュールはＳＴＯＰビッ
トをクリアした後アナログ回路を安定化するためにいく
らかのリカバリ時間を必要とする。ＦＲＺ−フリーズイネーブル （ビット位置：１４） 機能：イネーブルを凍結（モジュール動作の一時的中
止） リセット状態：ＦＲＺ＝０ アプリケーションをデバックする時、多くの場合ブレイ
クポイントに遭遇した時にＱＡＤＣモジュールを停止さ
せることが有用である。ＦＲＺ＝１およびＩＭＢのＩＦ
ＲＥＥＺＥＢ信号が肯定されている場合、現在の変換が
中断され、かつキューはそれがサービスを必要とするこ
とを通知するモードに留められる。ＱＡＤＣクロックが
停止され、それにより周期的タイマも進行しないように
される。フリーズモードの間に生ずるいずれの外部トリ
ガ事象も記録されない。ＩＭＢのＩＦＲＥＥＺＥＢ信号
が否定された時、変換は再びキューの先頭で始まる。フ
リーズモードから退出した時いずれのキューもサービス
を待っておらなければ、モジュールは適切なキュートリ
ガが発生するのを待機する。ＳＵＰＶ−管理空間 （ビット位置：７） 機能：管理スペースの選択 リセット状態：ＳＵＰＶ＝１ いくつかのホストＣＰＵおよびソフトウエア・システム
は２つのアドレス可能な空間を許容する。すなわち、い
ずれのソフトウエアにもアクセス可能な制限のない空
間、およびシステムソフトウエア（オペレーティングシ
ステム）からのみアクセス可能な管理（ｓｕｐｅｒｖｉ
ｓｏｒ）空間である。他のホストＣＰＵはこのオプショ
ンを含まずかつ従って常にＱＡＤＣの見晴らしのよい点
からの管理モードにある。ＲＡＭレジスタテーブル（８
０、図４および図５）における最初の３つのレジスタワ
ードのロケーションは、モジュール構成レジスタ、テス
トレジスタ、および割込みレジスタであるが、常にスー
パバイザ空間にある。残りの制御、ステータス、および
ポートレジスタはＳＵＰＶビットを介してプログラム可
能である。図１３は、ＱＡＤＣのモジュール構成レジス
タのＳＵＰＶビットの使用を示す。ＳＵＰＶ＝１の場
合、すべてのＱＡＤＣステータス、制御、およびポート
レジスタはスーパバイザモードにおいてのみアクセス可
能である。ＳＵＰＶ＝０の場合は、それらはスーパバイ
ザまたは無制限モードにおいてアクセスされ得る。ＱＡ
ＤＣが管理／無制限モードをサポートしないホストＣＰ
Ｕとともに使用された時には、ＳＵＰＶビットの状態は
重要ではない。ＩＡＲＢ−割込み調停番号 （ビット位置：０−３） 機能：割込み調停優先順位番号を規定する。 リセット状態：ＩＡＲＢ＝０００１ ＱＡＤＣ内で、割込みレベルが割込みレジスタ（図１
４）を介して各割込みソースに割当てられる。多重ＩＭ
Ｂモジールは各割込みレベルについて割込みを要求する
ことができるから、割当てられたレベル内での割込みの
優先順位はＩＡＲＢフィールドとともに規定される。一
旦ホストＣＰＵがある特定のレベルで割込み要求を処理
し始めると、調停サイクルはどの割込みがそのレベルで
要求しているもののうちサービスされるべきであるかを
決定する。ＩＡＲＢの００００状態は有効ではなく、割
込みサービスに対し調停できる１５までのＩＭＢモジュ
ールを残している。最も低い優先順位は０００１であり
かつ最も高いものは１１１１である。割込みレベルおよ
び優先順位（ＩＮＬ１およびＩＮＬ２、プラスＩＡＲ
Ｂ）を確立する７ビットが全システムにわたり独特のも
のであることを保証するのは初期化のホストシステムの
ソフトウエアの責任である。首尾よい割込み調停は２つ
の割込みが同じレベルとなっておらないことおよびモジ
ュール間バス（ＩＭＢ）において使用されるべき優先順
位に依存する。
１２は、Ａ／Ｄ変換器モジュールのモジュール構成レジ
スタのフォーマットを示す。該モジュール構成レジスタ
はホストシステムのソフトウェアからＱＡＤＣへの初期
化情報を含む。この情報は典型的にはパワーアップに応
じて一度セットアップされ、かつ、勿論必要であれば代
えることはできるが、通常の動作中は変更されない。ス
タンバイモード選択、管理スペース選択、および割込み
調停（ａｒｂｉｔｒａｔｉｏｎ）が含まれる。ＳＴＯＰ−ストップモード （ビット位置：１５） 機能：ストップモード選択（クロック停止、アナログ回
路パワーダウン） リセット状態：ＳＴＯＰ＝０ ホストシステムのソフトウェアはＡ／Ｄ変換器に対する
クロック信号を切断しかつ電力を低減するためにアナロ
グ回路をパワーダウンすることができる。セットされた
場合、ＳＴＯＰビットは進行中のいずれの変換シーケン
スをも中断する。アナログ回路へのバイアス電流がター
ンオフされるから、ＱＡＤＣモジュールはＳＴＯＰビッ
トをクリアした後アナログ回路を安定化するためにいく
らかのリカバリ時間を必要とする。ＦＲＺ−フリーズイネーブル （ビット位置：１４） 機能：イネーブルを凍結（モジュール動作の一時的中
止） リセット状態：ＦＲＺ＝０ アプリケーションをデバックする時、多くの場合ブレイ
クポイントに遭遇した時にＱＡＤＣモジュールを停止さ
せることが有用である。ＦＲＺ＝１およびＩＭＢのＩＦ
ＲＥＥＺＥＢ信号が肯定されている場合、現在の変換が
中断され、かつキューはそれがサービスを必要とするこ
とを通知するモードに留められる。ＱＡＤＣクロックが
停止され、それにより周期的タイマも進行しないように
される。フリーズモードの間に生ずるいずれの外部トリ
ガ事象も記録されない。ＩＭＢのＩＦＲＥＥＺＥＢ信号
が否定された時、変換は再びキューの先頭で始まる。フ
リーズモードから退出した時いずれのキューもサービス
を待っておらなければ、モジュールは適切なキュートリ
ガが発生するのを待機する。ＳＵＰＶ−管理空間 （ビット位置：７） 機能：管理スペースの選択 リセット状態：ＳＵＰＶ＝１ いくつかのホストＣＰＵおよびソフトウエア・システム
は２つのアドレス可能な空間を許容する。すなわち、い
ずれのソフトウエアにもアクセス可能な制限のない空
間、およびシステムソフトウエア（オペレーティングシ
ステム）からのみアクセス可能な管理（ｓｕｐｅｒｖｉ
ｓｏｒ）空間である。他のホストＣＰＵはこのオプショ
ンを含まずかつ従って常にＱＡＤＣの見晴らしのよい点
からの管理モードにある。ＲＡＭレジスタテーブル（８
０、図４および図５）における最初の３つのレジスタワ
ードのロケーションは、モジュール構成レジスタ、テス
トレジスタ、および割込みレジスタであるが、常にスー
パバイザ空間にある。残りの制御、ステータス、および
ポートレジスタはＳＵＰＶビットを介してプログラム可
能である。図１３は、ＱＡＤＣのモジュール構成レジス
タのＳＵＰＶビットの使用を示す。ＳＵＰＶ＝１の場
合、すべてのＱＡＤＣステータス、制御、およびポート
レジスタはスーパバイザモードにおいてのみアクセス可
能である。ＳＵＰＶ＝０の場合は、それらはスーパバイ
ザまたは無制限モードにおいてアクセスされ得る。ＱＡ
ＤＣが管理／無制限モードをサポートしないホストＣＰ
Ｕとともに使用された時には、ＳＵＰＶビットの状態は
重要ではない。ＩＡＲＢ−割込み調停番号 （ビット位置：０−３） 機能：割込み調停優先順位番号を規定する。 リセット状態：ＩＡＲＢ＝０００１ ＱＡＤＣ内で、割込みレベルが割込みレジスタ（図１
４）を介して各割込みソースに割当てられる。多重ＩＭ
Ｂモジールは各割込みレベルについて割込みを要求する
ことができるから、割当てられたレベル内での割込みの
優先順位はＩＡＲＢフィールドとともに規定される。一
旦ホストＣＰＵがある特定のレベルで割込み要求を処理
し始めると、調停サイクルはどの割込みがそのレベルで
要求しているもののうちサービスされるべきであるかを
決定する。ＩＡＲＢの００００状態は有効ではなく、割
込みサービスに対し調停できる１５までのＩＭＢモジュ
ールを残している。最も低い優先順位は０００１であり
かつ最も高いものは１１１１である。割込みレベルおよ
び優先順位（ＩＮＬ１およびＩＮＬ２、プラスＩＡＲ
Ｂ）を確立する７ビットが全システムにわたり独特のも
のであることを保証するのは初期化のホストシステムの
ソフトウエアの責任である。首尾よい割込み調停は２つ
の割込みが同じレベルとなっておらないことおよびモジ
ュール間バス（ＩＭＢ）において使用されるべき優先順
位に依存する。
【００２６】［テストレジスタ］テストレジスタは製造
中に使用される種々のテストモードを制御し、通常のア
プリケーションにおいて使用することを意図していな
い。テストレジスタは、ＩＭＢのＩＴＳＴＭＯＤＢライ
ンが肯定されている、テストモードにおいてのみ書込み
可能である。非テストモードにおいては、テストレジス
タは読取ることのみが可能であるが、書込みはなんらの
効果も持たない。
中に使用される種々のテストモードを制御し、通常のア
プリケーションにおいて使用することを意図していな
い。テストレジスタは、ＩＭＢのＩＴＳＴＭＯＤＢライ
ンが肯定されている、テストモードにおいてのみ書込み
可能である。非テストモードにおいては、テストレジス
タは読取ることのみが可能であるが、書込みはなんらの
効果も持たない。
【００２７】［割込みレジスタ］モジュール間バス（Ｉ
ＭＢ）は割込み要求を完全に識別するために３つのこと
を要求する。第一に、該要求は７つのレベルの内の１つ
で肯定されなければならない。ＱＡＤＣモジュールは２
つの別個の割込み要求ソースを有するから、２つの３ビ
ットのソフトウエアにより提供されるパラメータが各ソ
ースに対する要求レベルを規定する。従って、そのレベ
ル内の１５の可能な優先順位の内の１つがＩＭＢにおけ
る調停プロセスにより決定される。ＱＡＤＣは調停の優
先順位のためにモジュール構成レジスタに４ビットを含
む。第三に、各割込みソースに対するソフトウエアのエ
ントリポイントを識別するために８ビットのベクトル数
がＩＭＢに与えられている。図１４は、Ａ／Ｄ変換器モ
ジュールの割込みレジスタのフォーマットを示す。ＩＮＬ１−割込みレベル１ （ビット位置：１２−１４） 機能：キュー１の割込みレベルを規定する。 リセット状態：ＩＮＬ１＝０００ ホストシステムのソフトウエアがキュー１の完了割込み
を７つの割込みレベルの内の１つに割当てるために３つ
のビットが使用される。０００状態は割込みをディスエ
ーブルする。レベル００１は最も低い優先順位の割込み
レベルであり、かつレベル１１１は最も高いものであ
る。ＱＡＤＣはホストＣＰＵに対する７つの割込み要求
のどれが肯定されるべきかを決定するためのレベル番号
を使用する。ホストＣＰＵはより高いレベルの他の割込
みがない場合に割込みが発生することを許容する。１５
までの異なる割込みがホストシステムのソフトウエアに
より、各々に独自の割込み優先順位が割当てられるとす
れば、特定の割込みレベルに割当てできる。ＩＮＬ２−割込みレベル２ （ビット位置：８−１０） 機能：キュー２の割込みレベルを規定する。 リセット状態：ＩＮＬ２＝０００ ホストシステムのソフトウエアが７つの割込みレベルの
内の１つにキュー２の完了割込みを割当てるために３ビ
ットが使用される。０００状態は割込みをディスエーブ
ルする。レベル００１は最も低い優先順位の割込みレベ
ルであり、かつレベル１１１は最も高いものである。Ｑ
ＡＤＣはホストＣＰＵに対する７つの割込み要求の内の
どれが肯定されるべきかを決定するためにレベル番号を
使用する。ホストＣＰＵはより高いレベルの他の割込み
がない場合に割込みが発生することを許容する。１５ま
での異なる割込みがホストシステムのソフトウエアによ
り、各々に独自の割込み優先順位が割当てられるものと
すれば、特定の割込みレベルに割当てることができる。ＩＮＴＶ−割込みベクトル番号 （ビット位置：０−７） 機能：割込みベクトルの規定 リセット状態：＄０Ｆ 割込みベクトル番号はホストシステムのソフトウエアに
より規定される。ＱＡＤＣは２つの割込みベクトルを、
ＣＣＷキューの各々に対し１つずつ、使用する。従っ
て、ホストシステムのソフトウエアは割込みベクトル番
号の高い位の７ビットをＱＡＤＣ割込みレジスタに書込
む。ＱＡＤＣはバスＩＡＣＫ（割込みアクノレッジ）サ
イクルの間に第８のビットをホストＣＰＵに戻す。ＣＣ
Ｗキュー１の完了からの割込みは２進ｘｘｘｘ ｘｘｘ
０の割込みベクトルを戻し、ここでｘｘｘｘ ｘｘｘは
ＩＮＴＶフィールドである。ＣＣＷキュー２完了からの
割込みは戻されたベクトルをｘｘｘｘ ｘｘｘ１にす
る。該ベクトル番号はホストＣＰＵが割込みルーチンの
ためのプログラムカウンタを得るメモリ中の場所を識別
させる。割込みベクトル番号は割込みレベルおよび調停
の優先順位とは独立なものである。
ＭＢ）は割込み要求を完全に識別するために３つのこと
を要求する。第一に、該要求は７つのレベルの内の１つ
で肯定されなければならない。ＱＡＤＣモジュールは２
つの別個の割込み要求ソースを有するから、２つの３ビ
ットのソフトウエアにより提供されるパラメータが各ソ
ースに対する要求レベルを規定する。従って、そのレベ
ル内の１５の可能な優先順位の内の１つがＩＭＢにおけ
る調停プロセスにより決定される。ＱＡＤＣは調停の優
先順位のためにモジュール構成レジスタに４ビットを含
む。第三に、各割込みソースに対するソフトウエアのエ
ントリポイントを識別するために８ビットのベクトル数
がＩＭＢに与えられている。図１４は、Ａ／Ｄ変換器モ
ジュールの割込みレジスタのフォーマットを示す。ＩＮＬ１−割込みレベル１ （ビット位置：１２−１４） 機能：キュー１の割込みレベルを規定する。 リセット状態：ＩＮＬ１＝０００ ホストシステムのソフトウエアがキュー１の完了割込み
を７つの割込みレベルの内の１つに割当てるために３つ
のビットが使用される。０００状態は割込みをディスエ
ーブルする。レベル００１は最も低い優先順位の割込み
レベルであり、かつレベル１１１は最も高いものであ
る。ＱＡＤＣはホストＣＰＵに対する７つの割込み要求
のどれが肯定されるべきかを決定するためのレベル番号
を使用する。ホストＣＰＵはより高いレベルの他の割込
みがない場合に割込みが発生することを許容する。１５
までの異なる割込みがホストシステムのソフトウエアに
より、各々に独自の割込み優先順位が割当てられるとす
れば、特定の割込みレベルに割当てできる。ＩＮＬ２−割込みレベル２ （ビット位置：８−１０） 機能：キュー２の割込みレベルを規定する。 リセット状態：ＩＮＬ２＝０００ ホストシステムのソフトウエアが７つの割込みレベルの
内の１つにキュー２の完了割込みを割当てるために３ビ
ットが使用される。０００状態は割込みをディスエーブ
ルする。レベル００１は最も低い優先順位の割込みレベ
ルであり、かつレベル１１１は最も高いものである。Ｑ
ＡＤＣはホストＣＰＵに対する７つの割込み要求の内の
どれが肯定されるべきかを決定するためにレベル番号を
使用する。ホストＣＰＵはより高いレベルの他の割込み
がない場合に割込みが発生することを許容する。１５ま
での異なる割込みがホストシステムのソフトウエアによ
り、各々に独自の割込み優先順位が割当てられるものと
すれば、特定の割込みレベルに割当てることができる。ＩＮＴＶ−割込みベクトル番号 （ビット位置：０−７） 機能：割込みベクトルの規定 リセット状態：＄０Ｆ 割込みベクトル番号はホストシステムのソフトウエアに
より規定される。ＱＡＤＣは２つの割込みベクトルを、
ＣＣＷキューの各々に対し１つずつ、使用する。従っ
て、ホストシステムのソフトウエアは割込みベクトル番
号の高い位の７ビットをＱＡＤＣ割込みレジスタに書込
む。ＱＡＤＣはバスＩＡＣＫ（割込みアクノレッジ）サ
イクルの間に第８のビットをホストＣＰＵに戻す。ＣＣ
Ｗキュー１の完了からの割込みは２進ｘｘｘｘ ｘｘｘ
０の割込みベクトルを戻し、ここでｘｘｘｘ ｘｘｘは
ＩＮＴＶフィールドである。ＣＣＷキュー２完了からの
割込みは戻されたベクトルをｘｘｘｘ ｘｘｘ１にす
る。該ベクトル番号はホストＣＰＵが割込みルーチンの
ためのプログラムカウンタを得るメモリ中の場所を識別
させる。割込みベクトル番号は割込みレベルおよび調停
の優先順位とは独立なものである。
【００２８】［ポートデータ・レジスタ］それらのアナ
ログ入力、外部トリガ入力、または外部マルチプレクサ
のインタフェースのために必要でないすべてのＱＡＤＣ
ピンもまたデジタルポートピンとして使用できる。以下
の説明は内部多重モードで動作する、最も高いピンカウ
ント版のモジュールに言及する。より少ないピンを使用
するバージョンではデジタルポートの全幅は利用できな
い。図１５は、Ａ／Ｄ変換器モジュールの８ビットのポ
ートＡおよびポートＢのデータレジスタのフォーマット
を示す。ポートＡデータレジスタ （ビット位置：８−１５） 機能：入力／出力データレジスタ ポートＡは汎用目的のデジタル入力または出力信号のた
めに使用できる双方向の８ビットＩ／Ｏポートである。ポートＢデータレジスタ （ビット位置：０−７） 機能：入力データレジスタ ポートＢは汎用目的のデジタル入力信号のために使用で
きる入力のみの８ビットデジタルポートである。
ログ入力、外部トリガ入力、または外部マルチプレクサ
のインタフェースのために必要でないすべてのＱＡＤＣ
ピンもまたデジタルポートピンとして使用できる。以下
の説明は内部多重モードで動作する、最も高いピンカウ
ント版のモジュールに言及する。より少ないピンを使用
するバージョンではデジタルポートの全幅は利用できな
い。図１５は、Ａ／Ｄ変換器モジュールの８ビットのポ
ートＡおよびポートＢのデータレジスタのフォーマット
を示す。ポートＡデータレジスタ （ビット位置：８−１５） 機能：入力／出力データレジスタ ポートＡは汎用目的のデジタル入力または出力信号のた
めに使用できる双方向の８ビットＩ／Ｏポートである。ポートＢデータレジスタ （ビット位置：０−７） 機能：入力データレジスタ ポートＢは汎用目的のデジタル入力信号のために使用で
きる入力のみの８ビットデジタルポートである。
【００２９】［ポートデータ方向レジスタ］デジタルＩ
／Ｏポートに関連するデータ方向レジスタ（ＤＤＲ）は
各々の双方向性ピンが入力であるかあるいは出力である
かを規定する。図１６は、Ａ／Ｄ変換器モジュールのポ
ートＡデータ方向レジスタのフォーマットを示す。ポートＡデータ方向レジスタ （ビット位置：８−１５） 機能：ポートＡのピン機能を入力または出力として規定
する。 リセット状態：＄００ 最大のピンカウント構成においては、ポートＡのすべて
の８ビットは双方向性である。各々のピンに関連するデ
ータ方向レジスタのビットは該ピンが入力信号または出
力信号のいずれを取扱うかを規定する。パワーアップに
応じて、データ方向レジスタはリセットされ、かつすべ
てのポートのピンは入力である。ホストシステムのソフ
トウエアはそのピンに対するデータ方向ビットに２進１
を書込むことによりあるピンを駆動出力信号として選択
する。ＤＤＲがあるピンを出力であると規定した時、ポ
ートＡデータレジスタのホストシステムのソフトウエア
による読取りは、リード・モディファイ・ライト命令を
許容するため、実際のピンではなく、出力ポートのデー
タレジスタの状態を得る。
／Ｏポートに関連するデータ方向レジスタ（ＤＤＲ）は
各々の双方向性ピンが入力であるかあるいは出力である
かを規定する。図１６は、Ａ／Ｄ変換器モジュールのポ
ートＡデータ方向レジスタのフォーマットを示す。ポートＡデータ方向レジスタ （ビット位置：８−１５） 機能：ポートＡのピン機能を入力または出力として規定
する。 リセット状態：＄００ 最大のピンカウント構成においては、ポートＡのすべて
の８ビットは双方向性である。各々のピンに関連するデ
ータ方向レジスタのビットは該ピンが入力信号または出
力信号のいずれを取扱うかを規定する。パワーアップに
応じて、データ方向レジスタはリセットされ、かつすべ
てのポートのピンは入力である。ホストシステムのソフ
トウエアはそのピンに対するデータ方向ビットに２進１
を書込むことによりあるピンを駆動出力信号として選択
する。ＤＤＲがあるピンを出力であると規定した時、ポ
ートＡデータレジスタのホストシステムのソフトウエア
による読取りは、リード・モディファイ・ライト命令を
許容するため、実際のピンではなく、出力ポートのデー
タレジスタの状態を得る。
【００３０】［制御レジスタ０］図１７は、Ａ／Ｄ変換
器モジュールの制御レジスタ０のフォーマットを示す。
制御レジスタ０は、ＣＣＷキューの１つのみでなく、全
変換器のための初期化情報を含む。このワードの制御フ
ィールドのいくつかはＣＣＷによって参照されるパラメ
ータを規定する。ＭＵＸ外部多重モード （ビット位置：１４，１５） 機能：外部多重チャネル選択をイネーブルする リセット状態：００ ホストシステムのソフトウエアはＭＵＸモードをセット
することによりチャネルの数の拡張を可能にすることが
できる。ＭＵＸ＝００の場合、最大１６チャネルが利用
できる。ＭＵＸ＝０１は１つの外部マルチプレクサのチ
ップによる拡張を可能にする。外部マルチプレクスモー
ドの各々においては、ＰＡ０，ＰＡ１，およびＰＡ２の
ピンは多重化されたアドレス出力ピン（ＭＡ０，ＭＡ１
およびＭＡ２）となり、それによりＣＣＷの５ビットの
ＣＨＡＮフィールドから３ビットを出力する。ＰＢ１ピ
ンは多重化されたチャネルのアナログ入力ピン、ＡＮ
ｘ、となる。ＭＵＸ＝１０は２つの外部マルチプレクサ
のための拡張を可能にする。このモードにおいては、Ｐ
Ｂ２は付加的な多重化アナログ入力ピン、ＡＮｙ、とな
る。ＡＮｘピンは１６−３０の範囲におけるすべての偶
数チャネルのために使用される。同様に、ＡＮｙピン
は、１７−３１の範囲におけるすべての奇数チャネルの
ために使用される。これらの２つの入力は対として働
き、従って外部多重チャネルに対する同時的なサンプル
機能を拡張する。ＭＵＸ＝１１は３つの外部マルチプレ
クサのための拡張を可能にする。このモードにおいて
は、ＰＢ３ピンは付加的な多重化チャネルのアナログ入
力ピン、ＡＮｚ、となる。このモードを使用するのは主
にそれがその一部である集積回路全体に対するＱＡＤＣ
モジュールに１０から１４ピンのみが割当てできる場合
である。以下のテーブルはＭＵＸフィールドの４つの状
態を要約するものである。 ＭＵＸ＝００ 内部多重、１６チャネルが可能。 ＭＵＸ＝０１ 外部多重（１ユニット）、２０チャネル
が可能。 ＭＵＸ＝１０ 外部多重（２ユニット）、２７チャネル
が可能。 ＭＵＸ＝１１ 外部多重（３ユニット）、２７の可能な
チャネル、に加えてデジタルポートピン。ＩＳＴ１−入力サンプル時間 （ビット位置：８，９） 機能：ＣＣＷ ＩＳＴビット＝１に対し入力サンプル時
間を選択。 リセット状態：００ より高いソースインピーダンスに接続されたチャネルに
対しては、変換の精度を保証するためにより長いサンプ
ル時間が要求される。他の信号はできるだけ早く変換さ
れることが必要である。ＣＣＷにおけるＩＳＴビットは
２つのサンプル時間の内どれがその変換に適用されるべ
きかを選択する。ＣＣＷ ＩＳＴ＝１の場合、制御レジ
スタ０の２つのＩＳＴ１ビットが入力サンプル時間を規
定する。本実施例においては４つの選択可能な入力サン
プル時間がある。すなわち、 ＩＳＴ１＝００ 入力サンプル時間＝Ｔａｄｃｃｋ×１
６ ＩＳＴ１＝０１ 入力サンプル時間＝Ｔａｄｃｃｋ×３
２ ＩＳＴ１＝１０ 入力サンプル時間＝Ｔａｄｃｃｋ×６
４ ＩＳＴ１＝１１ 入力サンプル時間＝Ｔａｄｃｃｋ×１
２８ＰＲＥＳ−プリスケーラ （ビット位置：０−４） 機能：ＱＡＤＣ動作クロック比に対しＩＭＢシステムク
ロックを規定 リセット状態：１１１１ ＱＡＤＣ動作クロック時間（Ｔａｄｃｃｋ）は、入力サ
ンプル時間、変換時間、および周期的タイマを含む、す
べてのＡ／Ｄ変換機能に対するタイムベースである。プ
リスケーリングはＩＭＢシステムクロック（Ｉｃｌｏｃ
ｋ信号）およびＱＡＤＣモジュールのＴａｄｃｃｋ内部
クロックの間にある。プリスケーラはその出力周波数が
Ｔａｄｃｃｋの許容差内に入るようにホストシステムの
ソフトウエアによりプログラムされなければならない。
システムクロック（Ｔｃｌｏｃｋ）周波数の広範囲の選
択を許容するため、ＱＡＤＣプリスケーラはモジュラス
・プログラム可能（ｍｏｄｕｌｕｓ−ｐｒｏｇｒａｍｍ
ａｂｌｅ）である。４ビットモジュラスのプリスケーラ
は、クロックの対称性を保証するため２分割段が続く
が、以下のテーブルに示されるように、システムクロッ
ク期間を、偶数の整数で増分する、２から３０により乗
算する。 動作クロック時間 ＰＲＥＳ＝0000 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×2 ＰＲＥＳ＝0001 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×4 ＰＲＥＳ＝0010 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×6 ＰＲＥＳ＝0011 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×8 ＰＲＥＳ＝0100 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×10 … ＰＲＥＳ＝1101 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×28 ＰＲＥＳ＝1110 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×30 ＰＲＥＳ＝1111 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×32
器モジュールの制御レジスタ０のフォーマットを示す。
制御レジスタ０は、ＣＣＷキューの１つのみでなく、全
変換器のための初期化情報を含む。このワードの制御フ
ィールドのいくつかはＣＣＷによって参照されるパラメ
ータを規定する。ＭＵＸ外部多重モード （ビット位置：１４，１５） 機能：外部多重チャネル選択をイネーブルする リセット状態：００ ホストシステムのソフトウエアはＭＵＸモードをセット
することによりチャネルの数の拡張を可能にすることが
できる。ＭＵＸ＝００の場合、最大１６チャネルが利用
できる。ＭＵＸ＝０１は１つの外部マルチプレクサのチ
ップによる拡張を可能にする。外部マルチプレクスモー
ドの各々においては、ＰＡ０，ＰＡ１，およびＰＡ２の
ピンは多重化されたアドレス出力ピン（ＭＡ０，ＭＡ１
およびＭＡ２）となり、それによりＣＣＷの５ビットの
ＣＨＡＮフィールドから３ビットを出力する。ＰＢ１ピ
ンは多重化されたチャネルのアナログ入力ピン、ＡＮ
ｘ、となる。ＭＵＸ＝１０は２つの外部マルチプレクサ
のための拡張を可能にする。このモードにおいては、Ｐ
Ｂ２は付加的な多重化アナログ入力ピン、ＡＮｙ、とな
る。ＡＮｘピンは１６−３０の範囲におけるすべての偶
数チャネルのために使用される。同様に、ＡＮｙピン
は、１７−３１の範囲におけるすべての奇数チャネルの
ために使用される。これらの２つの入力は対として働
き、従って外部多重チャネルに対する同時的なサンプル
機能を拡張する。ＭＵＸ＝１１は３つの外部マルチプレ
クサのための拡張を可能にする。このモードにおいて
は、ＰＢ３ピンは付加的な多重化チャネルのアナログ入
力ピン、ＡＮｚ、となる。このモードを使用するのは主
にそれがその一部である集積回路全体に対するＱＡＤＣ
モジュールに１０から１４ピンのみが割当てできる場合
である。以下のテーブルはＭＵＸフィールドの４つの状
態を要約するものである。 ＭＵＸ＝００ 内部多重、１６チャネルが可能。 ＭＵＸ＝０１ 外部多重（１ユニット）、２０チャネル
が可能。 ＭＵＸ＝１０ 外部多重（２ユニット）、２７チャネル
が可能。 ＭＵＸ＝１１ 外部多重（３ユニット）、２７の可能な
チャネル、に加えてデジタルポートピン。ＩＳＴ１−入力サンプル時間 （ビット位置：８，９） 機能：ＣＣＷ ＩＳＴビット＝１に対し入力サンプル時
間を選択。 リセット状態：００ より高いソースインピーダンスに接続されたチャネルに
対しては、変換の精度を保証するためにより長いサンプ
ル時間が要求される。他の信号はできるだけ早く変換さ
れることが必要である。ＣＣＷにおけるＩＳＴビットは
２つのサンプル時間の内どれがその変換に適用されるべ
きかを選択する。ＣＣＷ ＩＳＴ＝１の場合、制御レジ
スタ０の２つのＩＳＴ１ビットが入力サンプル時間を規
定する。本実施例においては４つの選択可能な入力サン
プル時間がある。すなわち、 ＩＳＴ１＝００ 入力サンプル時間＝Ｔａｄｃｃｋ×１
６ ＩＳＴ１＝０１ 入力サンプル時間＝Ｔａｄｃｃｋ×３
２ ＩＳＴ１＝１０ 入力サンプル時間＝Ｔａｄｃｃｋ×６
４ ＩＳＴ１＝１１ 入力サンプル時間＝Ｔａｄｃｃｋ×１
２８ＰＲＥＳ−プリスケーラ （ビット位置：０−４） 機能：ＱＡＤＣ動作クロック比に対しＩＭＢシステムク
ロックを規定 リセット状態：１１１１ ＱＡＤＣ動作クロック時間（Ｔａｄｃｃｋ）は、入力サ
ンプル時間、変換時間、および周期的タイマを含む、す
べてのＡ／Ｄ変換機能に対するタイムベースである。プ
リスケーリングはＩＭＢシステムクロック（Ｉｃｌｏｃ
ｋ信号）およびＱＡＤＣモジュールのＴａｄｃｃｋ内部
クロックの間にある。プリスケーラはその出力周波数が
Ｔａｄｃｃｋの許容差内に入るようにホストシステムの
ソフトウエアによりプログラムされなければならない。
システムクロック（Ｔｃｌｏｃｋ）周波数の広範囲の選
択を許容するため、ＱＡＤＣプリスケーラはモジュラス
・プログラム可能（ｍｏｄｕｌｕｓ−ｐｒｏｇｒａｍｍ
ａｂｌｅ）である。４ビットモジュラスのプリスケーラ
は、クロックの対称性を保証するため２分割段が続く
が、以下のテーブルに示されるように、システムクロッ
ク期間を、偶数の整数で増分する、２から３０により乗
算する。 動作クロック時間 ＰＲＥＳ＝0000 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×2 ＰＲＥＳ＝0001 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×4 ＰＲＥＳ＝0010 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×6 ＰＲＥＳ＝0011 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×8 ＰＲＥＳ＝0100 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×10 … ＰＲＥＳ＝1101 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×28 ＰＲＥＳ＝1110 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×30 ＰＲＥＳ＝1111 ＱＡＤＣクロック時間（Ｔａｄｃｃ
ｋ）＝Ｔｃｌｏｃｋ×32
【００３１】［制御レジスタ１］図１８は、Ａ／Ｄ変換
器モジュールの制御レジスタ１のフォーマットを示す。
制御レジスタ１はキュー１の動作のためのモード制御レ
ジスタである。ホストシステムのソフトウエアはキュー
サービス論理の動作モードを規定する。１つのキーの目
的は該キューの第一のＣＣＷにより変換シーケンスを開
始するための基準を確立することである。第一の変換は
外部信号により、あるいはホストシステムのソフトウエ
アコマンドにより開始できる。制御レジスタ１はまたホ
ストシステムのソフトウエアが変換完了割込みをイネー
ブルすることを許容する。ＣＩＥ１−完了割込みイネーブル１ （ビット位置：１
５） 機能：キュー１の完了に応じて割込みをイネーブルする リセット状態：０ ＣＩＥ１＝０はキュー１に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ１＝１はキュー１のＣＣＷシ
ーケンスの最後の変換の後に割込みを可能にする。該シ
ーケンスの最後の変換はＣＣＷポインタがキュー２の初
めにあるか、エンドオブキュー・コードがＣＣＷのＣＨ
ＡＮフィールドに表れるか、あるいはキューＲＡＭの終
りに到達した場合に識別される。ＭＱ１−モード、キュー１ （ビット位置：８，９） 機能：キュー１に対する動作モードを選択する リセット状態：００（２進） ２つのビットがＣＣＷテーブルにおけるキュー１の動作
モードを規定する。これらのビットはホストシステムの
ソフトウエアにより制御レジスタ１に書込まれる。それ
らがＱＡＤＣにより変更される唯一の場合はソフトウエ
ア開始モードであり、その場合該モードは１つの変換シ
ーケンスの後にディスエーブルされた状態に変更され
る。アナログサブシステム（サンプル・アンド・ホール
ド、およびＡ／Ｄ変換器）によるサービスを待っている
アクティブＣＣＷがキュー１にある場合、それらはキュ
ー２のいずれの係属中のＣＣＷに対しても優先度を有す
る。ＭＱ１に対し選択されたモードおよびキュー１に割
当てられたチャネルは従って高い優先度のＡ／Ｄ変換で
ある。従って、キュー１は連続モードを含まないが、そ
の理由はこれがキュー２の動作を妨げるからである。以
下は、キュー１の動作モードを要約したものである。 ＭＱ１＝００ ディスエーブル、変換なし ＭＱ１＝０１ ソフトウエア開始、０１をＭＱ１にロー
ディングする行為とともに変換シーケンスを開始 ＭＱ１＝１０ 外部トリガ１、正のエッジが変換シーケ
ンスを開始 ＭＱ１＝１１ 外部トリガ１、負のエッジが変換シーケ
ンスを開始
器モジュールの制御レジスタ１のフォーマットを示す。
制御レジスタ１はキュー１の動作のためのモード制御レ
ジスタである。ホストシステムのソフトウエアはキュー
サービス論理の動作モードを規定する。１つのキーの目
的は該キューの第一のＣＣＷにより変換シーケンスを開
始するための基準を確立することである。第一の変換は
外部信号により、あるいはホストシステムのソフトウエ
アコマンドにより開始できる。制御レジスタ１はまたホ
ストシステムのソフトウエアが変換完了割込みをイネー
ブルすることを許容する。ＣＩＥ１−完了割込みイネーブル１ （ビット位置：１
５） 機能：キュー１の完了に応じて割込みをイネーブルする リセット状態：０ ＣＩＥ１＝０はキュー１に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ１＝１はキュー１のＣＣＷシ
ーケンスの最後の変換の後に割込みを可能にする。該シ
ーケンスの最後の変換はＣＣＷポインタがキュー２の初
めにあるか、エンドオブキュー・コードがＣＣＷのＣＨ
ＡＮフィールドに表れるか、あるいはキューＲＡＭの終
りに到達した場合に識別される。ＭＱ１−モード、キュー１ （ビット位置：８，９） 機能：キュー１に対する動作モードを選択する リセット状態：００（２進） ２つのビットがＣＣＷテーブルにおけるキュー１の動作
モードを規定する。これらのビットはホストシステムの
ソフトウエアにより制御レジスタ１に書込まれる。それ
らがＱＡＤＣにより変更される唯一の場合はソフトウエ
ア開始モードであり、その場合該モードは１つの変換シ
ーケンスの後にディスエーブルされた状態に変更され
る。アナログサブシステム（サンプル・アンド・ホール
ド、およびＡ／Ｄ変換器）によるサービスを待っている
アクティブＣＣＷがキュー１にある場合、それらはキュ
ー２のいずれの係属中のＣＣＷに対しても優先度を有す
る。ＭＱ１に対し選択されたモードおよびキュー１に割
当てられたチャネルは従って高い優先度のＡ／Ｄ変換で
ある。従って、キュー１は連続モードを含まないが、そ
の理由はこれがキュー２の動作を妨げるからである。以
下は、キュー１の動作モードを要約したものである。 ＭＱ１＝００ ディスエーブル、変換なし ＭＱ１＝０１ ソフトウエア開始、０１をＭＱ１にロー
ディングする行為とともに変換シーケンスを開始 ＭＱ１＝１０ 外部トリガ１、正のエッジが変換シーケ
ンスを開始 ＭＱ１＝１１ 外部トリガ１、負のエッジが変換シーケ
ンスを開始
【００３２】［制御レジスタ２］図１９は、Ａ／Ｄ変換
器モジュールの制御レジスタ２のフォーマットを示す。
制御レジスタ２はキュー２のＣＣＷの動作のためのモー
ド制御レジスタである。ホストシステムのソフトウエア
はキューサービス論理の動作モードを規定する、すなわ
ち、キュー２における最初のＣＣＷによって変換シーケ
ンスを開始するための基準を規定する。最初の変換は最
後のシーケンスが完了した直後（連続モード）に、規則
的な時間インターバルで、または外部トリガが発生した
場合に、ホストシステムのソフトウエアコマンドにより
開始できる。ＣＩＥ２−完了割込みイネーブル２ （ビット位置：１
５） 機能：キュー２の完了に応じて割込みをイネーブル リセット状態：０ ＣＩＥ２＝０はキュー２に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ２＝１はキュー２のＣＣＷシ
ーケンスの最後の変換の後に割込みをイネーブルする。
該シーケンスの最後の変換はＣＣＷインデックスポイン
タがテーブルの最後のロケーションにあるかまたはＣＣ
ＷのＣＨＡＮフィールドがエンドオブキュー・コードで
ある場合に識別される。ＭＱ２−モード、キュー２ （ビット位置：１２−１４） 機能：キュー２に対する動作モードを選択する リセット状態：００００（２進） ４ビットがＣＣＷテーブルにおけるキュー２の動作モー
ドを決定する。これらのビットはホストシステムのソフ
トウエアにより制御レジスタ２に書込まれる。それらが
ＱＡＤＣにより変更される唯一の場合はソフトウエア開
始モードであり、その場合前記モードは１つの変換シー
ケンスの後にディスエーブルされた状態に変更される。
アナログサブシステム（サンプル・アンド・ホールド、
およびＡ／Ｄ変換器）によるサービスを待っているアク
ティブＣＣＷがキュー１にある場合、それらはキュー２
のいずれの係属中のＣＣＷに対しても優先度を持つ。選
択されたモードおよびキュー２に割当てられたチャネル
は従ってより低い優先度のＡ／Ｄ変換であるべきであ
る。マイクロコントローラ・ユニットに集積された従来
技術のＡ／Ｄ変換器によれば、一般的なソフトウエアの
使用方法はＡ／Ｄ変換シーケンスを開始するために周期
的な割込み（リアルタイムのクロック割込み）ルーチン
のためのものである。ＱＡＤＣはホストシステムのソフ
トウエアが変換走査を開始しなければならない必要性を
避けるために周期的タイマを含む。ＭＱ２フィールドは
周期的モードを選択しかつ時間インターバルを決定す
る。
器モジュールの制御レジスタ２のフォーマットを示す。
制御レジスタ２はキュー２のＣＣＷの動作のためのモー
ド制御レジスタである。ホストシステムのソフトウエア
はキューサービス論理の動作モードを規定する、すなわ
ち、キュー２における最初のＣＣＷによって変換シーケ
ンスを開始するための基準を規定する。最初の変換は最
後のシーケンスが完了した直後（連続モード）に、規則
的な時間インターバルで、または外部トリガが発生した
場合に、ホストシステムのソフトウエアコマンドにより
開始できる。ＣＩＥ２−完了割込みイネーブル２ （ビット位置：１
５） 機能：キュー２の完了に応じて割込みをイネーブル リセット状態：０ ＣＩＥ２＝０はキュー２に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ２＝１はキュー２のＣＣＷシ
ーケンスの最後の変換の後に割込みをイネーブルする。
該シーケンスの最後の変換はＣＣＷインデックスポイン
タがテーブルの最後のロケーションにあるかまたはＣＣ
ＷのＣＨＡＮフィールドがエンドオブキュー・コードで
ある場合に識別される。ＭＱ２−モード、キュー２ （ビット位置：１２−１４） 機能：キュー２に対する動作モードを選択する リセット状態：００００（２進） ４ビットがＣＣＷテーブルにおけるキュー２の動作モー
ドを決定する。これらのビットはホストシステムのソフ
トウエアにより制御レジスタ２に書込まれる。それらが
ＱＡＤＣにより変更される唯一の場合はソフトウエア開
始モードであり、その場合前記モードは１つの変換シー
ケンスの後にディスエーブルされた状態に変更される。
アナログサブシステム（サンプル・アンド・ホールド、
およびＡ／Ｄ変換器）によるサービスを待っているアク
ティブＣＣＷがキュー１にある場合、それらはキュー２
のいずれの係属中のＣＣＷに対しても優先度を持つ。選
択されたモードおよびキュー２に割当てられたチャネル
は従ってより低い優先度のＡ／Ｄ変換であるべきであ
る。マイクロコントローラ・ユニットに集積された従来
技術のＡ／Ｄ変換器によれば、一般的なソフトウエアの
使用方法はＡ／Ｄ変換シーケンスを開始するために周期
的な割込み（リアルタイムのクロック割込み）ルーチン
のためのものである。ＱＡＤＣはホストシステムのソフ
トウエアが変換走査を開始しなければならない必要性を
避けるために周期的タイマを含む。ＭＱ２フィールドは
周期的モードを選択しかつ時間インターバルを決定す
る。
【００３３】［周期的タイマインターバル］ ＭＱ２＝００００ ディスエーブル、変換なし ＭＱ２＝０００１ ソフトウエア開始、０００１をＭＱ
２にローディングする行為とともに変換シーケンス開始 ＭＱ２＝００１０ 外部トリガ２、正のエッジが変換シ
ーケンスを開始 ＭＱ２＝００１１ 外部トリガ２、負のエッジが変換シ
ーケンスを開始 ＭＱ２＝０１００ 連続モード ＭＱ２＝０１０１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１２８ ＭＱ２＝０１１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×２５６ ＭＱ２＝０１１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×５１２ ＭＱ２＝１０００ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１０２４ ＭＱ２＝１００１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×２０４８ ＭＱ２＝１０１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×４０９６ ＭＱ２＝１０１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×８１９２ ＭＱ２＝１１００ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１６３８４ ＭＱ２＝１１０１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×３２７６８ ＭＱ２＝１１１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×６５５３６ ＭＱ２＝１１１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１３１０７２ＢＱ２−キュー２の始まり （ビット位置：０−４） 機能：キュー２が始まるＣＣＷのアドレスを指示する。 リセット状態：１１１１１ キユー１およびキュー２の長さを変化できるようにする
ためには、ホストシステムのソフトウエアにより初期化
されたポインタがキュー２が始まるＣＣＷテーブルのロ
ケーションを識別するために使用される。ＢＱ２はキュ
ー１の終りとともに、キュー２の始めの位置を検出する
ために使用される。もしキュー２がより高い優先順位の
キュー１に割込まれれば、キュー１が完了した後キュー
２は自動的にその先頭位置において再スタートする。
２にローディングする行為とともに変換シーケンス開始 ＭＱ２＝００１０ 外部トリガ２、正のエッジが変換シ
ーケンスを開始 ＭＱ２＝００１１ 外部トリガ２、負のエッジが変換シ
ーケンスを開始 ＭＱ２＝０１００ 連続モード ＭＱ２＝０１０１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１２８ ＭＱ２＝０１１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×２５６ ＭＱ２＝０１１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×５１２ ＭＱ２＝１０００ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１０２４ ＭＱ２＝１００１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×２０４８ ＭＱ２＝１０１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×４０９６ ＭＱ２＝１０１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×８１９２ ＭＱ２＝１１００ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１６３８４ ＭＱ２＝１１０１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×３２７６８ ＭＱ２＝１１１０ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×６５５３６ ＭＱ２＝１１１１ 周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１３１０７２ＢＱ２−キュー２の始まり （ビット位置：０−４） 機能：キュー２が始まるＣＣＷのアドレスを指示する。 リセット状態：１１１１１ キユー１およびキュー２の長さを変化できるようにする
ためには、ホストシステムのソフトウエアにより初期化
されたポインタがキュー２が始まるＣＣＷテーブルのロ
ケーションを識別するために使用される。ＢＱ２はキュ
ー１の終りとともに、キュー２の始めの位置を検出する
ために使用される。もしキュー２がより高い優先順位の
キュー１に割込まれれば、キュー１が完了した後キュー
２は自動的にその先頭位置において再スタートする。
【００３４】［ステータスレジスタ］ステータスレジス
タはホストシステムのソフトウエアにより読むことがで
きかつ変換キューおよびＱＡＤＣモジュール全体に関連
する情報を含む。図２０は、Ａ／Ｄ変換器モジュールの
ステータスレジスタのフォーマットを示す。ＣＣＦ１−変換完了フラグ１ （ビット位置：１５） 機能：キュー１の変換シーケンス完了を示す。 リセット状態：０ 変換完了フラグ１はキュー１の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ１は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに利用可能なステータスビット
である。ＣＣＦ１＝１の場合、割込みがイネーブルされ
（ＣＩＥ１＝１）、かつ割込みレベルフィールド（ＩＮ
Ｌ１）は非ゼロ値であり、ＱＡＤＣは割込みレジスタに
おけるレベル（ＩＮＬ１）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ１フラグはそれがゼロ
に書込まれた時ゼロにクリアバックされかつそれは最後
の読取りの時に１であった。ＣＣＦ２−変換完了割込みフラグ２ （ビット位置：１
４） 機能：キュー２の変換シーケンス完了を指示する。 リセット状態：０ 変換完了フラグ２はキュー２の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ２は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに入手可能なステータスビット
である。ＣＣＦ２＝１の場合、割込みはイネーブルされ
ており（ＣＩＥ２＝１）、かつ割込みレベルフィールド
（ＩＮＬ２）は非ゼロ値であり、ＱＡＤＣは割込みレジ
スタのレベル（ＩＮＬ２）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ２フラグはそれがゼロ
に書込まれる時にゼロにクリアバックされかつそれは最
後の読取りの時には１であった。ＢＳＹ−ビジー （ビット位置：１３） 機能：進行中のサンプル／ホールドまたは変換を指示す
る。 リセット状態：０ キュー１またはキュー２からのＣＣＷがサンプル・アン
ド・ホールドおよび／またはＡ／Ｄ変換器により処理が
進行中の場合は、ＢＳＹステータスビットが１にセット
される。アナログサブシステムがいずれのキューにもア
クティブに働いていない場合には、該ステータスビット
はゼロである。ＣＷＰ−コマンドワード・ポインタ （ビット位置：０−
４） 機能：実行すべき現在のまたは最後のＣＣＷのアドレス
を指示する。 リセット状態：０００００（２進） 変換コマンドワード（ＣＣＷ）テーブルの長さは３２ワ
ードの長さである。５ビットのステータスフィールドが
含まれておりホストシステムのソフトウエアがどのＣＣ
Ｗが現在実行しておりまたは最後に実行を完了したかを
見ることができるようにする。ホストシステムのソフト
ウエアは従って変換シーケンスの進行を監視できる。変
換器がビジーの場合、ＣＷＰはＣＣＷがサービスを受け
ていることを示す。ビジーでない場合は、ＣＷＰは完了
した最後のＣＣＷを示す。
タはホストシステムのソフトウエアにより読むことがで
きかつ変換キューおよびＱＡＤＣモジュール全体に関連
する情報を含む。図２０は、Ａ／Ｄ変換器モジュールの
ステータスレジスタのフォーマットを示す。ＣＣＦ１−変換完了フラグ１ （ビット位置：１５） 機能：キュー１の変換シーケンス完了を示す。 リセット状態：０ 変換完了フラグ１はキュー１の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ１は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに利用可能なステータスビット
である。ＣＣＦ１＝１の場合、割込みがイネーブルされ
（ＣＩＥ１＝１）、かつ割込みレベルフィールド（ＩＮ
Ｌ１）は非ゼロ値であり、ＱＡＤＣは割込みレジスタに
おけるレベル（ＩＮＬ１）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ１フラグはそれがゼロ
に書込まれた時ゼロにクリアバックされかつそれは最後
の読取りの時に１であった。ＣＣＦ２−変換完了割込みフラグ２ （ビット位置：１
４） 機能：キュー２の変換シーケンス完了を指示する。 リセット状態：０ 変換完了フラグ２はキュー２の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ２は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに入手可能なステータスビット
である。ＣＣＦ２＝１の場合、割込みはイネーブルされ
ており（ＣＩＥ２＝１）、かつ割込みレベルフィールド
（ＩＮＬ２）は非ゼロ値であり、ＱＡＤＣは割込みレジ
スタのレベル（ＩＮＬ２）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ２フラグはそれがゼロ
に書込まれる時にゼロにクリアバックされかつそれは最
後の読取りの時には１であった。ＢＳＹ−ビジー （ビット位置：１３） 機能：進行中のサンプル／ホールドまたは変換を指示す
る。 リセット状態：０ キュー１またはキュー２からのＣＣＷがサンプル・アン
ド・ホールドおよび／またはＡ／Ｄ変換器により処理が
進行中の場合は、ＢＳＹステータスビットが１にセット
される。アナログサブシステムがいずれのキューにもア
クティブに働いていない場合には、該ステータスビット
はゼロである。ＣＷＰ−コマンドワード・ポインタ （ビット位置：０−
４） 機能：実行すべき現在のまたは最後のＣＣＷのアドレス
を指示する。 リセット状態：０００００（２進） 変換コマンドワード（ＣＣＷ）テーブルの長さは３２ワ
ードの長さである。５ビットのステータスフィールドが
含まれておりホストシステムのソフトウエアがどのＣＣ
Ｗが現在実行しておりまたは最後に実行を完了したかを
見ることができるようにする。ホストシステムのソフト
ウエアは従って変換シーケンスの進行を監視できる。変
換器がビジーの場合、ＣＷＰはＣＣＷがサービスを受け
ていることを示す。ビジーでない場合は、ＣＷＰは完了
した最後のＣＣＷを示す。
【００３５】［変換コマンドワード］変換コマンドワー
ド（ＣＣＷ）テーブルにおけるエントリは８ビットのＣ
ＣＷである。ＣＣＷはホストシステムのソフトウエアに
よって書かれかつＱＡＤＣによって変更されない。ＣＣ
Ｗは１つのアナログレベルのサンプルを取りかつそれを
デジタル結果に変換するためのコマンドビットを含む。
ＣＣＷの下位ビット（ＣＨＡＮ，ＩＳＴおよびＲＳＩ）
はＡ／Ｄ変換器のサンプル・アンド・ホールド部分のた
めのコマンド情報を含む。ＣＣＷのＲＥＦビットは変換
の間に使用するための基準対を特定する。ＣＣＷの各フ
ィールドを次に説明する。ＲＥＦ−代わりの基準イネーブル （ビット位置：７） 機能：変換プロセスのための主要なまたは代わりの基準
を選択する。 リセット状態：初期化されない ＲＥＦビットがゼロの場合は、ＶＲＨ０ピンは高い基準
レベルとして使用され、かつＶＲＬ０ピンは変換のため
の低い基準レベルとして使用される。ＲＥＦビットが１
にセットされている場合は、交替用または代わりの高い
および低い基準電圧、ＶＲＨ１およびＶＲＬ１が代わり
に使用される。ＲＳＩ−再サンプル禁止 （ビット位置：６） 機能：同時サンプリングのためにアナログ入力の再サン
プルを禁止する。 リセット状態：初期化されない 通常の動作（ＲＳＩ＝０）においては、２つの隣接する
チャネルが同時にサンプルされるが、ＣＣＷ ＣＨＡＮ
フィールドにより示される１つのみが変換される。ユー
ザが同時的にサンプルされた隣接チャネルの変換を希望
する場合は、ＣＣＷのＲＳＩビットが１にセットされ、
再サンプルを禁止する。ＣＨＡＮフィールドの最も低い
位のビットはＣＨＡＮフィールドにおけるより高い位の
ビットにより選択された２つのチャネルの間のトグルと
して作用する。チャネル１は同時にはサンプルされ得な
いが、その理由はそれがチャネル０と対になっているか
らであり、これは最後のＣＣＷに対するコードである。ＩＳＴ−入力サンプル時間 （ビット位置：５） 機能：２つの入力サンプル時間の内の１つを選択する。 リセット状態：初期化されない ＣＣＷにおけるＩＳＴビットが０の場合は、２つのデフ
ォールト入力サンプル時間の内の１つが使用される。あ
るシーケンス（キュー１およびキュー２の最初のＣＣ
Ｗ）の最初の変換に対し、デフォールトサンプル時間は
数サイクルであり、かつそのキューの後続の変換に対し
ては、サンプル時間は変換時間である。ＣＣＷのＩＳＴ
ビットが１である場合は、制御レジスタ０のＩＳＴ１フ
ィールドは入力サンプル時間を選択するために使用され
る。ＣＨＡＮ−チャネル番号 （ビット位置：０−４） 機能：入力チャネル番号を選択する。 リセット状態：初期化されない ＣＨＡＮビットはどのアナログ入力信号がＡ／Ｄ変換器
に接続されるかを選択する。制御レジスタ０におけるＭ
ＵＸビットがクリアされる時、ＱＡＤＣモジュールは内
部多重モードにある。このモードにおいては、５つのＣ
ＨＡＮビットがＱＡＤＣをイネーブルし、モジュールの
バージョンに応じて、１６までの入力チャネル、に加え
て内部テストチャネルを、図９に示されるように、選択
する。１６より少ない外部チャネルを有するマイクロコ
ントローラの構成に対しては、不接続のピンはＶＤＤＡ
／ＶＲＨ０またはＶＳＳＡ／ＶＲＬ０に接続される。制
御レジスタ０におけるＭＵＸビットが００でない場合
は、外部多重モードの１つが使用されている。５つのＣ
ＨＡＮビットが再マップされ、それによりチャネル番号
のいくつかが外部的に多重化される。図９のテーブルは
各々の多重モードに対するＣＨＡＮチャネル番号の定義
を示す。ＣＨＡＮワードの１つ（ＣＨＡＮ＝００００
０）は多重化入力チャネルの代わりにエンドオブキュー
表示として使用される。制御論理がＣＣＷテーブルのこ
のエンドオブキュー・コードに遭遇すると、それ以上の
変換は該キューを通じてその走査については行われな
い。さらに、上に述べたように、ＣＣＷはもし望むなら
１つまたはそれ以上の任意選択的な制御フィールドを含
むことができる。たとえば、もし異なる変換器の分解能
が取入れられる必要があればあるフィールドは変換器の
分解能を特定することができる。他のフィールドはすぐ
後に説明するようにしてデータ結果の配列を選択するた
めに２つの上位アドレスビットを使用するよりはむし
ろ、データ結果の配列（ａｌｉｇｎｍｅｎｔ）を指定す
るために使用することができる。一旦キューがホストシ
ステムのソフトウエアによりロードされると、そのよう
なソフトウエアによるそれ以上の介在なしに、サンプリ
ングおよび変換動作が行われることは本発明の大きな利
点であるが、ホストシステムのソフトウエアは該キュー
に格納されている情報を動的に変更することも可能であ
る。これは通常より低い優先度のキュー（たとえば、キ
ュー２）に対してのみ行われるが、その理由はより高い
優先度のキュー（キュー１）は通常比較的高速で変化す
る信号に対する高いデューティサイクルの動作のために
使用されるからである。キュー２の制御情報を変更する
１つの目的は、キュー１の制御のもとでサンプルされか
つ変換されているものに比較して通常比較的低速で変化
するアナログ信号の周期的なサンプリングおよび変換を
指定することである。
ド（ＣＣＷ）テーブルにおけるエントリは８ビットのＣ
ＣＷである。ＣＣＷはホストシステムのソフトウエアに
よって書かれかつＱＡＤＣによって変更されない。ＣＣ
Ｗは１つのアナログレベルのサンプルを取りかつそれを
デジタル結果に変換するためのコマンドビットを含む。
ＣＣＷの下位ビット（ＣＨＡＮ，ＩＳＴおよびＲＳＩ）
はＡ／Ｄ変換器のサンプル・アンド・ホールド部分のた
めのコマンド情報を含む。ＣＣＷのＲＥＦビットは変換
の間に使用するための基準対を特定する。ＣＣＷの各フ
ィールドを次に説明する。ＲＥＦ−代わりの基準イネーブル （ビット位置：７） 機能：変換プロセスのための主要なまたは代わりの基準
を選択する。 リセット状態：初期化されない ＲＥＦビットがゼロの場合は、ＶＲＨ０ピンは高い基準
レベルとして使用され、かつＶＲＬ０ピンは変換のため
の低い基準レベルとして使用される。ＲＥＦビットが１
にセットされている場合は、交替用または代わりの高い
および低い基準電圧、ＶＲＨ１およびＶＲＬ１が代わり
に使用される。ＲＳＩ−再サンプル禁止 （ビット位置：６） 機能：同時サンプリングのためにアナログ入力の再サン
プルを禁止する。 リセット状態：初期化されない 通常の動作（ＲＳＩ＝０）においては、２つの隣接する
チャネルが同時にサンプルされるが、ＣＣＷ ＣＨＡＮ
フィールドにより示される１つのみが変換される。ユー
ザが同時的にサンプルされた隣接チャネルの変換を希望
する場合は、ＣＣＷのＲＳＩビットが１にセットされ、
再サンプルを禁止する。ＣＨＡＮフィールドの最も低い
位のビットはＣＨＡＮフィールドにおけるより高い位の
ビットにより選択された２つのチャネルの間のトグルと
して作用する。チャネル１は同時にはサンプルされ得な
いが、その理由はそれがチャネル０と対になっているか
らであり、これは最後のＣＣＷに対するコードである。ＩＳＴ−入力サンプル時間 （ビット位置：５） 機能：２つの入力サンプル時間の内の１つを選択する。 リセット状態：初期化されない ＣＣＷにおけるＩＳＴビットが０の場合は、２つのデフ
ォールト入力サンプル時間の内の１つが使用される。あ
るシーケンス（キュー１およびキュー２の最初のＣＣ
Ｗ）の最初の変換に対し、デフォールトサンプル時間は
数サイクルであり、かつそのキューの後続の変換に対し
ては、サンプル時間は変換時間である。ＣＣＷのＩＳＴ
ビットが１である場合は、制御レジスタ０のＩＳＴ１フ
ィールドは入力サンプル時間を選択するために使用され
る。ＣＨＡＮ−チャネル番号 （ビット位置：０−４） 機能：入力チャネル番号を選択する。 リセット状態：初期化されない ＣＨＡＮビットはどのアナログ入力信号がＡ／Ｄ変換器
に接続されるかを選択する。制御レジスタ０におけるＭ
ＵＸビットがクリアされる時、ＱＡＤＣモジュールは内
部多重モードにある。このモードにおいては、５つのＣ
ＨＡＮビットがＱＡＤＣをイネーブルし、モジュールの
バージョンに応じて、１６までの入力チャネル、に加え
て内部テストチャネルを、図９に示されるように、選択
する。１６より少ない外部チャネルを有するマイクロコ
ントローラの構成に対しては、不接続のピンはＶＤＤＡ
／ＶＲＨ０またはＶＳＳＡ／ＶＲＬ０に接続される。制
御レジスタ０におけるＭＵＸビットが００でない場合
は、外部多重モードの１つが使用されている。５つのＣ
ＨＡＮビットが再マップされ、それによりチャネル番号
のいくつかが外部的に多重化される。図９のテーブルは
各々の多重モードに対するＣＨＡＮチャネル番号の定義
を示す。ＣＨＡＮワードの１つ（ＣＨＡＮ＝００００
０）は多重化入力チャネルの代わりにエンドオブキュー
表示として使用される。制御論理がＣＣＷテーブルのこ
のエンドオブキュー・コードに遭遇すると、それ以上の
変換は該キューを通じてその走査については行われな
い。さらに、上に述べたように、ＣＣＷはもし望むなら
１つまたはそれ以上の任意選択的な制御フィールドを含
むことができる。たとえば、もし異なる変換器の分解能
が取入れられる必要があればあるフィールドは変換器の
分解能を特定することができる。他のフィールドはすぐ
後に説明するようにしてデータ結果の配列を選択するた
めに２つの上位アドレスビットを使用するよりはむし
ろ、データ結果の配列（ａｌｉｇｎｍｅｎｔ）を指定す
るために使用することができる。一旦キューがホストシ
ステムのソフトウエアによりロードされると、そのよう
なソフトウエアによるそれ以上の介在なしに、サンプリ
ングおよび変換動作が行われることは本発明の大きな利
点であるが、ホストシステムのソフトウエアは該キュー
に格納されている情報を動的に変更することも可能であ
る。これは通常より低い優先度のキュー（たとえば、キ
ュー２）に対してのみ行われるが、その理由はより高い
優先度のキュー（キュー１）は通常比較的高速で変化す
る信号に対する高いデューティサイクルの動作のために
使用されるからである。キュー２の制御情報を変更する
１つの目的は、キュー１の制御のもとでサンプルされか
つ変換されているものに比較して通常比較的低速で変化
するアナログ信号の周期的なサンプリングおよび変換を
指定することである。
【００３６】［結果ワードフォーマットのオプション］
図２１は、少なくとも３つの異なるデータフォーマット
のオプションにおける変換結果テーブルに格納された結
果ワードを読むために要求されるアドレス（すなわち、
絶対アドレス、ここで“ｘ”はＱＡＤＣモジュールの任
意的なベースアドレスを表す）を示す。該アドレスは、
右ジャスティファイされた、符号なしフォーマットにお
ける、それぞれ、３２の結果ワードＲＳＬＴ０〜ＲＳＬ
Ｔ３１に対する＄ＸＡ０，＄ＸＡ２，＄ＸＡ４，他から
＄ＸＤＥまでである。該アドレスは、左ジャスティファ
イされた、符号付きフォーマットにおいては、それぞ
れ、３２の結果ワードＲＳＬＴ０〜ＲＳＬＴ３１に対し
＄Ｘ１２０，＄Ｘ１２２，他から＄Ｘ１５Ｅまでであ
る。また、該アドレスは、左ジャスティファイされた、
符号なしフォーマットにおいては、それぞれ、３２の結
果ワードＲＳＬＴ０〜ＲＳＬＴ３１に対し＄Ｘ１Ａ０，
＄Ｘ１Ａ２，他から＄Ｘ１ＤＥまでである。図２２の
（ａ）、および（ｂ）は、図２に示されるデータフォー
マット論理６８の詳細な論理的構成を示す。１０ビット
の結果ワードは１０ビットのバス６５を介して結果テー
ブル６４から読まれ、かつ各ビット（ＲＥＳＵＬＴ
［０］〜ＲＥＳＵＬＴ［９］）はそれぞれのライン１４
０−１４９によって受信される。２つの上位アドレスビ
ットは符号制御１３０および左／右ジャスティファィ制
御１３２のラインにより受信される。ライン１３０およ
び１３２はＮＡＮＤゲート１３４に入力され、該ＮＡＮ
Ｄゲート１３４の出力は排他的ＯＲゲート１８０への１
つの入力を形成する。左／右ジャスティファイ制御ライ
ン１３２はまたライン部１３７を介して第一のシリーズ
の伝達ゲート１５０−１６５の非反転制御端子にかつ第
二のシリーズの伝達ゲート１５０′−１６５′の反転制
御端子に結合されている。左／右ジャスティファイ制御
ライン１３２はまたライン部１３８を介してインバータ
１３６に結合され、該インバータ１３６の出力は第一の
シリーズの伝達ゲート１５０−１６５の反転制御端子に
かつ第二のシリーズの伝達ゲート１５０′−１６５′の
非反転制御端子に結合されている。伝達ゲート１５０′
−１５９′の入力端子は、それぞれ、ＲＥＳＵＬＴ
［０］−ＲＥＳＵＬＴ［９］ライン１４０−１４９に結
合され、それらの出力端子はそれぞれインバータ１５
０″−１５９″に結合されている。伝達ゲート１６０′
−１６５′の入力端子はグランドに接続されている。伝
達ゲート１５６−１６５の入力端子はまた、それぞれ、
ＲＥＳＵＬＴ［０］−ＲＥＳＵＬＴ［９］ライン１４０
−１４９に結合されており、かつそれらの出力端子は、
それぞれ、インバータ１５６″−１６５″に結合されて
いる。伝達ゲート１５０−１５５の入力端子はグランド
に接続されている。インバータ１５０″−１６４″の出
力は、それぞれ、ＤＡＴＡ［０］〜ＤＡＴＡ［１４］を
表す。伝達ゲート１６５および１６５′の出力は排他的
ＯＲゲート１８０の第二の入力に結合されており、該排
他的ＯＲゲート１８０の出力はＤＡＴＡ［１５］であ
る。出力ＤＡＴＡ［０］〜ＤＡＴＡ［１５］は１６ビッ
トのバス６７に結合されており、該バス６７は次にバス
インタフェースユニット７０およびモジュール間バス７
２（図２）に結合されている。動作においては、もし左
／右ジャスティファイ制御ビットが第一の値、たとえば
論理“１”であれば、伝達ゲート１５０−１６５はター
ンオンし、伝達ゲート１５０′−１６５′はターンオフ
し、かつその結果１０ビットの結果ワードＲＥＳＵＬＴ
［０］−ＲＥＳＵＬＴ［９］はＤＡＴＡ［６］−ＤＡＴ
Ａ［１５］を通り左ジャスティファイされたフォーマッ
トで出力されるであろう。一方、もし左／右ジャスティ
ファイ制御ビットが論理“０”であれば、伝達ゲート１
５０−１６５はターンオフし、伝達ゲート１５０′−１
６５′はターンオンし、かつその結果１０ビットの結果
ワードＲＥＳＵＬＴ［０］−ＲＥＳＵＬＴ［９］はＤＡ
ＴＡ［０］−ＤＡＴＡ［９］を通り左ジャスティファイ
されたフォーマットでゲートアウトされるであろう。符
号制御はライン１３０における符号制御（Ｓｉｇｎ Ｃ
ｏｎｔｒｏｌ）信号の論理状態によりかつ左／右ジャス
ティファイ制御信号１３２により決定される。所望のデ
ータ結果フォーマットもまた適切な制御情報をＱＡＤＣ
モジュールにロードするホストシステムのソフトウエア
により特定される。たとえば、フォーマット情報は（Ｃ
ＣＷまたは制御レジスタにおける１つまたはそれ以上の
ビットの形で）、各々の変換のための、走査シーケンス
またはグループの変換ための、各々のチャネル（ピンご
とに１つまたはそれ以上の制御レジスタビットとして）
のための、または一群のチャネルのための所望のデータ
結果フォーマットを特定するためにロードできるであろ
う。
図２１は、少なくとも３つの異なるデータフォーマット
のオプションにおける変換結果テーブルに格納された結
果ワードを読むために要求されるアドレス（すなわち、
絶対アドレス、ここで“ｘ”はＱＡＤＣモジュールの任
意的なベースアドレスを表す）を示す。該アドレスは、
右ジャスティファイされた、符号なしフォーマットにお
ける、それぞれ、３２の結果ワードＲＳＬＴ０〜ＲＳＬ
Ｔ３１に対する＄ＸＡ０，＄ＸＡ２，＄ＸＡ４，他から
＄ＸＤＥまでである。該アドレスは、左ジャスティファ
イされた、符号付きフォーマットにおいては、それぞ
れ、３２の結果ワードＲＳＬＴ０〜ＲＳＬＴ３１に対し
＄Ｘ１２０，＄Ｘ１２２，他から＄Ｘ１５Ｅまでであ
る。また、該アドレスは、左ジャスティファイされた、
符号なしフォーマットにおいては、それぞれ、３２の結
果ワードＲＳＬＴ０〜ＲＳＬＴ３１に対し＄Ｘ１Ａ０，
＄Ｘ１Ａ２，他から＄Ｘ１ＤＥまでである。図２２の
（ａ）、および（ｂ）は、図２に示されるデータフォー
マット論理６８の詳細な論理的構成を示す。１０ビット
の結果ワードは１０ビットのバス６５を介して結果テー
ブル６４から読まれ、かつ各ビット（ＲＥＳＵＬＴ
［０］〜ＲＥＳＵＬＴ［９］）はそれぞれのライン１４
０−１４９によって受信される。２つの上位アドレスビ
ットは符号制御１３０および左／右ジャスティファィ制
御１３２のラインにより受信される。ライン１３０およ
び１３２はＮＡＮＤゲート１３４に入力され、該ＮＡＮ
Ｄゲート１３４の出力は排他的ＯＲゲート１８０への１
つの入力を形成する。左／右ジャスティファイ制御ライ
ン１３２はまたライン部１３７を介して第一のシリーズ
の伝達ゲート１５０−１６５の非反転制御端子にかつ第
二のシリーズの伝達ゲート１５０′−１６５′の反転制
御端子に結合されている。左／右ジャスティファイ制御
ライン１３２はまたライン部１３８を介してインバータ
１３６に結合され、該インバータ１３６の出力は第一の
シリーズの伝達ゲート１５０−１６５の反転制御端子に
かつ第二のシリーズの伝達ゲート１５０′−１６５′の
非反転制御端子に結合されている。伝達ゲート１５０′
−１５９′の入力端子は、それぞれ、ＲＥＳＵＬＴ
［０］−ＲＥＳＵＬＴ［９］ライン１４０−１４９に結
合され、それらの出力端子はそれぞれインバータ１５
０″−１５９″に結合されている。伝達ゲート１６０′
−１６５′の入力端子はグランドに接続されている。伝
達ゲート１５６−１６５の入力端子はまた、それぞれ、
ＲＥＳＵＬＴ［０］−ＲＥＳＵＬＴ［９］ライン１４０
−１４９に結合されており、かつそれらの出力端子は、
それぞれ、インバータ１５６″−１６５″に結合されて
いる。伝達ゲート１５０−１５５の入力端子はグランド
に接続されている。インバータ１５０″−１６４″の出
力は、それぞれ、ＤＡＴＡ［０］〜ＤＡＴＡ［１４］を
表す。伝達ゲート１６５および１６５′の出力は排他的
ＯＲゲート１８０の第二の入力に結合されており、該排
他的ＯＲゲート１８０の出力はＤＡＴＡ［１５］であ
る。出力ＤＡＴＡ［０］〜ＤＡＴＡ［１５］は１６ビッ
トのバス６７に結合されており、該バス６７は次にバス
インタフェースユニット７０およびモジュール間バス７
２（図２）に結合されている。動作においては、もし左
／右ジャスティファイ制御ビットが第一の値、たとえば
論理“１”であれば、伝達ゲート１５０−１６５はター
ンオンし、伝達ゲート１５０′−１６５′はターンオフ
し、かつその結果１０ビットの結果ワードＲＥＳＵＬＴ
［０］−ＲＥＳＵＬＴ［９］はＤＡＴＡ［６］−ＤＡＴ
Ａ［１５］を通り左ジャスティファイされたフォーマッ
トで出力されるであろう。一方、もし左／右ジャスティ
ファイ制御ビットが論理“０”であれば、伝達ゲート１
５０−１６５はターンオフし、伝達ゲート１５０′−１
６５′はターンオンし、かつその結果１０ビットの結果
ワードＲＥＳＵＬＴ［０］−ＲＥＳＵＬＴ［９］はＤＡ
ＴＡ［０］−ＤＡＴＡ［９］を通り左ジャスティファイ
されたフォーマットでゲートアウトされるであろう。符
号制御はライン１３０における符号制御（Ｓｉｇｎ Ｃ
ｏｎｔｒｏｌ）信号の論理状態によりかつ左／右ジャス
ティファイ制御信号１３２により決定される。所望のデ
ータ結果フォーマットもまた適切な制御情報をＱＡＤＣ
モジュールにロードするホストシステムのソフトウエア
により特定される。たとえば、フォーマット情報は（Ｃ
ＣＷまたは制御レジスタにおける１つまたはそれ以上の
ビットの形で）、各々の変換のための、走査シーケンス
またはグループの変換ための、各々のチャネル（ピンご
とに１つまたはそれ以上の制御レジスタビットとして）
のための、または一群のチャネルのための所望のデータ
結果フォーマットを特定するためにロードできるであろ
う。
【００３７】［別の実施例］当業者には本発明は多くの
異なる方法で実施できることが明らかであろう。たとえ
ば、システムのアーキテクチャは異なる構成とすること
ができる。ホストプロセッサに対するバス構造も異なっ
てよい。制御ワードのキューおよび結果レジスタはＱＡ
ＤＣモジュールに関連するよりはむしろホストプロセッ
サのバスに結合することもできる。種々の制御ワード、
テーブル、およびレジスタはより多くのまたはより少な
い数のビットおよびデータフィールドを含むことがで
き、かつそれらは多くの他の方法で構成することができ
る。レジスタアドレスおよびビット割当ても変えること
ができる。制御フィールドは異なる制御ワードで実施で
きる。たとえば、制御ワード０のＭＵＸフィールドはモ
ジュール構成レジスタ（図６）におけるモジュール構成
ワードのような、異なる制御ワード内で実施できる。Ｃ
ＣＷテーブル６２はＲＯＭでもよい。それはまた所望の
変換プロセス、たとえば、すべてのチャネルを特定のシ
ーケンスで、制御するための制御情報を含むＣＣＷを記
憶する単一のレジスタでもよい。入力アナログピンの数
はより少なくてもまたはより多くてもよい。チャネルの
数はＣＣＷにおけるより大きなチャネルフィールド（Ｃ
ＨＡＮ）を用いることにより拡張できる。ピン割当てお
よび機能およびチャネル数（図９）も変えることができ
る。変換器の分解能はより多くのまたはより少ないビッ
トを含むことができ、あるいは制御ワードにおけるデー
タフィールドを介して選択可能とすることができる。キ
ューの長さはより長くてもよくまたはより短くてもよ
く、かつ、たった１つのＣＣＷの長さのキューを含む、
より多くのまたはより少ない数のキューでもよい。各々
のキューに対しより多くのまたはより少ないキュー開始
モードがあってもよい。各々のキューの始めおよび終り
を識別するための種々の方法がある。より少ないまたは
より多くのデータ結果フォーマットであってもよく、か
つ、上に述べたように、各々の変換、変換のグループ、
チャネル、またはチャネルのグループにどのデータ結果
フォーマットを適用するかを選択するために種々の他の
方法がある。変換開始方法（外部トリガ、周期的インタ
ーバル、連続的、ソフトウエア開始）のすべて、および
ＱＡＤＣの特徴の残りの大部分は変換されるべきチャネ
ルを予定するためのＣＣＷキューを使用しないＡ／Ｄモ
ジュールに適用できる。入力サンプル時間の選択に関し
より多くのまたはより少ない融通性を持たせることがで
きる。２つの同時的にサンプルされたチャネルを変換す
るために他の方法があり、かつどのチャネルがかつどれ
だけ多くのチャネルが同時にサンプルされるべきかの選
択はかなり融通性をもたせることができる。どの基準ピ
ンが使用されるべきかの選択もかなり融通性を有する。
電源ピン、基準ピン、外部トリガピン、および外部ＭＵ
Ｘインタフェースピンはアナログ入力信号と分離しまた
は共用することができる。ＭＵＸアドレッシング信号お
よびＭＵＸアナログ入力は必ずしもアナログ入力チャネ
ルとしても機能するピンで伝送される必要はない。外部
マルチプレクサの数は変えることができる。モジュール
の定義に対する他の変更はＭＵＸ機能に影響を与え得
る。チャネル選択はあるキューのＣＣＷによって行われ
る必要はない。チャネル番号の順次的走査もまた使用で
きる。キュードＡ／Ｄ変換器モジュールにおいて使用さ
れるＭＵＸアドレッシング信号に加え制御信号もまた用
いることができ、これは外部ＭＵＸにおける“イネーブ
ル”信号などである。割込み構造は多少融通性のあるも
のとすることができる。たとえば、より高い優先度のキ
ューがその変換シーケンスを完了した後より低い優先度
のキューをその始めで再スタートする代わりに、より低
い優先度のキューをそのシーケンスにおける次のＣＣＷ
により再開（ｒｅｓｕｍｅ）することができる。クロッ
ク源およびプリスケーラセクションはかなり変更でき
る。周期的タイマレートのセクションは種々のものとす
ることができ、かつ１つより多くの選択可能なレートと
することもできる。外部トリガは同じＩＣの他のモジュ
ールから発生することもできる。それは外部ピンである
必要はない。ＣＣＷ（図７）は各々のサンプル、ホール
ド、および変換の特性を特定するためのより多くのまた
はより少ないパラメータを含むことができる。各ＣＣＷ
における１つまたはそれ以上のビットをデータフォーマ
ットを指定するために利用することができる。たとえ
ば、いくつかのビットを分解能（結果のサイズ）のため
に、または、左／右ジャスティフィケーションおよび符
号付き／符号なしデータのような、結果データのフォー
マットのために与えることができる。さらに、各ＣＣＷ
における１つまたはそれ以上のビットをサンプル時間を
指定するために利用できる。
異なる方法で実施できることが明らかであろう。たとえ
ば、システムのアーキテクチャは異なる構成とすること
ができる。ホストプロセッサに対するバス構造も異なっ
てよい。制御ワードのキューおよび結果レジスタはＱＡ
ＤＣモジュールに関連するよりはむしろホストプロセッ
サのバスに結合することもできる。種々の制御ワード、
テーブル、およびレジスタはより多くのまたはより少な
い数のビットおよびデータフィールドを含むことがで
き、かつそれらは多くの他の方法で構成することができ
る。レジスタアドレスおよびビット割当ても変えること
ができる。制御フィールドは異なる制御ワードで実施で
きる。たとえば、制御ワード０のＭＵＸフィールドはモ
ジュール構成レジスタ（図６）におけるモジュール構成
ワードのような、異なる制御ワード内で実施できる。Ｃ
ＣＷテーブル６２はＲＯＭでもよい。それはまた所望の
変換プロセス、たとえば、すべてのチャネルを特定のシ
ーケンスで、制御するための制御情報を含むＣＣＷを記
憶する単一のレジスタでもよい。入力アナログピンの数
はより少なくてもまたはより多くてもよい。チャネルの
数はＣＣＷにおけるより大きなチャネルフィールド（Ｃ
ＨＡＮ）を用いることにより拡張できる。ピン割当てお
よび機能およびチャネル数（図９）も変えることができ
る。変換器の分解能はより多くのまたはより少ないビッ
トを含むことができ、あるいは制御ワードにおけるデー
タフィールドを介して選択可能とすることができる。キ
ューの長さはより長くてもよくまたはより短くてもよ
く、かつ、たった１つのＣＣＷの長さのキューを含む、
より多くのまたはより少ない数のキューでもよい。各々
のキューに対しより多くのまたはより少ないキュー開始
モードがあってもよい。各々のキューの始めおよび終り
を識別するための種々の方法がある。より少ないまたは
より多くのデータ結果フォーマットであってもよく、か
つ、上に述べたように、各々の変換、変換のグループ、
チャネル、またはチャネルのグループにどのデータ結果
フォーマットを適用するかを選択するために種々の他の
方法がある。変換開始方法（外部トリガ、周期的インタ
ーバル、連続的、ソフトウエア開始）のすべて、および
ＱＡＤＣの特徴の残りの大部分は変換されるべきチャネ
ルを予定するためのＣＣＷキューを使用しないＡ／Ｄモ
ジュールに適用できる。入力サンプル時間の選択に関し
より多くのまたはより少ない融通性を持たせることがで
きる。２つの同時的にサンプルされたチャネルを変換す
るために他の方法があり、かつどのチャネルがかつどれ
だけ多くのチャネルが同時にサンプルされるべきかの選
択はかなり融通性をもたせることができる。どの基準ピ
ンが使用されるべきかの選択もかなり融通性を有する。
電源ピン、基準ピン、外部トリガピン、および外部ＭＵ
Ｘインタフェースピンはアナログ入力信号と分離しまた
は共用することができる。ＭＵＸアドレッシング信号お
よびＭＵＸアナログ入力は必ずしもアナログ入力チャネ
ルとしても機能するピンで伝送される必要はない。外部
マルチプレクサの数は変えることができる。モジュール
の定義に対する他の変更はＭＵＸ機能に影響を与え得
る。チャネル選択はあるキューのＣＣＷによって行われ
る必要はない。チャネル番号の順次的走査もまた使用で
きる。キュードＡ／Ｄ変換器モジュールにおいて使用さ
れるＭＵＸアドレッシング信号に加え制御信号もまた用
いることができ、これは外部ＭＵＸにおける“イネーブ
ル”信号などである。割込み構造は多少融通性のあるも
のとすることができる。たとえば、より高い優先度のキ
ューがその変換シーケンスを完了した後より低い優先度
のキューをその始めで再スタートする代わりに、より低
い優先度のキューをそのシーケンスにおける次のＣＣＷ
により再開（ｒｅｓｕｍｅ）することができる。クロッ
ク源およびプリスケーラセクションはかなり変更でき
る。周期的タイマレートのセクションは種々のものとす
ることができ、かつ１つより多くの選択可能なレートと
することもできる。外部トリガは同じＩＣの他のモジュ
ールから発生することもできる。それは外部ピンである
必要はない。ＣＣＷ（図７）は各々のサンプル、ホール
ド、および変換の特性を特定するためのより多くのまた
はより少ないパラメータを含むことができる。各ＣＣＷ
における１つまたはそれ以上のビットをデータフォーマ
ットを指定するために利用することができる。たとえ
ば、いくつかのビットを分解能（結果のサイズ）のため
に、または、左／右ジャスティフィケーションおよび符
号付き／符号なしデータのような、結果データのフォー
マットのために与えることができる。さらに、各ＣＣＷ
における１つまたはそれ以上のビットをサンプル時間を
指定するために利用できる。
【００３８】［従属請求の範囲］２．前記変換システム
は集積回路上に設けられている、独立請求項１に記載の
アナログ−デジタル変換システム。 ３．前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項２に記載のアナログ−デジタル変換シス
テム。 ４．前記集積回路は少なくとも１つの前記マルチプレク
サ回路を具備する、従属請求項２に記載のアナログ−デ
ジタル変換システム。 ５．前記集積回路上に配置された少なくとも１つのマル
チプレクサ回路および前記集積回路上に配置されない少
なくとも他の１つのマルチプレクサ回路とともに使用す
るための従属請求項２に記載のアナログ−デジタル変換
システム。 ７．前記変換システムは集積回路上にある、独立請求項
２に記載のアナログ−デジタル変換システム。 ８．前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項７に記載のアナログ−デジタル変換シス
テム。 ９．前記集積回路は少なくとも１つの前記マルチプレク
サ回路を具備する、従属請求項７に記載のアナログ−デ
ジタル変換システム。 １０．コマンドワードの前記シーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定す
る、独立請求項２に記載のアナログ−デジタル変換シス
テム。 １１．前記コマンドワードのシーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定
し、少なくとも１つの前記マルチプレクサは前記集積回
路上にあり、かつ少なくとも１つの前記マルチプレクサ
は前記集積回路上に存在しない、独立請求項２に記載の
アナログ−デジタル変換システム。 １３．前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項３に記載のアナログ
−デジタル変換システム。 １４．前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項３に記載のア
ナログ−デジタル変換システム。 １６．前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項４に記載のアナログ
−デジタル変換システム。 １７．前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項４に記載のア
ナログ−デジタル変換システム。 １９．前記サンプリング手段は前記複数のアナログ入力
端子の１つにおけるアナログ信号の複数のサンプルを得
るため前記キューの前記複数の変換コマンドワードに応
答する、独立請求項５に記載のアナログ−デジタル変換
システム。 ２０．前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
に前記キューの前記複数の変換コマンドワードに応答す
る、独立請求項５に記載のアナログ−デジタル変換シス
テム。 ２１．さらに、（ｖｉｉ）制御ワードを保持するための
制御フィールド（ＭＵＸ）を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、（ｖｉｉｉ）前記マルチプレク
サの前記アドレス入力ポートの１つに接続可能な第一の
端子（ＰＡ０）であって、前記第一の端子は前記制御ワ
ードが前記第一の状態の場合にデータ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして（ｉｘ）前記マルチプレクサの前記デー
タ出力ポートの１つに接続可能な第二の端子（ＰＢ１）
であって、前記第二の端子は前記制御ワードが前記第一
の状態にあるときデータ入力チャネルとして機能し、か
つ前記第二の端子は前記制御ワードが前記第二の状態に
ある時多重データ入力チャネルとして機能するもの、を
具備する独立請求項５に記載のアナログ−デジタル変換
システム。 ２２．前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはテジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項２１に記載のアナログ−デジ
タル変換システム。 ２３．複数の入力端子、前記第一の端子に接続可能な少
なくとも１つのアドレス入力ポート、および前記第二の
端子に接続可能なデータ出力ポートを有する少なくとも
１つの付加的なマルチプレクサ回路とともに使用し、前
記サンプリング手段は前記複数のマルチプレクサのデー
タ入力端子におけるアナログ信号をサンプルするために
前記キューの１つにおける前記複数の変換コマンドワー
ドに応答する、従属請求項２１に記載のアナログ−デジ
タル変換システム。 ２５．さらに、（ｖｉｉ）制御ワードを保持するための
制御フィールド（ＭＵＸ）を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、（ｖｉｉｉ）前記マルチプレク
サの前記アドレス入力ポートの１つに接続可能な第一の
端子（ＰＡ０）であって、前記第一の端子は前記制御ワ
ードが前記第一の状態にある時データ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして（ｉｘ）前記マルチプレクサの前記デー
タ出力ポートの１つに接続可能な第二の端子（ＰＢ１）
であって、前記第二の端子は前記制御ワードが前記第一
の状態にある時データ入力チャネルとして機能し、かつ
前記第二の端子は前記制御ワードが前記第二の状態にあ
る時多重化データ入力チャネルとして機能するもの、を
具備する独立請求項６に記載のアナログ−デジタル変換
システム。 ２７．前記サンプリング手段は前記複数のアナログ入力
端子の１つにおけるアナログ信号の複数のサンプルを得
るため前記キューにおける前記複数の変換コマンドワー
ドに応答する、独立請求項７に記載のアナログ−デジタ
ル変換システム。 ２８．前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
前記キューにおける前記複数の変換コマンドワードに応
答する、独立請求項７に記載のアナログ−デジタル変換
システム。 ２９．前記アナログ−デジタル集積回路は、さらに、
（ｖｉｉ）制御ワードを保持するための制御フィールド
（ＭＵＸ）を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、を具備し、かつ前記複数のアナログ−デジタル
入力端子は、（ｖｉｉｉ）第一の端子（ＰＡ０）であっ
て、該第一の端子は前記制御ワードが前記第一の状態に
ある時データ入力チャネルとして機能し、かつ前記第一
の端子は前記制御ワードが前記第二の状態にある時アド
レス出力チャネルとして機能するもの、（ｉｘ）第二の
端子（ＰＢ１）であって、該第二の端子は前記制御ワー
ドが前記第一の状態にある時データ入力チャネルとして
機能し、かつ前記第二の端子は前記制御ワードが前記第
二の状態にある時多重化データ入力チャネルとして機能
するもの、を具備し、かつ前記マルチプレクサの少なく
とも１つのアドレス入力ポートは前記第一の端子に結合
され、かつ前記マルチプレクサの少なくとも１つのデー
タ出力ポートは前記第二の端子に結合されている、独立
請求項７に記載のアナログ−デジタル変換システム。 ３０．前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはデジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項２５に記載のアナログ−テジ
タル変換システム。 ３１．さらに、複数のデータ入力端子、前記第一の端子
に結合された少なくとも１つのアドレス入力ポート、お
よび前記第二の端子に結合された少なくとも１のデータ
出力ポートを有する少なくとも１つの付加的なマルチプ
レクサ集積回路を具備し、前記サンプリング手段は前記
複数のマルチプレクサデータ入力端子におけるアナログ
信号をサンプルするために前記キューの１つにおける前
記複数の変換コマンドワードに応答する、従属請求項２
９に記載のアナログ−デジタル変換システム。 ３３．前記アナログ−デジタル集積回路は、さらに、
（ｖｉｉ）制御ワードを保持するための制御フィールド
（ＭＵＸ）を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、（ｖｉｉｉ）第一の端子（ＰＡ０）であって、
該第一の端子は前記制御ワードが前記第一の状態にある
時データ入力チャネルとして機能し、かつ前記第一の端
子は前記制御ワードが前記第二の状態にある時アドレス
出力チャネルとして機能するもの、（ｉｘ）第二の端子
（ＰＢ１）であって、該第二の端子は前記制御ワードが
前記第一の状態にある時データ入力チャネルとして機能
し、かつ前記第二の端子は前記制御ワードが前記第二の
状態にある時多重化データ入力チャネルとして機能する
もの、を具備し、かつ前記マルチプレクサ集積回路は前
記第一の端子に結合された少なくとも１つの前記アドレ
ス入力ポート、および前記第二の端子に結合された少な
くとも１つの前記データ出力ポートを有する、独立請求
項８に記載のアナログ−デジタル変換システム。 以上より明らかなように、添付の特許請求の範囲は本発
明の真の精神および範囲内にある本発明のすべての変形
を含むことを意図するものである。
は集積回路上に設けられている、独立請求項１に記載の
アナログ−デジタル変換システム。 ３．前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項２に記載のアナログ−デジタル変換シス
テム。 ４．前記集積回路は少なくとも１つの前記マルチプレク
サ回路を具備する、従属請求項２に記載のアナログ−デ
ジタル変換システム。 ５．前記集積回路上に配置された少なくとも１つのマル
チプレクサ回路および前記集積回路上に配置されない少
なくとも他の１つのマルチプレクサ回路とともに使用す
るための従属請求項２に記載のアナログ−デジタル変換
システム。 ７．前記変換システムは集積回路上にある、独立請求項
２に記載のアナログ−デジタル変換システム。 ８．前記集積回路は前記マルチプレクサ回路を具備しな
い、従属請求項７に記載のアナログ−デジタル変換シス
テム。 ９．前記集積回路は少なくとも１つの前記マルチプレク
サ回路を具備する、従属請求項７に記載のアナログ−デ
ジタル変換システム。 １０．コマンドワードの前記シーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定す
る、独立請求項２に記載のアナログ−デジタル変換シス
テム。 １１．前記コマンドワードのシーケンスは複数のマルチ
プレクサのデータ入力端子を識別するアドレスを特定
し、少なくとも１つの前記マルチプレクサは前記集積回
路上にあり、かつ少なくとも１つの前記マルチプレクサ
は前記集積回路上に存在しない、独立請求項２に記載の
アナログ−デジタル変換システム。 １３．前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項３に記載のアナログ
−デジタル変換システム。 １４．前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項３に記載のア
ナログ−デジタル変換システム。 １６．前記第一の端子は前記制御ワードが前記第一の状
態にある場合にアナログまたはデジタルデータ入力チャ
ネルとして機能し、かつ前記第二の端子は前記制御ワー
ドが前記第一の状態にある場合にアナログデータ入力チ
ャネルとして機能する、独立請求項４に記載のアナログ
−デジタル変換システム。 １７．前記アナログ−デジタル回路および前記マルチプ
レクサ回路は集積回路である、独立請求項４に記載のア
ナログ−デジタル変換システム。 １９．前記サンプリング手段は前記複数のアナログ入力
端子の１つにおけるアナログ信号の複数のサンプルを得
るため前記キューの前記複数の変換コマンドワードに応
答する、独立請求項５に記載のアナログ−デジタル変換
システム。 ２０．前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
に前記キューの前記複数の変換コマンドワードに応答す
る、独立請求項５に記載のアナログ−デジタル変換シス
テム。 ２１．さらに、（ｖｉｉ）制御ワードを保持するための
制御フィールド（ＭＵＸ）を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、（ｖｉｉｉ）前記マルチプレク
サの前記アドレス入力ポートの１つに接続可能な第一の
端子（ＰＡ０）であって、前記第一の端子は前記制御ワ
ードが前記第一の状態の場合にデータ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして（ｉｘ）前記マルチプレクサの前記デー
タ出力ポートの１つに接続可能な第二の端子（ＰＢ１）
であって、前記第二の端子は前記制御ワードが前記第一
の状態にあるときデータ入力チャネルとして機能し、か
つ前記第二の端子は前記制御ワードが前記第二の状態に
ある時多重データ入力チャネルとして機能するもの、を
具備する独立請求項５に記載のアナログ−デジタル変換
システム。 ２２．前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはテジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項２１に記載のアナログ−デジ
タル変換システム。 ２３．複数の入力端子、前記第一の端子に接続可能な少
なくとも１つのアドレス入力ポート、および前記第二の
端子に接続可能なデータ出力ポートを有する少なくとも
１つの付加的なマルチプレクサ回路とともに使用し、前
記サンプリング手段は前記複数のマルチプレクサのデー
タ入力端子におけるアナログ信号をサンプルするために
前記キューの１つにおける前記複数の変換コマンドワー
ドに応答する、従属請求項２１に記載のアナログ−デジ
タル変換システム。 ２５．さらに、（ｖｉｉ）制御ワードを保持するための
制御フィールド（ＭＵＸ）を具備する制御レジスタであ
って、前記制御ワードは少なくとも第一の状態および第
二の状態を有するもの、（ｖｉｉｉ）前記マルチプレク
サの前記アドレス入力ポートの１つに接続可能な第一の
端子（ＰＡ０）であって、前記第一の端子は前記制御ワ
ードが前記第一の状態にある時データ入力チャネルとし
て機能し、かつ前記第一の端子は前記制御ワードが前記
第二の状態にある時アドレス出力チャネルとして機能す
るもの、そして（ｉｘ）前記マルチプレクサの前記デー
タ出力ポートの１つに接続可能な第二の端子（ＰＢ１）
であって、前記第二の端子は前記制御ワードが前記第一
の状態にある時データ入力チャネルとして機能し、かつ
前記第二の端子は前記制御ワードが前記第二の状態にあ
る時多重化データ入力チャネルとして機能するもの、を
具備する独立請求項６に記載のアナログ−デジタル変換
システム。 ２７．前記サンプリング手段は前記複数のアナログ入力
端子の１つにおけるアナログ信号の複数のサンプルを得
るため前記キューにおける前記複数の変換コマンドワー
ドに応答する、独立請求項７に記載のアナログ−デジタ
ル変換システム。 ２８．前記サンプリング手段は前記複数のアナログ入力
端子におけるアナログ信号の複数のサンプルを得るため
前記キューにおける前記複数の変換コマンドワードに応
答する、独立請求項７に記載のアナログ−デジタル変換
システム。 ２９．前記アナログ−デジタル集積回路は、さらに、
（ｖｉｉ）制御ワードを保持するための制御フィールド
（ＭＵＸ）を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、を具備し、かつ前記複数のアナログ−デジタル
入力端子は、（ｖｉｉｉ）第一の端子（ＰＡ０）であっ
て、該第一の端子は前記制御ワードが前記第一の状態に
ある時データ入力チャネルとして機能し、かつ前記第一
の端子は前記制御ワードが前記第二の状態にある時アド
レス出力チャネルとして機能するもの、（ｉｘ）第二の
端子（ＰＢ１）であって、該第二の端子は前記制御ワー
ドが前記第一の状態にある時データ入力チャネルとして
機能し、かつ前記第二の端子は前記制御ワードが前記第
二の状態にある時多重化データ入力チャネルとして機能
するもの、を具備し、かつ前記マルチプレクサの少なく
とも１つのアドレス入力ポートは前記第一の端子に結合
され、かつ前記マルチプレクサの少なくとも１つのデー
タ出力ポートは前記第二の端子に結合されている、独立
請求項７に記載のアナログ−デジタル変換システム。 ３０．前記第一の端子は前記制御ワードが前記第一の状
態にある時アナログまたはデジタルデータ入力チャネル
として機能し、かつ前記第二の端子は前記制御ワードが
前記第一の状態にある時アナログデータ入力チャネルと
して機能する、従属請求項２５に記載のアナログ−テジ
タル変換システム。 ３１．さらに、複数のデータ入力端子、前記第一の端子
に結合された少なくとも１つのアドレス入力ポート、お
よび前記第二の端子に結合された少なくとも１のデータ
出力ポートを有する少なくとも１つの付加的なマルチプ
レクサ集積回路を具備し、前記サンプリング手段は前記
複数のマルチプレクサデータ入力端子におけるアナログ
信号をサンプルするために前記キューの１つにおける前
記複数の変換コマンドワードに応答する、従属請求項２
９に記載のアナログ−デジタル変換システム。 ３３．前記アナログ−デジタル集積回路は、さらに、
（ｖｉｉ）制御ワードを保持するための制御フィールド
（ＭＵＸ）を具備する制御レジスタであって、前記制御
ワードは少なくとも第一の状態および第二の状態を有す
るもの、（ｖｉｉｉ）第一の端子（ＰＡ０）であって、
該第一の端子は前記制御ワードが前記第一の状態にある
時データ入力チャネルとして機能し、かつ前記第一の端
子は前記制御ワードが前記第二の状態にある時アドレス
出力チャネルとして機能するもの、（ｉｘ）第二の端子
（ＰＢ１）であって、該第二の端子は前記制御ワードが
前記第一の状態にある時データ入力チャネルとして機能
し、かつ前記第二の端子は前記制御ワードが前記第二の
状態にある時多重化データ入力チャネルとして機能する
もの、を具備し、かつ前記マルチプレクサ集積回路は前
記第一の端子に結合された少なくとも１つの前記アドレ
ス入力ポート、および前記第二の端子に結合された少な
くとも１つの前記データ出力ポートを有する、独立請求
項８に記載のアナログ−デジタル変換システム。 以上より明らかなように、添付の特許請求の範囲は本発
明の真の精神および範囲内にある本発明のすべての変形
を含むことを意図するものである。
【図１】本発明の好ましい実施例に係わるＡ／Ｄ変換器
モジュールおよび１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換システムを示すブロッ
ク図である。
モジュールおよび１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換システムを示すブロッ
ク図である。
【図２】本発明のＡ／Ｄ変換器モジュールを示すブロッ
ク図である。
ク図である。
【図３】図２に示される制御レジスタおよび論理回路６
０を示すブロック図である。
０を示すブロック図である。
【図４】本発明のＡ／Ｄ変換器モジュールのモジュール
間バス（ＩＭＢ）信号を示す説明図である。
間バス（ＩＭＢ）信号を示す説明図である。
【図５】Ａ／Ｄ変換器モジュールの制御レジスタ、変換
コマンドワードテーブル、および変換結果テーブルのた
めのアドレスマップを示す説明図である。
コマンドワードテーブル、および変換結果テーブルのた
めのアドレスマップを示す説明図である。
【図６】図５に示される制御、ポート、およびステータ
スレジスタ８０のフォーマットを示すより詳細なアドレ
スマップの構成図である。
スレジスタ８０のフォーマットを示すより詳細なアドレ
スマップの構成図である。
【図７】Ａ／Ｄ変換器モジュールの変換コマンドワード
（ＣＣＷ）のフォーマットを示す説明図である。
（ＣＣＷ）のフォーマットを示す説明図である。
【図８】変換コマンドワードがどのようにして変換結果
テーブルに格納される結果ワードを生成するために使用
されるかを示す概念図である。
テーブルに格納される結果ワードを生成するために使用
されるかを示す概念図である。
【図９】０，１，２，または３の外部マルチプレクサＩ
Ｃのための種々のＩ／Ｏピンの機能をＣＣＷ ＣＨＡＮ
ビットがどのようにして特定するかを示す説明図であ
る。
Ｃのための種々のＩ／Ｏピンの機能をＣＣＷ ＣＨＡＮ
ビットがどのようにして特定するかを示す説明図であ
る。
【図１０】Ａ／Ｄ変換器モジュールに割り当てられたＩ
／Ｏピンの数に関し、異なる数の外部マルチプレクサＩ
Ｃとともに利用できるアナログチャネルの数を示す説明
図である。
／Ｏピンの数に関し、異なる数の外部マルチプレクサＩ
Ｃとともに利用できるアナログチャネルの数を示す説明
図である。
【図１１】変換結果テーブルに格納される結果ワードの
データフォーマットのオプションを示す説明図である。
データフォーマットのオプションを示す説明図である。
【図１２】Ａ／Ｄ変換器モジュールのモジュール構成レ
ジスタのフォーマットを示す説明図である。
ジスタのフォーマットを示す説明図である。
【図１３】Ａ／Ｄ変換器モジュールのモジュール構成レ
ジスタのＳＵＰＶビットの使用方法を示す説明図であ
る。
ジスタのＳＵＰＶビットの使用方法を示す説明図であ
る。
【図１４】Ａ／Ｄ変換器モジュールの割込みレジスタの
フォーマットを示す説明図である。
フォーマットを示す説明図である。
【図１５】Ａ／Ｄ変換器モジュールのポートＡおよびポ
ートＢデータレジスタのフォーマットを示す説明図であ
る。
ートＢデータレジスタのフォーマットを示す説明図であ
る。
【図１６】Ａ／Ｄ変換器モジュールのポートＡデータ方
向レジスタのフォーマットを示す説明図である。
向レジスタのフォーマットを示す説明図である。
【図１７】Ａ／Ｄ変換器モジュールの制御レジスタ０の
フォーマットを示す説明図である。
フォーマットを示す説明図である。
【図１８】Ａ／Ｄ変換器モジュールの制御レジスタ１の
フォーマットを示す説明図である。
フォーマットを示す説明図である。
【図１９】Ａ／Ｄ変換器モジュールの制御レジスタ２の
フォーマットを示す説明図である。
フォーマットを示す説明図である。
【図２０】Ａ／Ｄ変換器モジュールのステータスレジス
タのフォーマットを示す説明図である。
タのフォーマットを示す説明図である。
【図２１】少なくとも３つの異なるデータフォーマット
のオプションでの変換結果テーブルに格納された結果ワ
ードを読取るために要求されるアドレスを示す説明図で
ある。
のオプションでの変換結果テーブルに格納された結果ワ
ードを読取るために要求されるアドレスを示す説明図で
ある。
【図２２】図２に示されるデータフォーマット論理６８
の詳細な論理的構成を（ａ）と（ｂ）に分割して示すブ
ロック図である。
の詳細な論理的構成を（ａ）と（ｂ）に分割して示すブ
ロック図である。
１ キュードＡ／Ｄ変換器モジュール ２ Ｉ／Ｏピン ４ アナログＭＵＸ部 ６ アナログ変換器部 ８ デジタル結果制御および記憶部 １０，１２，１４ 外部マルチプレクサ ２１ ポートＡ ２２ ポートＢ ２４ チャージポンプおよびバイアス部 ２６ 基準ＭＵＸ ２８ チャネルＭＵＸ ３０ バス ３２ 外部トリガ回路 ３４ Ｉ／Ｏ回路 ３６ ポートＢ入力回路 ３８ アドレスデコード回路 ４０，４２ サンプル・アンド・ホールド回路 ４４ ＭＵＸ ４６ サンプルタイマ ４８ 周期的タイマ ５０ ＲＣ発振器およびプリスケーラ ５２ 容量的Ｄ／Ａ変換器（ＣＤＡＣ） ５４ ダミーＣＤＡＣ ５６ 比較器 ５８ 逐次近似レジスタ ６０ 制御レジスタおよび論理回路 ６２ ＣＣＷテーブル ６４ 結果テーブル ６６ アドレスデコード回路 ６８ データフォーマット回路 ７０ バスインタフェースユニット ７２ モジュール間バス
フロントページの続き (72)発明者 ウィリアム・ディ・ヒューストン アメリカ合衆国テキサス州 78759、オ ースチン、ファイヤオーク・ドライブ 7003 (72)発明者 ウィリアム・ピー・ラビィオレット アメリカ合衆国テキサス州 78733、オ ースチン、エッジウォーター・ドライブ 3007 (56)参考文献 特開 昭62−191915（ＪＰ，Ａ) 特開 平１−174120（ＪＰ，Ａ) 特開 昭63−262716（ＪＰ，Ａ) 特開 平３−220917（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/05 301
Claims (6)
- 【請求項１】 複数のデータ入力端子（ＡＮ１６−ＡＮ
３０）、少なくとも１つのアドレス入力ポート（ＭＡ０
−ＭＡ２）、および少なくとも１つのデータ出力ポート
（ＰＡ０−ＰＡ２）を有する少なくとも１つのマルチプ
レクサ回路（１０、図１）とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 （ａ）アナログ−デジタル回路であって、 （ｉ）制御ワードを保持するための制御フィールドを具
備する制御レジスタ（６０、図２）であって、前記制御
ワードは少なくとも第１の状態および第２の状態を有す
るもの、 （ｉｉ）前記マルチプレクサ回路の前記アドレス入力ポ
ートに接続可能な第１の端子（ＰＡ０）であって、前記
第１の端子は前記制御ワードが前記第１の状態にある時
データ入力チャネルとして機能し、かつ前記第１の端子
は前記制御ワードが前記第２の状態にある時アドレス出
力チャネルとして機能するもの、そして （ｉｉｉ）前記マルチプレクサ回路の前記データ出力ポ
ートに接続可能な第２の端子（ＰＢ１）であって、前記
第２の端子は前記制御ワードが前記第１の状態にある時
データ入力チャネルとして機能し、かつ前記第２の端子
は前記制御ワードが前記第２の状態にある時多重化デー
タ入力チャネルとして機能するもの、を具備する前記ア
ナログ−デジタル回路、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項２】 アナログ−デジタル変換システムであっ
て、 （ａ）アナログ−デジタル回路であって、 （ｉ）制御ワードを保持するための制御フィールドを具
備する制御レジスタ（６０、図２）であって、前記制御
ワードは少なくとも第１の状態および第２の状態を有す
るもの、 （ｉｉ）第１の端子（ＰＡ０）であって、該第１の端子
は前記制御ワードが前記第１の状態にある時データ入力
チャネルとして機能し、かつ前記第１の端子は前記制御
ワードが前記第２の状態にある時アドレス出力チャネル
として機能するもの、 （ｉｉｉ）第２の端子（ＰＢ１）であって、該第２の端
子は前記制御ワードが前記第１の状態にある時データ入
力チャネルとして機能し、かつ前記第２の端子は前記制
御ワードが前記第２の状態にある時多重化データ入力チ
ャネルとして機能するもの、 を具備する前記アナログ−デジタル回路、そして （ｂ）複数のデータ入力端子（ＡＮ１６−ＡＮ３０）、
前記第１の端子に結合された少なくとも１つのアドレス
入力ポート（ＭＡ０−ＭＡ２）、および前記第２の端子
に結合された少なくとも１つのデータ出力ポート（ＰＡ
０−ＰＡ２）を有するマルチプレクサ回路（１０、図
１）、 を具備することを特徴とする変換システム。 - 【請求項３】 複数のデータ入力端子（ＡＮ１６−ＡＮ
３０）、少なくとも１つのアドレス入力ポート（ＭＡ０
−ＭＡ２）、および少なくとも１つのデータ出力ポート
（ＰＡ０−ＰＡ２）を有する少なくとも１つのマルチプ
レクサ回路（１０、図１）とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 （ａ）アナログ−デジタル集積回路（１、図１）であっ
て、（ｉ） 複数のアナログ入力端子（２１，２２、図２）、（ｉｉ） 変換シーケンスを規定するキューの形で複数の
変換コマンドワードを読み取るための手段（６０、図
２）、（ｉｉｉ） 前記キューにおける前記複数の変換コマンド
ワードに応答して、順次、複数の対応するアナログ入力
端子の各々におけるアナログ信号をサンプルするための
サンプリング手段（６０、図２）、（ｉｖ） 前記サンプリング手段に応答して前記アナログ
信号のサンプルされた値をデジタル値に変換するための
アナログ−デジタル変換器手段（５２）、 （ｖ） 前記変換手段に応答して前記デジタル値を記憶す
るための手段（６４）、（ｖｉ）制御ワードを保持するための制御フィールドを
備えた制御レジスタであって、前記制御ワードは少なく
とも第１の状態および第２の状態を有するも の、 （ｖｉｉ）前記マルチプレクサ回路の前記アドレス入力
ポートの１つに接続可能な第１の端子であって、該第１
の端子は前記制御ワードが前記第１の状態にある場合に
データ入力チャネルとして機能し、かつ前記第１の端子
は前記制御ワードが前記第２の状態にある場合にアドレ
ス出力チャネルとして機能するもの、そして （ｖｉｉｉ）前記マルチプレクサ回路の前記データ出力
ポートの１つに接続可能な第２の端子であって、該第２
の端子は前記制御ワードが前記第１の状態にある場合に
データ入力チャネルとして機能し、かつ前記第２の端子
は前記制御ワードが前記第２の状態にある場合に多重化
データ入力チャネルとして機能するもの、 を具備する前記アナログ−デジタル集積回路、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。 - 【請求項４】 複数のデータ入力端子（ＡＮ１６−ＡＮ
３０）、少なくとも１つのアドレス入力ポート（ＭＡ０
−ＭＡ２）、および少なくとも１つのデータ出力ポート
（ＰＡ０−ＰＡ２）を有する少なくとも１つのマルチプ
レクサ回路（１０、図１）とともに使用するためのアナ
ログ−デジタル変換システムであって、該変換システム
は、 （ａ）アナログ−デジタル集積回路（１、図１）であっ
て、（ｉ） 複数のアナログ入力端子（２１，２２）、（ｉｉ） 変換シーケンスを読み取るための手段（２４
０、図３）、（ｉｉｉ） 前記変換シーケンスに応答して、順次、複数
の対応するアナログ入力端子の各々におけるアナログ信
号をサンプルするためのサンプリング手段（４０，４
２、図２）、（ｉｖ） 前記サンプリング手段に応答して前記アナログ
信号のサンプルされた値をデジタル値に変換するための
アナログ−デジタル変換器手段（４０，４２）、 （ｖ） 前記変換手段に応答して前記デジタル値を記憶す
るための手段（６４）、（ｖｉ）制御ワードを保持するための制御フィールドを
備えた制御レジスタであって、前記制御ワードは少なく
とも第１の状態および第２の状態を有するもの、 （ｖｉｉ）前記マルチプレクサ回路の前記アドレス入力
ポートの１つに接続可能な第１の端子であって、該第１
の端子は前記制御ワードが前記第１の状態にある場合に
データ入力チャネルとして機能し、かつ前記第１の端子
は前記制御ワードが前記第２の状態にある場合にアドレ
ス出力チャネルとして機能するもの、そして （ｖｉｉｉ）前記マルチプレクサ回路の前記データ出力
ポートの１つに接続可能な第２の端子であって、該第２
の端子は前記制御ワードが前記第１の状態にある場合に
データ入力チャネルとして機能し、かつ前記第２の端子
は前記制御ワードが前記第２の状態にある場合に多重化
データ入力チャネルとして機能するもの、 を具備する前記アナログ−デジタル集積回路、 を具備す
ることを特徴とするアナログ−デジタル変換システム。 - 【請求項５】 アナログ−デジタル変換システムであっ
て、 （ａ）複数のアナログ入力端子（ＡＮ１６−ＡＮ３
０）、少なくとも１つのアドレス入力ポート（ＭＡ０−
ＭＡ２）、および少なくとも１つのデータ出力ポート
（ＰＡ０−ＰＡ２）を有するマルチプレクサ集積回路
（１０、図１）、 （ｂ）アナログ−デジタル集積回路（１、図１）であっ
て、（ｉ） 少なくとも２つのアナログ入力端子を含む複数の
入力端子（２１，２２、図２）であって、前記マルチプ
レクサ回路のアドレス入力ポートおよびデータ出力ポー
トは前記入力端子の少なくとも１つに結合されているも
の、（ｉｉ） 変換シーケンスを読み取るための手段（２４
０、図３）、（ｉｉｉ） 前記変換シーケンスに応答して、順次、複数
の対応するアナログ入力端子の各々におけるアナログ信
号をサンプルするためのサンプリング手段（４０，４
２、図２）、（ｉｖ） 前記サンプリング手段に応答して前記アナログ
信号の各々のサンプルされた値をデジタル値に変換する
ための手段（５２）、 （ｖ） 前記変換手段に応答して前記デジタル値を記憶す
るための手段（６４）、（ｖｉ）制御ワードを保持するための制御フィールドを
備えた制御レジスタであって、前記制御ワードは少なく
とも第１の状態および第２の状態を有するもの、 （ｖｉｉ）第１の端子であって、該第１の端子は前記制
御ワードが前記第１の状態にある場合にデータ入力チャ
ネルとして機能し、かつ前記第１の端子は前記制御ワー
ドが前記第２の状態にある場合にアドレス出力チャネル
として機能するもの、そして （ｖｉｉｉ）第２の端子であって、該第２の端子は前記
制御ワードが前記第１の状態にある場合にデータ入力チ
ャネルとして機能し、かつ前記第２の端子は前記制御ワ
ードが前記第２の状態にある場合に多重化データ入力チ
ャネルとして機能するもの、 を具備する前記アナログ−デジタル集積回路、 を具備し、前記マルチプレクサ集積回路は前記アドレス
入力ポートの内の少なくとも１つが前記第１の端子に結
合され、かつ前記データ出力ポートの内の少なくとも１
つが前記第２の端子に結合されていることを特徴とする
アナログ−デジタル変換システム。 - 【請求項６】 アナログ−デジタル変換システムであっ
て、 アナログ信号を受けるための入力、前記アナログ信号に
比例するデジタル信号を提供するための出力、制御パラ
メータ入力および変換開始制御入力を有するアナログ−
デジタル変換器、 複数のアナログ信号入力端子、 複数の入力端子を有するマルチプレクサであって、前記
複数の入力端子の各々は前記複数のアナログ信号入力端
子の１つに結合されかつ前記マルチプレクサは前記アナ
ログ−デジタル変換器の入力に結合された出力を有しか
つ制御入力を有するもの、 前記アナログ−デジタル変換器の出力に結合され前記デ
ジタル信号を記憶しかつ複数の変換コマンドワードを記
憶するためのメモリ手段、 前記メモリ手段に結合され前記アナログ−デジタル変換
システムを外部ホストデータプロセッサに結合するため
のホストインタフェース手段、そして 前記メモリ手段
に、前記アナログ−デジタル変換器の制御パラメータお
よび変換開始制御入力に、かつ前記マルチプレクサの制
御入力に結合され、所定の開始条件の発生を検出するた
めの制御論理手段であって、該制御論理手段は、前記所
定の開始条件の発生に応じて、 （ｉ）前記複数の変換コマンドワードの１つを選択し、 （ｉｉ）前記選択された変換コマンドワードに含まれる
制御パラメータ値を前記アナログ−デジタル変換器の前
記制御パラメータ入力に提供し、 （ｉｉｉ）前記選択された変換コマンドワードに含まれ
るチャネル選択値を前記マルチプレクサの制御入力に提
供し、 （ｉｖ）変換開始制御信号を前記アナログ−デジタル変
換器の前記変換開始入力に提供し、 （ｖ）前記デジタル信号を前記メモリ手段に記憶させ、 （ｖｉ）シーケンス終了条件が検出されるまで前記ｉ）
〜ｉｖ）のステップを反復し、かつ （ｖｉｉ）前記シーケンス終了条件が検出された場合に
停止する、 前記制御論理手段、 を具備することを特徴とするアナログ−デジタル変換シ
ステム。
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|---|---|---|---|
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|---|---|---|---|
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