KR0185727B1 - 아나로그-디지탈 변환 시스템 - Google Patents

Abstract

아나로그-디지탈 변환 시스템 모듈은 적어도 하나의 멀티플렉서 I.C.(10, 제1도)가 결합 및 샘플화되는 핀이 제한된 A/D 변환기 집적 회로(I.C.)를 포함한다. 호스트 시스템 소프트웨어 설비는 변환된 디지탈 값을 기억하는 결과 표(64, 제2도)가 관련 CPU에 의해 판독되는 결과에 따라, 최소의 호스트 시스템 소프트웨어 설비에 의해 개시 및 수행되는 변환 시퀀스를 한정하는 다수의 변환 명령 워드(CCW's, 제7도)를 포함하는 일련의 샘플 명령을 제공하므로 최소화된다. A/D 변환기 I.C.의 어떤 I/O핀(21, 22)이 외부 멀티플렉서에 아나로그 입력이나 또는 어드레스 출력으로서 기능을 하는 반면에, 다른 아나로그 입력 핀은 단일 입력 채널 또는 외부 멀티플렉서와 결합된 채널로서 대안의 기능을 한다. 소프트웨어가 적재 가능한 제어 레지스터(60)는 프로그램 가능한 핀 기능을 한정하는 제어 워드에 대한 제어 필드를 포함한다.

Description

아나로그-디지탈 변환 시스템

제1도는 본 발명의 양호한 실시예에 따라, A/D 변환기와 하나 이상의 멀티플렉서를 포함하는 A/D 변환기 시스템 도시도.

제2도는 본 발명의 A/D 변환기 모듈의 블럭도.

제3도는 제2도에 도시된 제어 레지스터 및 논리 회로(60)의 블럭도.

제4도는 본 발명의 A/D 변환기 모듈의 인터모듈 버스(Intermodule Bus, IMB) 신호도.

제5도는 제어 레지스터, 변환 명령 워드 표 및, A/D 변환기 모듈의 변환 결과 표에 대한 어드레스 맵 도시도.

제6도는 제5도에 제어, 포트 및, 상태 레지스터(80)의 포맷을 도시한 보다 상세한 어드레스 맵 도시도.

제7도는 A/D 변환기 모듈의 변환 명령 워드(CCW)의 포맷 도시도.

제8도는 변환 명령 워드가 변환 결과 표에 기억되는 결과 워드를 어떻게 생성하기 위해 사용되는지를 도시한 개념도.

제9도는 CCW CHAN 비트가 0, 1, 2 또는 3개의 외부 멀티플렉서 IC용 다양한 I/O핀의 기능을 어떻게 규정하는지를 설명하는 표.

제10도는 A/D 변환기 모듈에 할당된 I/O 핀의 수에 의하여, 상이한 수의 외부 멀티플렉서 IC에 대해 유용한 아나로그 채널의 수를 설명하는 표.

제11도는 변환 결과 표에 기억된 결과 워드의 데이타 포맷 선택도.

제12도는 A/D 변환기 모듈의 모듈 구성 레지스터의 포맷도.

제13도는 A/D 변환기 모듈의 모듈 구성 레지스터의 SUPV 비트의 사용도.

제14도는 A/D 변환기 모듈의 인터럽트 레지스터의 포맷 도시도.

제15도는 A/D 변환기 모듈의 포트 A 및 포트 B 데이타 레지스터의 포맷 도시도.

제16도는 A/D 변환기 모듈의 포트 A 데이타 방향성 레지스터의 포맷 도시도.

제17도는 A/D 변환기 모듈의 제어 레지스터 0의 포맷 도시도.

제18도는 A/D 변환기 모듈의 제어 레지스터 1의 포맷 도시도.

제19도는 A/D 변환기 모듈의 제어 레지스터 2의 포맷 도시도.

제20도는 A/D 변환기 모듈의 상태 레지스터의 포맷 도시도.

제21도는 적어도 3개의 상이한 데이타 포맷 선택으로 변환 결과 표에 기억된 결과 워드를 판독하기에 필요한 어드레스 도시도.

제22a 및 제22b도는 제2도에 도시된 데이타 포맷 논리(68)의 상세한 논리 수행 도시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 큐 : A/D 변환기 모듈(QADC) 10, 12, 14 : 외부 MUX

18 : 어드레스 디코드 회로 24 : 전하 펌프 및 바이어스 회로

30 : 버스 40, 42 : 샘플-및-홀드 회로

54 : 더미 CADC 56 : 비교기

58 : 연속 접근 레지스터(SAR)

본 발명은 일반적으로 아나로그-디지탈 변환기에 관한 것으로서, 특히 적어도 하나의 멀티플렉서 집적 회로에 결합되어 상기 회로를 제어할 수도 있는 A/D 변환기 집적 회로를 포함하는 A/D 변환기 시스템에 관한 것이다.

본 발명은 예를들어, 자동 제어 시스템에서 아나로그 정보의 컴퓨터 감지를 위해, 아나로그 신호의 디지탈 신호로의 변환을 필요로 하는 응용에 유용하다. 더 자세한 설명을 위해, 자동 엔진 시스템에 있어서, 마이크로 컴퓨터는, 디지탈 신호가 상기 마이크로 컴퓨터에 의해 처리되기 전에, 다양한 변환기로부터의 아나로그 신호 정보를 디지탈 신호 정보로 변환시킬 것을 요구한다. 이러한 아나로그 신호 정보의 예가 다기관 압력, 산소, 회전 속도, 작동자 입력, 바테리 전압, 안티-녹(anti-knock)등에 대한 감지기의 출력이다.

전형적인 자동 응용에 있어서, 많은 상이한 아나로그 신호는 변환되어질 필요가 있다. 대응하는 아나로그 신호에 각기 응답하여, 다수의 채널 입력을 가진 A/D 변환기 모듈과, 상기 아나로그 신호를 디지탈 신호로 변환하기 위해 A/D 회로내로 게이팅하기 위한 멀티플렉서를 제공하는 것은 공지되었다. 최적수의 채널 입력은 A/D 변환기가 사용되는 특수한 응용에 좌우된다.

상기 기술에서 A/D 변환기 I/O 핀의 수를 최소한으로 유지하는 동안, 변환될 수 있는 아나로그 신호의 수를 증가시키는 방식이 꼭 필요하다. 또한, 특수한 응용에 따라, 폭넓은 범위의 아나로그 입력의 수를 수용할 수 있는 A/D 변환기 회로를 제공할 필요가 있다.

덧붙여, 외부 MUX IC's의 사용은 다수의 아나로그 신호를 보다 유사한 상기 신호의 신호원에 한정시켜, 상기 아나로그 신호원과 A/D 변환기 모듈간의 케이블 또는 도체의 수를 최소화시킨다. 무게, 부피 및, 실딩(shielding)의 부수적인 감소는 매체 응용에 대해 특히 중요한 잇점을 갖는다.

A/D 변환기 모듈 외부에 있는 각각의 MUX 는 예를들어, 8개의 아나로그 입력에 응답할 수도 있다. A/D 변환기 시스템의 중앙 처리 유닛(CPU)을 포함하는 소프트웨어 제어하에서, 개개의 MUXs가 상기 CPU에 의해 어드레스될 수 있고, 8개의 아나로그 값중 하나가 변환을 위해 변환기내로 입력되어 대응하는 디지탈 값으로 변환될 수도 있다. 그러나, 상기 시스템은 시스템 CPU 소프트웨어의 실시를 필요로 하는 단점을 갖는다.

따라서, 외부 MUX IC's가 시스템 CPU's 소프트웨어 동작에 과도하게 부담을 주지 않고도 사용될 수 있는 A/D 변환기 시스템을 제공하는 것이 꼭 필요하다.

본 발명은 외부 MUX's가 메인 시스템 CPU를 포함치 않고도 A/D 변환기 모듈에 의해 자동으로 어드레스 및 샘플화되는 A/D 변환기 시스템을 제공하므로 상기 전술된 조건을 만족시킨다.

“모듈”이란 용어가 집적 회로나 또는 집적 회로의 일부를 지시하기 위해서 본원에서 사용됨을 알아야 한다.

따라서, 본 발명의 목적은 A/D 변환기 모듈이 그 일부인 IC의 I/O 핀 카운트를 최소화하는 동안 폭넓은 범위의 아나로그 입력을 수용할 수 있는 A/D 변환기 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 시스템 CPU의 소프트웨어 동작에 부담을 주지 않고도 외부 MUX 회로를 사용할 수 있는 A/D 변환기 시스템을 제공하는 것이다.

상기 및 다른 목적은 다수의 데이타 입력 단자, 적어도 하나의 어드레스 입력 포트 및, 적어도 하나의 데이타 출력 단자를 가진 적어도 하나의 멀티플렉서 회로에 대해 사용하기 위한 아나로그-디지탈 변환 시스템을 제공하므로 본 발명의 양호한 실시예에 따라 이루어지는데, 상기 변환 시스템은 아나로그-디지탈 변환기, 적어도 하나의 명령 워드를 판독하기 위한 수단, 데이타 입력 단자중 하나를 식별하는 어드레스를 한정하는 명령 워드 및, 상기 하나의 데이타 입력 단자의 아나로그 신호를 샘플화하기 위한 상기 판독 수단에 응답하는 수단을 포함한다.

본 발명은 첨부된 청구범위에 세심하게 강조되어 있다. 그러나, 본 발명의 다른 특징이 보다 명백해질 것이고 본 발명은 첨부한 도면과 관련하여 이하 상세한 설명을 참조하므로 가장 잘 이해될 것이다.

개 요

제1도는 A/D 변환기 집적 회로(IC)와 하나 이상의 멀티플렉서 집적 회로를 포함하는 A/D 변환기 시스템을 도시한다. 큐 A/D 변환기 모듈(QADC, 1)가 하나 이상의 외부 멀티플렉서(MUX's, 10, 12 및 14)에 결합되었다. 양호한 실시예에서 QADC(1) 및 외부 MUX's가 집적 회로로서 수행된다. 외부 멀티플렉서는 부품 수 MC14051 또는 MC74HC4051로서 모토로라 인코포레이티드로부터 상업적으로 입수 가능하다.

상기 큐 A/D 변환기 모듈(QADC, 1)이“큐”로서 본원에 설명되었는데, 이하 보다 상세히 설명될 바와같이, 상기 모듈이 변환 명령 워드의 하나 이상의 큐에 응답하여 동작하기 때문이다.

QADC(1)는 일반적으로 참고 수 2로 도시된 다수의 I/O핀과, 아나로그 MUX 부분(4)과, 아나로그 변환기 부분(6) 및, 제어를 수행하고 디지탈 결과를 기억하는 부분(8)을 포함한다.

QADC의 I/O 핀 구성은 12-핀 버젼에서 20-핀 버젼까지 가지각색이다. QADC(1)의 적합한 핀에 또한 결합된 것이 전원 V_SSA및 V_DDA, 참조 부호 V_RHO및 V_RLO, 대안의 참조 부호 V_RH1및 V_RL1및, 외부 트리거 ETRIG1 및 ETRIG2이다.

QADC(1)의 8개의 I/O 핀이 포트 A I/O 핀으로서의 기능을 하고 PAO 내지 PA7이라 명령되는 반면에, 다른 8개의, I/O 핀이 포트 B로서의 기능을 하고 PBO 내지 PB7이라 명명된다.

프리픽스(prefix)“PA”가 포트 A를 나타내고, 프리픽스“PB”가 포트 B를 나타낸다.

외부 MUX's(10, 12 및 14)가 각각 8개의 아나로그 입력 채널을 포함하는 것으로 도시되었다. 예를들어, MUX(10)는 아나로그 입력 채널(AN16, AN18, AN20, AN22, AN24, AN26, AN28 및 AN30)을 갖는다.

상기 외부 MUX's가 어드레스 라인 MA0 내지 MA2을 통해 어드레스된다. 프리픽스“MA”가 다중화 어드레스를 나타낸다. MUX's(10, 12 및 14)의 출력이 라인 AN_X, AN_Y및 AN_Z에 각기 결합된다. 프리픽스“AN”는 아나로그 입력을 나타낸다.

또한 이하 설명될 바와같이, 많은 I/O핀(2)이 다중 기능을 수행하도록 프로그램 가능하다.

이하 도시되고 설명될 바와같이, QADC1는 MUX's(10, 12 및 14)로 입력되어진 아나로그 신호를 자동으로 판독하고 아나로그 값을 QADC1의 디지탈 결과 부분(8)에 기억되는 디지탈 값으로 변환시킨다.

큐 A/D 변환기 모듈

제2도는 본 발명의 A/D 변환기 모듈의 블럭도이다. 상기 큐 A/D 변환기 모듈(QADC, 1)은 핀 PA0 내지 PA7을 포함하는 참조 수자 21로 도시된 포트 A와, 핀 PB0 내지 PB7을 포함하는 참조 수자 22로 도시된 포트 B를 포함한다. 포트 A와 B가 버스(30)에 결합된다. 한쌍의 1차 기준 전압 V_RLO(27)및 V_RHO(29)가 버스(30)에 또한 결합된다.

버스(30)에 또한 연결된 것이 기준 MUX(4 : 2, 26)과, 채널 MUX(16 : 2, 28)와, 포트 A I/O회로(34) 및, 포트 B 입력회로(36)이다. 어드레스 디코드 회로(18)가 포트 A I/O회로(34)와 포트 B입력 회로(36)에 결합된다.

상기 큐 A/D 변환기 모듈(1)은 샘플-및-홀드 회로(40 및 42)와, 2 : 1 MUX(44)와, 10-비트 용량 디지탈-아나로그 변환기(CDAC, 전하 재분배형, 52)와, 더미 CADC(54)와, 비교기(56) 및, 연속 접근 레지스터(SAR, 58)를 포함하는 10-비트 연속 접근 변환기 부분을 포함한다.

상기 연속 접근 변환기가 10비트 이상 또는 10비트 이하를 포함할 수도 있다는 것이 이 분야의 기술에 숙련된 통상적인 사람은 알 수 있을 것이다. 디지탈-아나로그 변환기가 저항-전용형, 용량-전용형 또는, 저항/용량형일 수도 있다는 것을 또한 알 수 있을 것이다.

전하 펌프 및 바이어스 회로(24)는 바이어스 전압을 MUX's(26, 28 및 44)와, 샘플-및-홀드 회로(40 및 42)와, CDAC(52) 및 더미 CDAC(54) 및, 비교기(56)에 제공한다.

상기 큐 A/D 변환기 모듈(1)은 인터모듈 버스(72)에 결합된 버스 인터페이스 유닛(BIU, 70)을 또한 포함한다. 클럭, 데이타, 제어 및, 어드레스 정보를 양방향으로 전송하는 상기 인터모듈 버스(72)가 호스트 데이타 처리 시스템(도시되지 않음)에 결합될 수도 있다.

내부 어드레스 버스(31)를 통해 버스 인터페이스 유닛(70)에 결합된 것이 어드레스 디코드 회로(38)와, 제어 레지스터 및 논리 회로(60)와, 데이타 포맷 회로(68) 및, 어드레스 디코드 회로(66)이다.

내부 데이타 버스(33)를 통해 버스 인터페이스 유닛(70)에 또한 결합된 것이 포트 A I/O회로(34)와, 포트 B입력 회로(36)와, 제어 레지스터 및 논리회로(60) 및 데이타 포맷 회로(68)이다.

제어 레지스터 및 논리회로(60)에 또한 결합된 것이 외부 트리거(32)와, 샘플 타이머(46)와, 주기 타이머(48)와, 프리스케일러 회로(50)와, 명령 제어워드(CCW's)의 표(62) 및 결과 표(64)를 기억하는 임의 접근 메모리(RAM)와, 어드레스 디코드 회로(66)와, SAR(58)과, 2 : 1 샘플 및 홀드 MUX(44) 및, 16 : 2 채널 MUX(28)이다.

상기 큐 A/D 변환기 모듈(1)에 또한 결합된 것이 핀 V_DDA(35) 및 V_SSA(37)을 통한 적합한 아나로그 전원 전압이다.

외부 핀

양호한 실시예에서, 16 아나로그 채널이 QADC 모듈(1) 내부 다중화 회로에 제공된다. 외부적으로 유용한 채널의 수는 패키지 핀 유효성과 외부 멀티플렉싱이 사용됐는지에 좌우된다. 확장되고 외부로 다중화된 모드에서 상기 채널의 수가 양호한 실시예(4개의 내부 채널 및 엔드-오브-큐(End-of-Queue) 제어워드가 있는 5-비트 CCW CHAN 필드를 가진)에서는 27이다. 상기 채널 필드가, 채널의 수를 감소시키거나 또는 증가시키기 위해, 선택적으로 증가되거나 또는 감소될 수도 있음을 이 분야의 기술에 숙련된 자는 알아야 한다.

QADC 모듈(1)은 제1도 및 제2도에 도시된 바와같은 20개의 외부 핀까지 갖는다. 전력 및 기준 핀을 제외한 나머지 모든 핀은 일반적인 목적의 디지탈 포트 핀으로서 사용될 수 있다. QADC 모듈(1)의 하위 핀-카운트 버젼은 채널/포트 핀의 수를 감소시키므로 생성될 수 있다. 12개만큼 적은 핀을 가진 버젼은 8개의 아나로그 채널, 2개의 전력 및, 2개의 기준 핀을 포함할 수도 있다.

제어 레지스터 및 논리 회로

제3도는 제어 레지스터 및 논리 회로(일반적으로 점선내에 도시되었고 참조 수자 60으로 도시된)의 블럭도와 상기 블럭도와 버스 인터페이스 유닛(70), CCW 표(62), 결과표(64), 어드레스 디코드 회로(66) 및, 제2도에 도시된 다른 회로간의 다양한 신호 통로를 도시한다.

제어 레지스터 및 논리 회로(60)는 트리거 선택 및 우선 순위 회로(200), 레지스터(210), 레지스터 제어 및 디코드 회로(220), 인터럽트 논리(230), 큐 제어 및 CCW 어드레싱 회로(240) 및, ADC 샘플 제어 및 변환 제어(참조 수자 250으로 표시됨)를 포함한다.

상기 트리거 선택 및 우선 순위 회로(200)는, 상기 레지스터 회로(210)로부터의 모드 정보에 응답하여, A/D 변환 시퀀스를 개시하는 트리거의 형태를 결정해야 한다. 상기 회로는, 제어 레지스터에 의해 디코드된 제어 정보에 응답하여, 변환 시퀀스에 대해 큐 1 또는 큐 2를 선택해야 한다.

상기 트리거 선택 및 우선 순위 회로(200)는 각기 라인(203 및 204)을 통해 외부 트리거 신호 ETRIG1 및 ETRIG2에 응답한다. 트리거 선택 및 우선 순위 회로(200)는 라인(205)을 통해 주기적인 타이머(48)에 또한 결합된다. 트리거 선택 및 우선순위 회로(200)는 라인(213)을 통해 상기 제어 레지스터로부터의 모드 제어 신호에 응답하고 라인(242)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터의 엔드-오브-큐(EOQ) 신호에 응답한다. 트리거 선택 및 우선 순위 회로(200)는 신호 통로(206)를 통해 큐 제어 및 CCW 어드레싱 회로(240)에 제어 신호를 야기시킨다.

본원에 사용된 바와같이,“신호 통로”또는“라인”이란 용어는 단일 컨덕터 또는 다중-컨덕터 버스라 부르거나, 또는 수행에 적당한 바와같이, 다른 타당한 신호 통로라 부를 수도 있음을 이 분야의 기술에 숙련된 자는 알 수 있을 것이다.

레지스터 회로(210)는 제6도에는 도시되었고 이와 달리 제2도에서는 도시되지 않은 레지스터, 즉, 구성 레지스터, 인터럽트 레지스터, 제어레지스터 0 내지 2 및, 상태 레지스터를 포함한다. 레지스터 회로(210)는 일단 상기 레지스터가 호스트 시스템 소프트웨어에 의해 로드되면, QADC의 동작의 자동제어를 용이하게 한다.

레지스터 회로(210)는 라인(211)을 통하여 샘플 타이머(46)에, 라인(212)을 통하여 프리스케일러(50)에, 라인(213)을 통하여 트리거 선택 및 우선 순위 회로(200)에, 라인(214)을 통하여 큐 제어 및 CCW 어드레싱 회로(240)에, 라인(221)을 통하여 인터럽트 논리(230)에 제어 신호를 야기시킨다.

레지스터 회로(210)는 신호 통로(215)를 통해 레지스터 제어 및 디코드 회로(220)로부터 제어 신호를 수신하고 라인(242)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터 엔드-오브-큐(EOQ) 신호를 수신한다.

레지스터 회로(210)는 양-방향 버스(217)을 통해 버스 인터페이스 유닛(70)에 또한 결합된다.

레지스터 제어 및 디코드 회로(220)는 버스 인터페이스 유닛(70)으로부터 각기 버스(218 및 219)를 통해 제어 및 어드레스 정보를 수신하고 신호 통로(215)를 통해 제어 신호를 레지스터 회로(210)에 야기시킨다. 레지스터 제어 및 디코드 회로(220)의 기능은 레지스터 회로(210)내의 다양한 레지스터에 대해 제어 및 어드레싱 회로를 제공하는 것이다.

인터럽트 논리(230)는 변환 시퀀스의 결론에 따라 인터럽트 신호를 호스트 CPU에 야기시킨다(인에이블되면). 인터럽트 논리(230)는 신호 통로(221)를 통해 레지스터 회로(210)로부터 제어 신호를 수신하고 라인(242)을 통해 큐 제어 및 CCW어드레싱 회로(240)로부터 EOQ신호를 수신한다. 상기 인터럽트 논리는 신호 통로(231)를 통해 버스 인터페이스 유닛(70)에 또한 결합된다.

큐 제어 및 CCW 어드레싱 회로(240)는 CCW 어드레싱 및 샘플링 및 변환 동작의 스타트를 제어해야 한다. 큐 제어 및 CCW 어드레싱 회로(240)는 라인(206)을 통해 트리거 선택 및 우선 순위 회로(200)로부터, 라인(214)을 통해 레지스터 회로(210)로부터, 라인(256)을 통해 ADC 변환 제어 회로(254)로부터 제어 신호를 수신한다. 상기 큐 제어 및 CCW 어드레싱 회로는 라인(242)을 통하여 트리거 선택 및 우선 순위 회로(200)에, 레지스터 회로(210)에, 인터럽트 논리 회로(230)에 제어신호를 야기시킨다. 상기 큐 제어 및 CCW 어드레싱 회로는 라인(244)을 통하여 어드레스 디코드 회로(66)에, 라인(258)을 통하여 ADC 변환 제어 회로(254)에, 라인(251)을 통하여 ADC 샘플 제어(252)에 제어신호를 야기시킨다.

ADC 샘플 제어(252)는 샘플링을 시작하기 위한 샘플 타이머(46)를 통해 S/H회로(40 및 42, 제2도 참조)에 이를 알려야 한다. 상기 ADC 샘플 제어는 샘플링이 완결될시에 이를 ADC 변환 제어(254)에 알려야 한다. ADC 샘플 제어(252)는 라인(262)을 통해 샘플 타이머(46)로부터, 라인(251)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터, 라인(253, 입력 샘플 시간) 및 라인(255, 재-샘플 억제)을 통해 CCW표로부터 제어 신호를 수신한다. 상기 ADC 샘플 제어는 라인(261)을 통해 샘플 타이머(46)에, ADC 변환 제어(254)에 제어 신호를 야기시킨다.

ADC 변환 제어(254)는 SAR(58)에 의해 변환 동작을 개시하고 상기 변환 동작의 결론에 따라 큐 제어 및 CCW 어드레싱 회로(240)에 알려야 한다. ADC 변환 제어(254)는 ADC 샘플 제어(252)로부터 제어 신호를 수신한다. 상기 ADC 변환 제어는 라인(258)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터 제어신호를 또한 수신하고 라인(257)을 통해 상기 제어 신호를 SAR(58)에 야기시킨다.

제3도에 도시된 바와같이, 디코드된 CCW에 응답하여, REF 제어 신호는 라인(263)을 통해 REF, MUX(26)에 전송될 수도 있고, CHAN 제어 신호는 라인(264)을 통해 CHAN, MUX(28)에 전송될 수도 있다.

변환 동작의 결론에 따라, 디지탈 값이 라인(265)을 통해 SAR(58)로부터 전송되고 결과 표(65)에 기억된다.

인터모듈 버스(IMB) 인터페이스

제4도는 본 발명의 A/D 변환기 모듈의 인터모듈 버스(IMB) 신호를 규정하는 표이다.

관력 제어 및 핸드 쉐이크 라인을 따라, 어드레스 버스 IADDR 및 데이타 버스 IDATA는 IMB(72)와 QADC 모듈(1)간에 데이타를 이송시키기 위해 사용된다.

리셋 신호 IMSTRSTB는 특정 레지스터 비트를 불이행 상태로 초기화한다. 상기 불이행 상태는 이하의 레지스터 설명에서 설명된다. 마스터 리셋 신호 IMSTRSTB 및 시스템 리셋 신호 ISYSRSTB는 BIU(버스 인터페이스 유닛) 상태 머신을 리셋하기 위해 사용된다.

ISIZ 및 IADDR은 데이타(바이트 또는 워드)의 크기를 결정하기 위해 사용된다. QADC 모듈(1)은 테스트 모드에서만 억세스 가능한 특정 비트를 가지며, ITSTMODB 라인이 테스트 모드 동작을 위해 사용된다.

어드레스 맵

제5도는 제어 레지스터, 변환 명령 워드 표 및, A/D 변환기 모듈의 변환 결과 표에 대한 어드레스 맵(일반적으로 참조 수자 75).

QADC 모듈(1)은 제5도에 도시된 바와같이, 512바이트 또는 256 워드의 어드레스 스페이스를 사용한다. 실제로 수행된 워드중에서, 9워드가 제어, 상태 및, 포트 레지스터이며(일반적으로 참조 수자 80으로 도시됨), 32워드가 변환 명령워드이고(일반적으로 참조 수자 81로 도시됨), 32워드가 결과 표의 각각의 데이타 포맷형에 대해 사용된다(각기, 참조 수자 83, 85 및 89로 도시됨), 잔여 워드가 가능한 또다른 확장을 위해 보존된다.

어드레스 맵(75)의 제1블럭(80)이 제어, 상태 및 포트 정보에 대해 사용된 9워드를 포함한다. 상기는 호스트 데이타 처리 시스템(도시되지 않음)가 희망 구성 및 모드의 동작으로 QADC 모듈(1)을 준비 동작에 들어가게 한다. 또한 포함된 것은 상기 호스트 시스템이 인터럽트를 식별하고 QADC 모듈(1)의 변환 동작에 관한 다른 정보를 결정하기 위해 판독될 수도 있는 상태 비트이다. 상기 레지스터의 내용이 제6도에 다소간 보다 상세히 도시되었다.

상기 어드레스 맵(75)의 그다음 블럭(81)이 변환 명령워드 표이다. 현 실시예에서, 희망 A/D 변환 시퀀스를 홀드하기 위해 32워드까지 존재하나, 상기는 선택적으로 증가 또는 감소된다. 변환 명령 워드(CCW)는 4개의 필드 8 수행 비트와 선택 제어 필드의 8비트를 가진 16비트 워드이다.

CCW(82)의 내용이 제7도에서 설명되었다. 각각의 CCW는 채널 수(CHAN), 입력 샘플 시간(IST), 기준 쌍(REF)을 가진 변환기를 제공하고 변환기가 입력 샘플을 취하게 하고 그것을 아나로그 값으로 변환시키고 그 결과를 결과 레지스터 표의 대응 워드에 더한다. 상기 CCW는 필드 RSI(재생플 억제)를 또한 포함한다. 덧붙여 상기 CCW는, 변환기 전환을 규정하기 위한 필드와 데이타 결과 정렬을 나타내기 위한 필드와 같이, 만약 원한다면 하나 이상의 선택 제어 필드를 포함할 수도 있다. 상기 CCW의 필드와 그 기능을 이하“변환 명령 워드”란 작은 표제에 보다 상세히 설명된다.

상기 결과 레지스터는 변환 결과 표(83, 85 및 89)로서 도시된 어드레스 범위에서 판독될 수 있다. 실제로 단일 결과 레지스터 표가 존재하나 이하“A/D 결과 데이타 포맷 선택”이라 명명된 부분에서 설명된 바와같이 그것을 판독하는데는 3가지 상이한 방식이 있다.

따라서, 상기 어드레스 맵(75)의 3가지 장소에 나타나는 하나의 32-워드 변환 결과 표가 존재한다. 제1블럭(83)은 오른편 자리맞춤(비부호화된) 포맷으로 결과 데이타를 나타내며, 제2블럭(85)은 왼편 자리맞춤(부호화된) 포맷이고, 제3블럭(89)은 왼편 자리맞춤(비부호화된) 결과이다.

제어 레지스터, 상태 레지스터, 포트 레지스터 및, CCW에 대한 상세가 이하 제공된다. 판독은 반전된 레지스터 장소 또는 비사용된 비트 리턴“0”의 억세스이고 반전되고 비사용된 스페이스에 대한 기록은 QADC 동작에 아무런 영향도 미치지 못한다.

변환 명령 워드 표

제8도는 변환 명령 워드가 변환 결과 표에 기억되는 결과 워드를 생성하기 위해 어떻게 사용되는지를 도시한 개념도이다.

QADC 모듈(1)의 소프트웨어 제어의 중심 요소가 변환 명령 워드 표이다. 양호한 실시예에서, 응용에 따라, 다수의 상이한 트리거 모드 및 유효한 주사 속도로 동작될 수 있는 2개의 큐가 상기 표에 존재한다. 이 분야의 기술에 숙련된 자는 2개 이상 또는 이하의 큐가 사용될 수도 있음을 알 수 있을 것이다.

QADC에 2개의 큐가 포함되는 2가지 이유가 있다. 한 이유는 아나로그 입력 채널을 자동으로 주사하는 2가지 상이한 경우가 존재한다는 것이다. 그중 한 경우는 모든 또는 어떤 아나로그 입력 핀으로부터 한 샘플을 얻는 것이다.

다른 경우는, 호스트 시스템 소프트웨어가 보다 정밀한 값을 계산하기 위해 평활화 알고리즘을 사용할 수 있도록, 빠른 연속으로 한 채널의 다수의 샘플을 자동으로 취하는 것이다.

상기 양 경우에, 그 결과를 표에 더하는 자동 주사는 호스트 시스템 소프트웨어가 각각의 변환, 대기, 결과를 얻음 및, 그것을 세이브함을 개시하도록 세이브된다. CCW표 아키텍쳐는 호스트 시스템 소프트웨어가 방법이나, 또는 조합까지도 사용을 허용하는데; 예를들어, 16 결과가 각각의 4개의 채널의 4개의 샘플에 대해 사용될 수 있다.

2개의 CCW 큐를 제공하는 또다른 이유는 2가지 상이한 동작 모드가 동시에 사용될 수 있다는 점이다. 보통, 어떤 채널의 아나로그 입력은, 상기 입력이 급속히 변화하는 값을 갖는데 반해 다른 채널의 아나로그 입력은, 온도 강하, 바테리 전압 및 작동자 입력과 같이, 비교적 천천히 변하기 때문에, 종종 변환될 필요가 있다.

양호한 실시예에서, 큐(1)은 통상 빈번히 발생하거나 또는 시간-임계 변환 시퀀스에 대해 사용된다. 큐(2)는 통상 비교적 이따금 있거나 또는 비-시간-임계 변환 시퀀스에 대해 사용된다. 변환 시퀀스가 큐(1)에 개시될시에, 큐(2)에서의 진행의 임의의 변환이 중지된다. 큐(1) 변환 시퀀스가 종료되면, 상기 중지된 큐(2) 변환 시퀀스가 상기 시퀀스의 최상위 위치에서 재시작된다.

호스트 시스템 소프트웨어는 변환 결과 표가 어느 표로부터 새롭게 변환된 디지탈 값으로 채워진 직후에 발생하는 인터럽트를 수용할 수 있다. 상기 인터럽트는 새롭게 변환된 값이 새롭게 될시에 상기 호스트 시스템 소프트웨어가 상기 새롭게 변환된 값을 분석하는 것을 허용한다.

상기 호스트 시스템 소프트웨어는 A/D 변환 시퀀스를 개시하며, 각각의 A/D 변환을 개시하고 각각의 결과를 호스트 시스템 RAM으로 이동시키는 의무가 경감된다. 따라서, QADC 모듈(1)은 A/D 변환기 시스템을 가동시키는 오버 헤드를 병합한다. 호스트 시스템 소프트웨어만이 초기에 QADC를 프로그램시키고 그후에 진행 결과를 분석할 필요가 있다.

이하 부분은 상기 CCW 큐의 기본동작과 상기 CCW 큐를 사용하는 다양한 모드를 설명한다.

변환 큐 동작

변환 시퀀스에 대해 QADC 모듈(1)을 준비하기 위해, 호스트 시스템 소프트웨어는 희망 변환 시퀀스를 설정하기 위해 변환 명령 워드의 표(제5도의 참조 수자 81 및 제8도의 참조 수자 62)를 채운다. 호스트 시스템 소프트웨어는 제어 레지스터(1 및 2)에서 변환 시퀀스를 개시하기 위해 임계를 설정한다. 다른 레지스터, 예를들어, 모듈 구성 레지스터, 인터럽트 레지스터 및, 제어 레지스터 0가 또한 초기화를 필요로 한다.

상기 시퀀스는 호스트 시스템 소프트웨어 명령, QADC 모듈 주기 타이머 간격의 시간의 경과, 외부 트리거 신호 또는, 앞선 변환 시퀀스(즉, 연속한 모드)의 종료에 의해 개시(트리거)될 수도 있다. 어느 방법에 의해 변환 시퀀스가 개시되더라고, 상기 변환은 동일한 방법으로 진행된다.

상기 CCW 표 및 모든 제어 레지스터가 개시된 후에, 상기 QADC는 어느 큐에 대한 트리거 상태에 대해 준비가 되어 있다. 트리거되면, A/D 변환기는 상기 트리거된 큐로부터 제1CCW를 얻고 그것을 실행한다. 제8도를 참조하자.

변환의 제1부분은 샘플 위상이다. 일단 샘플화된 아나로그 레벨이 변환기로 이송되면, 샘플-및-홀드 회로는 그다음 채널의 샘플링을 계속한다.

상기 CCW는 샘플 시간이 불이행 시간인지 또는 변경 시간인지를 규정한다. 변환 시퀀스의 제1샘플에 대해, 상기 불이행 시간은 규정된 수의 변환 클럭 싸이클이다. 모든 후속 샘플에 대해 상기 불이행 샘플 시간은 변환 시간이다. 더 늦은 샘플 시간이 고 임피던스 소스 또는 규정 지연 간격을 위해 필요할시에, 변경 샘플 시간이 상기 불이행 샘플 시간 대신에 선택된다.

각각의 아나로그-디지탈 변환이 종료되면, 그 결과가 변환 결과 표의 대응하는 위치에 기록된다. 그후에 상기 변환기는 큐로부터 그 다음의 CCW를 얻고 상기 변환을 계속한다.

3개중 한개의 엔드-오드-큐(EOQ) 지시가 검출될때까지 QADC는 상기 큐의 각각의 CCW를 실행한다. 한 EOQ 상태가 양호한 실시예에서 32 위치인 큐 RAM 스페이스의 물리적 끝에 이른다. BQ2 포인터에 도달되면, 제2 EOQ 상태는 큐1과 큐2간의 RAM의 분할을 지시한다. 상기 방법은 큐1의 끝을 지시하기 위해서만 인가된다. 제3지시는 정상 채널 선택 대신에 EOQ 코드를 가진 CCW이다. 인에이블되면, 큐 변환 시퀀스 종료 인터럽트가 호스트 시스템 소프트웨어에서 유래된다.

프리스케일러

QADC 모듈은 변환을 위한 시간축으로의 IMB 시스템 클럭 신호를 사용한다. A/D 변환은 상당히 협소한 범위의 클럭 신호를 필요로 하고 IMB 클럭“I 클럭”은 응용에 공통으로 폭넓게 가변한다. 프리스케일러(50, 제2도)는 A/D 변환 클럭을 폭넓은 범위의 시스템 클럭 주파수를 가진 규정은 범위내에 있도록 하는 절대값-프로그램 가능한 분배기이다. 상기 프리스케일러는 가장 빠른 A/D 변환 시간의 우수 배율인 시스템 클럭 주파수를 선택하므로 A/D 변환기 시간을 최적화하기 위해 사용될 수 있다.

주기적인 타이머

아나로그 채널 또는 아나로그 채널의 그룹의 변환 시퀀스를 시작하기 위해 주기적인 프로세서 인터럽트를 사용하는 것이 종래의 A/D 변환 시스템에서 공지되었다. 상기 변환이 진행중인 동안, 상기 프로세서는 다른 작업을 실행하려고 하거나 또는 종료를 위해 A/D 변환을 기대한다. 많은 실-시간 응용에서, 상기 소프트웨어 의무는 상기 시스템의 실행을 받아들일 수 없게 꽉 채운다. 이상적으로, 프로세서 필요성은 변환된 결과가 A/D 변환기 모듈에서 유용할시에만 초래된다

따라서, QADC는 인에이블될시에, A/D 변환 시퀀스를 자동으로 개시하는 전용의 주기적인 간격 타이머(48, 제2도)를 포함한다. 큐(2)는 주기적인 간격 모드에서 동작하도록 프로그램될 수 있다. 호스트 시스템 소프트웨어는 주기적인 모드를 선택하고 제어 레지스터(2)를 통해 시간 간격을 결정한다. 전형적으로, 상기 호스트 시스템 소프트웨어는 대응 종료 인터럽트를 또한 인에이블할 것이다. 상기 인터럽트는 새로운 아나로그 변환 결과가 유용함을 호스트 시스템 소프트웨어에 알린다.

동작시, 타이머 간격이 경과하면, 큐 실행이 개시된다. 일단 시작되면, 변환은 다수의 채널에 자동으로 반복적으로 발생할 수 있으며, 인에이블되면, 각각의 변환의 결과를 얻는 상기 호스트 시스템 소프트웨어의 의무가 경감하고 그다음 변환을 개시한다.

종종 한 큐가 주기적인 모드로 구성되고 다른 큐는 다른 동작 모드중 한 모드를 시작한다. 낮은 우선 순위 주사에 대해, 주기적인 모드는 연속적인 모드보다 다소간 낮은 전력을 사용한다.

주기적인 아나로그 변환은 하드웨어 변환이 이제 막 끝났다는 통지를 포함하므로 호스트 시스템 소프트웨어가 상기 하드웨어 변환과 동기화되는 것을 허용한다. 상기는 그 결과를 판독하고 그 값이 한 시퀀스에서 모두 판독된다는 것을 알리기 위해 그다음 주기까지 소프트웨어 시간을 제공하는데 반해, 연속한 주사 모드는 2채널의 샘플이 동일한 주사동안 취해진 연속한 데이타이라고 상기 소프트웨어가 결말짓는 것을 허용하지 않는다.

외부 트리거

상기 시스템의 다른 곳에서 발생한 외부 시스템에 아나로그 채널의 샘플링을 동기화할 필요가 있는 응용이 존재한다. 상기 외부 사건은 외부 타이머 또는 시스템 사건, 예를들어, 이동 장치의 인덱스 위치와 같은 물리적 상태와 관련될 수 있다.

종래 기술의 마이크로 제어기에서, 소프트웨어는 변환을 시작하기 위해 정확한 시간을 결정해야 하고 그후에 정확한 시간에 변환을 시작해야 하나, 시스템 대기 시간(예를들어, 인터럽트, 롱 인터럽트)으로 인해, 정확히 스타팅 시간을 예측하는 것이 어려울 수도 있다. 종래 기술의 마이크로-제어기에 관해서는, 상기 소프트웨어가 변환을 동기화하기 위해 외부 인터럽트를 사용하는 것이 또한 공지되었다. 그러나, 가변 인터럽트 응답 시간에 대해, 변환은 외부 신호 또는 사건에 관하여 부정확하게 시작한다. 많은 응용에서, 샘플은 정확한 시간에 취해져야 한다.

외부 하드웨어 신호는 상기 변환을 시작하기 위해 소프트웨어 타이밍 에러와 무관한 직접 통로를 허용한다. 본 발명은 변환 시작의 소프트웨어 개시를 신뢰하지는 않으나 변환을 시작하기 위해 QADC가 일부일 수도 있는 마이크로-제어기 외부로부터 오는 신호 또는 사건을 허용한다. 본 발명에서와 같이, 오토메이션화된 큐 또는 변환 시퀀스에 의해 수행될시에, 외부 트리거는 A/D 변환기가 마이크로-제어기 또는 다른곳에 위치된 호스트 CPU와 무관한 아나로그 데이타를 모으는 것을 허용한다.

단일 변환을 개시하기 위해 외부 트리거를 사용하는 것이 독립형 A/D 변환기에서 공지되었다. 그러나, 본 발명은 외부 트리거 신호 또는 사건이 변환 시퀀스를 반복적으로 개시하는 것을 허용한다.

A/D 변환기가 상기 변환기의 현 세트의 변환이 종료되고 외부 트리거가 가정될시에 그 다음의 외부 변환이 인에이블될 수도 있다. 대안으로, 상기 외부 스타트 기능의 수행이 위와 같이 규정되면, 상기 변환은 변환 시퀀스동안 외부 트리거 신호의 가정시 즉시 재시작될 수도 있다.

QADC 모듈은 외부 트리거 입력 핀이 큐(1) 및 큐(2)의 변환 시퀀스를 개시하는 것을 허용한다.

일반적인 관습은 엔진과 같이 고속 장치의 운전시 엄밀한 지점에서 아나로그 샘플을 취하는 것이다. 외부 트리거에 응답하여 변환을 개시할 수 있는 능력은, 변환이 엔진 위치에 일치될 수 있기 때문에, 자동차 제어 설비에 매우 유용하다. 호스트 시스템 소프트웨어 인터럽트 응답 시간이 변하기 때문에, A/D 변환의 호스트 시스템 소프트웨어 개시를 위한 시간은 존재치 않는다. 외부 트리거 신호의 소스가 타이머 채널의 출력일 수도 있다. 상기 외부 트리거 신호의 양극성은 프로그램 가능하며, 따라서 호스트 시스템 소프트웨어는 시퀀스를 개시하기 위해 부상 또는 하강 에지를 선택할 수 있다.

큐의 사용은 다른 모드와 같이 외부 트리거 모드에서는 동일하다. 상기 트리거 신호는 주기적인 모드에서와 같이 간격 타이머보다 시퀀스를 단순히 개시한다. 앤드 오브 큐 지시중 하나가 조우될때까지 각각의 CCW가 획득되고 지시된 변환이 수행된다. 상기 시퀀스가 종료될시에, 인에이블되면, 종료 인터럽트가 유래되고 큐는 외부 트리거 핀의 그다음 에지를 기다린다.

연속적인 판단

양호한 실시예에서, 큐1의 연속적인 주사가 큐2의 동작을 방해할 것이기 때문에, 큐2만이 연속적으로 동작하도록 구성될 수 있다. 최종 어드레스 또는 최종-명령 지시가 큐2에서 조우될때, 상기 시퀀스는 큐2에서 최상부 CCW을 상대로 시작된다. 상기 연속적인 모드는 상기 연속적인 모드는 자동으로 갱신된 변환 결과 표를 유지한다. 호스트 시스템 소프트웨어는 상기 변환 결과 표를 항상 판독할 수 있고 그 값이 양 큐에 대한 주사 시간보다 더 오래되지는 않았다. 종료 인터럽트는 상기 큐에 걸쳐 각각의 싸이클의 종료의 호스트 시스템 소프트웨어를 인식하도록 인에이블될 수도 있다.

소프트웨어 개시 변환

상기 방법은 자동으로 변환을 개시하기 위한 도시된 3가지 방식을 갖는데: 주기적으로와, 외부 트리거 자극에 의해 및, 연속적으로의 3가지 방식으로 변환을 개시한다. 다른 상황을 커버하기 위해, 상기 호스트 시스템 소프트웨어는 변환 시퀀스를 또한 개시할 수 있다. 제어 레지스터(1 또는 2)의 모드 워드 MQ1 또는 MQ2에서 특정 비트 패턴은 최상부 CCW에서 각각의 큐를 각기 시작한다. 앤드 오브 큐 상태가 발견될때까지, QADC는 상기 큐에서 변환을 자동으로 수행한다. 그후에 변환이 중지되고 모드 필드(MQ1 또는 MQ2)를 디스에이블된 상태에 리셋시킨다. 그 다음의 변환 시퀀스는 새로운 호스트 시스템 소프트웨어 제어 워드에 의해 트리거된다. 상기 모드는 CCW 큐를 통해 일회-발사 주사를 제공한다.

외부 다중화 입력

QADC로의 아나로그 입력의 수가 외부로 다중화된 모드로 확장될 수도 있다. 자동 주사 큐의 전체 적응성이 외부로 다중화된 채널에 유용하다. 3개의 아나로그 채널(MA0 내지 MA2, 제1도)는 어드레스 비트 출력으로서 작용하도록 재규정되고 3개의 입력 핀(AN_X, AN_Y및 AN_Z)가 각각의 8개의 입력 채널을 나타내도록 확장된다. 상기는 전체 24 확장 채널에 대해 전체 3 확장 멀티플렉서를 허용한다. 모토로라 인코포레이티드로부터 입수 가능한 MC14051, MC14052, MC74HC4051 및, MC74HC4052와 같은 상업적으로 입수 가능한 아나로그 멀티플렉서가 사용될 수도 있다.

제1도는 상기 방식으로 채널의 수를 외부로 확장하는 예를 제공한다. 양호한 실시예는 0, 1, 2 또는 3 외부 MUX's에 대해 사용될 수도 있다.

제9도는 CCW의 5-비트 CHAN 필드가 0, 1, 2 또는 3 외부 멀티플렉서 IC's에 대해 다양한 I/O 핀의 기능을 어떻게 명확히 하는가를 설명하는 표이다.

예를들어, 00과 동일한 제어 레지스터 0의 MUX 필드(즉, 하나의 외부 MUX도 가지지 않은)에 대해, CHAN 필드 = 10000이 아나로그 입력 핀 AN16을 나타낸다.

이제 제1도를 참조하면, 01과 동일한 MUX필드에 대해, MUX(10)내의 입력중 한 입력(AN16, AN18, AN20, AN22, AN24, AN26, AN28 또는 AN30)이 선택되고 적합한 CHAN 필드 값 1XXX0에 의해 핀 AN에 결합된다. 예를들어, CHAN 필드 10010은 입력 AN18등을 선택한다.

10과 동일한 MUX필드(즉, 2개의 MUX's)에 대해, MUX(10)으로의 적합한 입력이 선택되고 직전에 언급된 바와같이 적합한 CHAN 필드 값 1XXX0에 의해 핀 AN에 결합되고, 덧붙여, MUX(12)내의 입력중 한 입력(AN17, AN19, AN21, AN23, AN25, AN27, AN29 또는 AN31)이 선택되고 적합한 CHAN 필드 값 1XXX1에 의해 핀 AN_Y에 결합된다. 예를들어, CHAN 필드 10001가 입력 AN17을 선택하고 ; CHAN 필드 10011는 입력 AN19 등을 선택한다.

11과 동일한 MUX필드(즉, 3개의 외부 MUX's)에 대해, MUX's(10 및 12)으로의 적합한 입력이 선택하고 직전에 언급된 바와같이, 핀 AN_X및 AN_Y에 각기 결합되고, 덧붙여, MUX(14)내의 입력중 한 입력(AN8, AN9, AN10, AN11, AN12, AN13, AN14 또는 AN15)이 선택되고 적합한 CHAN 필드 값 01XXX에 의해 핀 AN_Z에 결합된다. 예를들어, CHAN 필드 01000는 입력 AN8을 선택하고; CHAN 필드 01001는 입력 AN9등을 선택한다.

모든 외부 멀티플렉서 모드에 대해, 3개의 내부적으로 다중화된 핀(AN18, AN20 및 AN22)이 각기 멀티플렉서 어드레스 출력(MA0, MA1 및 MA2)가 된다.

제9도는 3개의 외부 멀티플렉서가 사용되거나, 2개의 외부 멀티플렉서가 사용되거나, 1개의 외부 멀티플렉서가 사용되거나 또는, 아무런 외부 멀티플렉서도 사용되지 않을때 I/O핀의 사용이 변함을 도시한다. CCW's의 호스트 시스템 소프트웨어에 의해 사용된 채널 수도 역시 상이한 멀티플렉싱 모드로 변한다. 이 분야의 기술에 숙련된 사람은 본원에 기술된 외부 MUX's를 샘플링하는 방법이 보다 적은 또는 보다 많은 아나로그 입력 핀을 가진 MUX's에 대해 사용될 수도 있고 MUX's의 수가 변할 수도 있음을 알 수 있을 것이다.

제10도는, QADC 모듈(1)에 할당된 I/O핀의 수의 형태로, 가능한 다양한 수행을 위한 상이한 수의 외부 멀티플렉서 칩에 대해 유용한 아나로그 채널의 수를 도시하는 표이다. 예를들어, 18-핀 변형에 있어서, 총 14개의 아나로그 채널은 아무런 외부 MUX칩도 갖지 않을시에 유용하고; 18개의 아나로그 채널은 하나의 외부 MUX 칩에 대해 유용하고; 25개의 아나로그 채널은 2개의 외부 MUX칩등에 대해 유용하다.

동시 샘플링

동시 샘플링은 상이하거나 또는 다른 특수한 신호쌍을 수신하고 변환시키기 위해 사용될 수도 있다. QADC는 동시에 샘플화될 CCW의 CHAN 필드의 최하위 비트를 무시하므로 식별된 2개의 인접한 아나로그 입력 채널을 허용한다. 2개의 인접한 아나로그 채널은 항상 동시에 샘플화되나, 오직 한 채널만은 각각의 CCW에 대해 변환된다. 제2채널로부터 동시의 아나로그의 샘플을 변환하기 위하여, 상기 CCW는 그 다음의 CCW의 재샘플링을 억제한다.

입력 샘플 시간

상기 샘플 시간은 호스트 시스템 소프트웨어 제어를 통하여 변경될 수도 있다. 따라서 상이한 아나로그 신호원 임피던스가 사용될 수도 있다. 보다 큰 신호원 임피던스를 허용하는 것은 외부 증폭기의 비용을 삭제시킬 수 있다. 상기 비용-저감은 보다 긴 샘플 시간이다.

호스트 시스템 소프트웨어 선택에 의해, 시스템 클럭 및 프리스케일러 출력(상기 시스템 클럭을 기준으로 한)이 시간축으로서 사용된다(온-칩 RC발진기가 시간축으로서 또한 사용될 수도 있다.) 한 입력 샘플 시간은 최소한의 부족이고 다른 샘플 시간은 호스트 시스템 소프트웨어에 의해 프로그램된다. 상기 부족 샘플 시간은 시퀀스의 제1변환에 대한 지정된 수의 클럭 싸이클이고 변환 큐의 후속 채널에 대한 A/D변환 시간이다. 상기 부족 샘플 시간이 너무 빠르면, 호스트 시스템 소프트웨어가 더 긴 샘플 시간을 지정할 수 있고, 상기 샘플 시간은 양호한 실시예에서 128 QADC 클럭 싸이클까지에 대해서도 프로그램 가능하다.

대안의 기준 입력

A/D변환에 대해 2세트의 기준 핀이 존재한다. 각각의 아나로그 채널은 1차 또는 대안쌍의 기준 전압과 관련될 수도 있다. 1차 기준 핀은 V_RHO및 V_RLO이고, 대안 기준 핀은 V_RH1및 V_RL1이다. 상기 대안 기준 핀은, 기준으로서 필요로 하지 않을시에는, 입력 채널일 수도 있거나, 또는 상기 핀은 기준 레벨을 비교 또는 측정하기 위해 변환될 수도 있다. 상기 기준 핀은 어떤 수행시 공급 핀으로부터 분리될 수도 있거나 또는 다른 수행시 상기 공급 핀과 공유될 수도 있다.

A/D 결과 데이타 포맷 옵션

제11도는 변환 결과 표에 기억된 결과 워드의 데이타 포맷 옵션을 도시한다. QADC(1)는 각각의 결과 워드에 대해 어쨌든 적어도 3개의 데이타 포맷 옵션으로 판독 가능한 변환 결과 레지스터의 표를 포함한다.

한 옵션은 16-비트 워드에서 오른편 자리맞춤 10-비트 결과를 가지며, 더 큰 순서의 비사용 비트에서는 0을 갖는다. 또다른 선택은 더 낮은 순서의 비사용 비트에서 제로를 가진 왼편 자리맞춤 결과이다. 제3의 옵션은 반전된 최상위 비트와 비사용된 더 낮은 순서의 비트가 제로를 가진 왼편 자리맞춤 결과이다. 상기 제3옵션은 디지탈 신호 처리 응용에 사용할 수 있는“반-비율 오프셋 2진수 2의 보수(half-scale, offset binary, two's complement)”데이타 포맷에 대응한다. 본원에서 설명된 실시예에서 수행되지 않은 또다른 선택은 오른편 자리맞춤 신호화 확장 포맷(신호에 따라 0's 또는 1's을 리드하는)이 제공될 수도 있다.

변환 결과 레지스터는 10비트 폭이다. 본 실시예에서 각각의 16-비트 워드의 잔여 6비트가 수행되지 않는다. 호스트 시스템 소프트웨어 판독 동작동안 상기 결과 데이타 포맷팅이 생성되는데, 이는 상기 결과가 판독되는 어드레스 범위가 희망 데이타 포맷을 선택하기 위해 사용되기 때문이다. 제21도 및 제22도와 다양한 데이타 포맷 옵션과 관련한 또다른 정보에 대해 이하 결과 워드 포맷 옵션이란 제목을 부착한 설명을 참조하라. 판독-변경-기록-지시형 비트 조작을 포함하는 기록 동작은 실 16-비트 값을 억세스하지 않는다. 왜냐하면, 10-비트 결과가 10비트 레지스터 또는 메모리 워드에 기억되고, 6비트는 세이브되어, 집적 회로의 실리콘 영역을 감소시키기 때문이다.

레지스터 설명

본 부분은 호스트 시스템 소프트웨어가 QADC에 제공하여 상기 QADC로부터 획득되는 제어, 상태, 디지탈 포트 및 CCW 정보의 상세한 포맷을 논의한다. 4가지 형태의 워드 포맷이 후속 소부분에서 논의된다. 첫째는 호스트 시스템 소프트웨어가 QADC 모듈을 구성 및 초기화하기 위해 제공되는 제어 워드이다. 둘째는 디지탈 데이타 포트이다. 셋째는 호스트 시스템 소프트웨어가 인터럽트 플래그를 포함하는 상기 QADC의 현 동작을 결정하기 위해 판독하는 상태 워드이다. 마지막은 CCW 큐로부터 획득되는 각각의 A/D변환에 대한 변환 명령 워드이다.

모듈 구성 레지스터(MCR)

제12도는 A/D 변환기 모듈의 모듈 구성 레지스터의 포맷을 도시한다.

상기 모듈 구성 레지스터는 상기 호스트 시스템 소프트웨어로부터 상기 QADC로의 초기화 정보를 포함한다. 상기 정보는 통상 파워-업시 일단 셋업되고, 비록 필요할시에 변할 수도 있으나, 정상 동작동안 예비 모드 선택, 슈퍼 바이저 공간 선택 및, 인터럽트 조정이다.

STOP-스톱 모드(비트 위치 : 15)

기능 : 스톱 모드 선택(스톱 클럭, 파워 다운 아나로그 회로)

리셋 상태 : STOP = 0

상기 호스트 시스템 소프트웨어는 클럭 신호를 A/D 변환기로부터 분리시킬 수 있고 파워를 감소시키기 위해 아나로그 회로의 출력을 낮춘다. 세트되면, STOP비트는 프로그레스의 임의의 변환 시퀀스를 중지시킨다. 왜냐하면, 아나로그 회로로의 바이어스 전류가 턴-오프되며, QADC 모듈은 상기 STOP 비트를 클리어한 후에 상기 아나로그 회로를 안정화하기 위한 약간의 회복 시간을 필요로 한다.

FRZ-동결 인에이블(비트 위치 : 14)

기능 : 동결 인에이블(중지된 모듈 동작)

리셋 상태 : FRZ = 0

응용 오류 수정시, 대부분의 경우에는 중단점이 조우되면, QADC 모듈 중단을 갖는 것이 유용하다. FRZ = 1이고 IMB's IFREEZEB 신호가 가정되면, 현 변환이 중지되고, 큐는 서비스를 필요로 하는 제로 모드로 남게 된다. 상기 QADC 클럭이 스톱되며, 따라서 주기적 타이머도 역시 진행하지 못한다. 동결 모드동안 발생하는 임의의 외부 트리거 사건은 기록되지 않는다. 상기 IMB's IFREEZEB 신호가 부정되면 변환은 상기 큐의 상부에서 재차 시작한다. 동결 모드가 배출될시에, 결코 큐가 대기 서비스가 아니면, 모듈은 발생할 적합한 큐 트리거를 기다린다.

SUPV 슈퍼바이저 공간(비트 위치 : 7)

기능 : 슈퍼바이저 공간 선택

리셋 상태 : SUPV = 1

어떤 호스트 CPU's 및 소프트웨어 시스템은 임의의 소프트웨어 억세스 가능한 비제한된 공간 및, 시스템 소프트웨어(동작 시스템)에서만 억세스 가능한 슈퍼바이저 공간과 같은 2개의 어드레스 가능한 공간을 허용한다. 다른 호스트 CPU's는 상기 옵션을 포함하지 않아 상기 QADC의 유리한 위치에서 슈퍼바이저 모드에 항상 존재한다. 모듈 구성 레지스터, 테스트 레지스터 및, 인터럽트 레지스터와 같이 RAM레지스터 표(80, 제4도 및 제5도)의 제1의 3개의 레지스터 워드 장소가 상기 슈퍼바이저 공간에 항상 존재한다. 나머지 제어, 상태 및 포트 레지스터가 SUPV비트를 통해 프로그램 가능하다.

제13도는 QADC의 모듈 구성 레지스터의 SUPV비트의 사용을 설명한다. SUPV = 1일시에, 모든 QADC상태, 제어 및 포트 레지스터는 슈퍼바이저 모드에서만 억세스 가능하다. SUPV = 0 일시에, 상기 레지스터는 상기 슈퍼바이저 모드나 또는 비제한된 모드에서 억세스될 수도 있다. 상기 QADC가 슈퍼바이저/비제한된 모드를 유지하지 않는 호스트 CPU에 대해 사용될시에, 상기 SUPV비트의 사용은 중요치 않다.

IARB 인터럽트 중재 수(비트 위치 : 0 내지 3)

기능 : 인터럽트 중재 우선 순위 수를 한정한다.

리셋 상태 : IARB = 0001

상기 QADC 내에서, 인터럽트 레벨은 인터럽트 레지스터(제14도)를 통해 각각의 인터럽트 소스에 할당된다. 다수의 IMB 모듈이 각각의 인터럽트 레벨의 인터럽트를 요구할 수 있기 때문에, 상기 할당된 레벨내의 인터럽트의 우선 순위가 IARB 필드에 대해 설정된다.

일단 호스트 CPU가 특유의 레벨에서 인터럽트 요구를 처리하기 시작하면, 중재 싸이클은 상기 인터럽트가 상기 레벨을 요구할지를 결정한다. IARB의 0000 상태는 유효하지 않으며, 인터럽트 서비스에 대해 중재할 수 있는 15 IMB 모듈까지 중지된다. 최하위 우선 순위는 0001이고 최상위 우선 순위는 1111이다.

인터럽트 레벨 및 우선 순위(INL1 및 INL2 +IARB)를 설정하는 7 비트가 전체 시스템에 걸쳐 균일하다는 것을 보장하는 것이 초기화 호스트 시스템 소프트웨어의 의무이다. 성공적인 인터럽트 중재는 결코 2개의 인터럽트가 동일한 레벨 및 우선 순위를 중간 모듈 버스(IMB)에 사용되지 않게 하느냐에 좌우된다.

테스트 레지스터

상기 테스트 레지스터는 제조동안 사용되고, 정상 응용에 사용되도록 예정되지 않은 다양한 테스트 모드를 제어한다. 상기 테스트 레지스터는, 상기 IMB상의 ITSTMODB라인이 가정될시에, 테스트 모드에만 기록될 수 있다. 비-테스트 모드에서, 상기 테스트 레지스터만이 판독될 수 있으나, 기록에는 아무런 영향도 끼치지 않는다.

인터럽트 레지스터

중간 모듈 버스(IMB)는 인터럽트 요구를 완전히 식별하기 위해 3가지 일을 요구한다. 첫째, 상기 요구는 7레벨중 한 레벨이라고 가정되야 한다는 것이다. QADC 모듈이 2개의 분리 인터럽트 요구 소스를 갖기 때문에, 2개의 3비트 소프트웨어가 제공된 파라미터가 각각의 소스에 대해 상기 요구 레벨을 설정한다. 그후에, 상기 레벨내의 15개의 가능한 우선 순위중 한 우선 순위가 IMB상의 중재 프로세서에 의해 결정된다. 상기 QADC는 중재 우선 순위를 위해 모듈 구성 레지스터내의 4-비트를 포함한다. 셋째, 8-비트 벡터 수가 각각의 인터럽트 소스에 대한 소프트웨어 엔트리 포인트를 식별하기 위해 상기 IMB상에 제공된다.

제14도는 A/D 변환기 모듈의 인터럽트 레지스터의 포맷을 도시한다.

INL1-인터럽트 레벨 1(비트 위치 : 12 내지 14)

기능 : 큐 1 인터럽트 레벨을 확정함

리셋 상태 : INL1 = 000

3개의 비트가 7개의 인터럽트 레벨중 한 레벨에 큐 1 종료 인터럽트를 할당하기 위해 호스트 시스템 소프트웨어에 대해 사용된다. 상기 000 상태가 상기 인터럽트를 디스에이블한다. 레벨 001이 최하위 인터럽트 레벨이고, 레벨 111이 최상위 인터럽트 레벨이다. 상기 QADC는 상기 호스트 CPU에 대해 7개의 인터럽트 요구중 하나가 가정되는지를 결정하기 위해 레벨 수를 사용한다. 상기 호스트 CPU는, 보다 높은 레벨에서 다른 인터럽트가 존재하지 않을시에, 상기 한 인터럽트가 발생하는 것을 허용한다. 만약 각각의 인터럽트가 균일한 인터럽트 우선 순위로 할당된다면, 15개의 상이한 인터럽트까지도 상기 호스트 시스템 소프트웨어에 의해 특유의 인터럽트 레벨에 할당될 수 있다.

INL2-인터럽트 레벨 2(비트 위치 : 8 내지 10)

기능 : 큐 2 인터럽트 레벨을 확정함

리셋 상태 : INL2 = 000

3개의 비트는 7 인터럽트 레벨중 한 레벨에 큐 2 종료 인터럽트를 할당하기 위해 호스트 시스템 소프트웨어에 대해 사용된다. 상기 000 상태가 인터럽트를 디스에이블한다. 레벨 001이 최하위 우선 순위 인터럽트 레벨이고 레벨 111이 최상위 인터럽트 최상위 우선 순위 인터럽트 레벨이다. 상기 QADC는 상기 호스트 CPU에 대해 7개의 인터럽트 요구중 한 요구가 가정되는지를 결정하기 위해 레벨 수를 사용한다. 상기 호스트 CPU는 보다 높은 레벨에서 다른 인터럽트가 존재하지 않을시에 상기 한 인터럽트가 발생하는 것을 허용한다. 만약 각각의 인터럽트가 균일한 인터럽트 우선 순위로 할당된다면, 15개의 상이한 인터럽트까지도 상기 호스트 시스템에 의해 특유의 인터럽트 레벨에 할당될 수 있다.

INTV-인터럽트 벡터 수(비트 위치 : 0 내지 7)

기능 : 인터럽트 벡터를 측정

리셋 상태 : ＄OF

상기 인터럽트 벡터 수는 호스트 시스템 소프트웨어에 의해 설정된다. 상기 QADC는 각각의 CCW 큐에 대해 한개씩, 2개의 인터럽트 벡터를 사용한다. 그러므로, 호스트 시스템 소프트웨어는 QADC 인터럽트 레지스터내로 더 큰 순서의 7 비트의 인터럽트 벡터 수를 기록한다. 상기 QADC는 버스 IACK(인터럽트 인식) 싸이클동안 8 비트를 호스트 CPU에 역제공한다.

CCW 큐 1 종료로부터의 인터럽트가 2진수 XXXX XXX0의 인터럽트 벡터를 리턴하는데, 여기서 XXXX XXX가 INTV 필드이다. CCW 큐 2 종료로부터의 인터럽트는 상기 리턴된 벡터를 XXXX XXX1이 되게 한다. 상기 벡터 수가 메모리에서 식별되는데, 상기 호스트 CPU는 인터럽트 루틴을 위한 프로그램 카운터를 획득한다. 상기 인터럽트 벡터 수는 인터럽트 레벨 및 중재 우선 순위와 무관하다.

포트 데이타 레지스터

아나로그 입력, 외부 트리거 입력 또는, 외부 멀티플렉서 인터페이싱이 필요치 않은 모든 QADC 핀이 디지탈 포트 핀으로서 또한 사용될 수 있다. 이하 설명은 내부로 다중화된 모드로 동작하는 상기 모듈의 최고 핀-카운트 버젼에 관한 것이다. 이보다 적은 핀으로 수행되는 상기 버젼에 대해, 디지탈 포트의 전체 폭은 유용하지 않다.

제15도는 A/D 변환기 모듈의 8비트 포트 A 및 포트 B 데이타 레지스터의 포맷을 도시한다.

포트 A 데이타 레지스터(비트 위치 : 8 내지 15)

기능 : 입력/출력 데이타 레지스터

포트 A는 일반적 목적의 디지탈 입력 또는 출력 신호에 대해 사용될 수도 있는 양-방향성 8-비트 I/O 포트이다.

포트 B 데이타 레지스터(비트 위치 : 0 내지 7)

기능 : 입력 데이타 레지스터

포트 B는 일반적 목적의 디지탈 입력 신호에 대해 사용될 수도 있는 입력-전용 8-비트 디지탈 포트이다.

포트 데이타 방향성 레지스터

디지탈 I/O 포트와 관련된 상기 데이타 방향성 레지스터(DDR)은 각각의 양-방향성 핀이 입력 또는 출력이냐를 설정한다.

제16도는 A/D 변환기 모듈의 포트 A 데이타 방향성 레지스터의 포맷을 도시한다.

포트 A 데이타 방향성 레지스터(비트 위치 : 8 내지 15)

기능 : 입력 또는 출력으로서 포트 A 핀 기능을 설정

리셋 상태 : ＄00

최대 핀-카운트 구성에 있어서, 포트 A의 모든 8 비트는 양방향성이다. 각각의 핀과 관련된 상기 데이타 방향성 레지스터 비트는 상기 핀이 입력 또는 출력 신호를 다루느냐를 설정한다. 파워-업시, 상기 데이타 방향성 레지스터는 리셋되고 모든 포트 비트는 입력된다. 호스트 시스템 소프트웨어는 핀을 위한 상기 데이타 방향성 비트내에 2진수 1을 기록하므로 유도된 출력 신호를 상기 핀이 선택하게 한다. 상기 DDR이 출력되어질 핀을 설정하면, 포트 A 데이타 레지스터의 호스트 시스템 소프트웨어 판독은, 판독-변경-기록 지시를 허용하기 위해, 실제 핀을 판독하는 것이 아니라 출력 포트 데이타 레지스터의 상태를 획득한다.

제어 레지스터 0

제17도는 A/D 변환기 모듈의 제어 레지스터 0의 포맷을 도시한다.

제어 레지스터 0는 CCW큐 중 단지 하나의 큐만을 포함하는 것이 아니라, 전체 변환기에 대한 초기화 정보를 포함한다. 상기 워드로 다소의 제어 필드는 CCW에 의해 참조된 파라미터를 설정한다.

MUX 외부 다중화 모드(비트 위치 : 14, 15)

기능 : 외부로 다중화된 채널 선택을 용이하게 함

리셋 상태 : 00

호스트 시스템 소프트웨어는 MUX 모드를 셋팅하므로 채널 수의 팽창을 용이하게 할 수 있다. MUX = 00일시에, 최대 16채널이 유용하다. MUX =01은 하나의 외부 멀티플렉서 칩에 대한 팽창을 용이하게 한다.

각각의 상기 외부 다중화 모드에 있어서, PA0, PA1 및 PA2 핀은 다중화된 어드레스 출력 핀 (MA0, MA1 및 MA2)이 되어, CCW의 5비트 CHAN 필드로부터 3개의 비트를 아웃-풋한다. PB1 핀은 다중화된 채널 아나로그 입력 핀 AN_X이 된다.

MUX = 10은 2개의 외부 멀티플렉서에 대한 팽창을 용이하게 한다. 상기 모드에서, PB2는 부가적인 다중화된 아나로그 입력 핀 AN_Y이 된다. 상기 AN_X핀은 16 내지 30 범위의 모든 우수 채널에 대해 사용된다. 이와 유사하게, 상기 AN_Y핀은 17 내지 31 범위의 모든 기수 채널에 작용한다. 상기 2개의 입력이 쌍으로서 작용할 수도 있어, 외부로 다중화된 채널에 유사한 샘플 기능을 확장한다.

MUX = 11는 3개의 외부 멀티플렉서에 대한 팽창을 용이하게 한다. 상기 모드에서, PB3는 부가적인 다중화된 채널 아나로그 입력 핀 AN_Z이 된다. 단지 10 내지 14 핀만이 전체 집적 회로상의 QADC 모듈에 할당될 수 있을시에 상기 모드가 주로 사용된다.

이하 표는 MUX 필드의 4가지 상태를 요약한다.

MUX = 00 외부로 다중화된 16개의 가능한 채널

MUX = 01 외부로 다중화된 (1 유닛) 20개의 가능한 채널

MUX = 10 외부로 다중화된 (2 유닛) 27개의 가능한 채널

MUX = 11 외부로 다중화된 (3 유닛) 27개의 가능한 채널 + 디지탈 포트 핀

IST1 입력 샘플 시간(비트 위치 : 8, 9)

기능 : CCW IST 비트 = 1에 대한 입력 샘플 시간을 선택

리셋 상태 : 00

더 큰 소스 임피던스에 연결된 채널에 대해, 더 긴 샘플 시간이 변환 정밀도를 보장하기 위해 요구됨. 다른 신호는 가능한 빨리 변환될 필요가 있음. 상기 CCW의 IST는 2개의 샘플 시간중 상기 변환에 적용할 수 있는 시간을 선택한다. 상기 CCW IST = 1 일시에, 제어 레지스터 0의 2개의 IST1 비트는 입력 샘플 시간을 설정한다.

IST1 = 00 입력 샘플 시간 = Tadcck × 16

IST1 = 01 입력 샘플 시간 = Tadcck × 32

IST1 = 10 입력 샘플 시간 = Tadcck × 64

IST1 = 11 입력 샘플 시간 = Tadcck × 128

PRES 프리스케일러(비트 위치 : 0 내지 4)

기능 : IMB 시스템 클럭을 QADC 동작 클럭비로 확정

리셋 상태 : 1111

상기 QADC 동작 클럭 시간(Tadcck)는 입력 샘플 시간, 변환 시간 및, 주기적인 타이머를 포함하는 모든 A/D 변환 기능에 대한 시간-축이다. 상기 프리-스케일링은 상기 IMB 시스템 클럭(I 클럭 신호)와 QADC 모듈의 Tadcck 내부 클럭간이다. 상기 프리스케일러는 프로그램된 호스트 시스템 소프트웨어이어야 하며 따라서, 상기 프리스케일러의 출력 주파수는 Tadcck 허용 한계내로 떨어진다.

상기 시스템 클럭(T 클럭) 주파수의 폭넓은 선택을 허용하기 위해, 상기 QADC 프리스케일러는 계수-프로그램 가능하다. 클럭 대칭을 보장하기 위해 2 분할 스테이지 다음에 위치된 4-비트 계수 프리스케일러는, 이하 표에 도시된 바와같이, 우수 정수 증가로 2에서 30까지 만큼 상기 시스템 클럭 주기를 배가시킨다.

동작 클럭 시간

PRES = 0000 QADC 클럭 시간(Tadcck) = T 클럭 × 2

PRES = 0001 QADC 클럭 시간(Tadcck) = T 클럭 × 4

PRES = 0010 QADC 클럭 시간(Tadcck) = T 클럭 × 6

PRES = 0011 QADC 클럭 시간(Tadcck) = T 클럭 × 8

PRES = 0100 QADC 클럭 시간(Tadcck) = T 클럭 × 10 내지

PRES = 1101 QADC 클럭 시간(Tadcck) = T 클럭 × 28

PRES = 1110 QADC 클럭 시간(Tadcck) = T 클럭 × 30

PRES = 1111 QADC 클럭 시간(Tadcck) = T 클럭 × 32

제어 레지스터 1

제18도는 A/D 변환기 모듈의 제어 레지스터 1의 포맷을 도시한다.

제어 레지스터 1는 큐 1의 동작을 위한 모드 제어 레지스터이다. 호스트 시스템 소프트웨어는 큐 서빙 논리의 동작 모드를 설정한다. 하나의 키 목적은 상기 큐의 제1의 CCW와 함께 변환 시퀀스를 시작하기 위한 임계를 설정하는 것이다. 상기 제1변환은 외부 신호나 또는, 호스트 시스템 소프트웨어 명령에 의해 개시될 수 있다. 제어 레지스터 1는 상기 호스트 시스템 소프트웨어가 변환 종료 인터럽트를 인에이블하는 것을 또한 허용한다.

CIE1-종료 인터럽트 인에이블 1(비트 위치 : 15)

기능 : 큐 1의 종료에 의해 인터럽트를 인에이블함

리셋 상태 : 0

CIE1 = 0는 큐 1과 관련된 변환 종료 인터텁트를 디스에이블한다. CIE1=1은 큐1 CCW 시퀀스의 최종 변환후에 인터럽트를 인에이블한다. CCW 포인터가 큐2의 시작에 있으면, 상기 시퀀스의 최종 변환이 식별되며, 엔드-오브-큐 코드가 CCW의 CHAN 필드에서 조우되거나, 또는 큐 RAM의 끝이 도달된다.

MQ1-모드, 큐1(비트 위치 : 8,9)

기능 : 큐1에 대한 동작 모드를 선택

리셋 상태 : 00(2진수)

2개의 비트가 CCW 표에 큐1의 동작 모드를 설정한다. 상기 비트는 호스트 시스템 소프트웨어에 의해 제어 레지스터 1에 기록된다. 상기 비트가 QADC에 의해 변경되는 경우만이 한 변환 시퀀스후에 디스에이블된 상태로 변화되는 소프트웨어 개시 모드이다. 아나로그 서브 시스템(샘플 및 홀드 및 A/D 변환기)에 의해 큐1 대기 서비스에 능동 CCW's가 존재하면, 이들은 큐2의 임의의 펜딩 CCW's에 대해 우선 순위를 갖는다. 그러므로, 큐1은 연속 모드를 포함하지 않는데, 이는 상기가 큐2의 동작을 방해할 것이기 때문이다.

이하는 큐1의 동작 모드를 간략화한 것이다.

MQ1 = 00 디스에이블되며, 변환 금지

MQ1 = 01 소프트웨어 개시, MQ1내에 로딩 01의 작용을 가진 변환 시퀀스를 시작

MQ1 = 10 외부 트리거 1, 포지티브 에지가 변환 시퀀스를 시작

MQ1 = 11 외부 트리거 1, 네거티브 에지가 변환 시퀀스를 시작

제어 레지스터 2

제19도는 A/D 변환기 모듈의 제어 레지스터 2의 포맷을 도시한다.

제어 레지스터 2는 큐2의 CCW's의 동작을 위한 모드 제어 레지스터이다. 호스트 시스템 소프트웨어는 큐 서비싱 논리의 동작 모드, 즉, 큐2의 제1 CCW와 함께 변환 시퀀스를 시작하는 임계를 설정한다. 상기 제1변환은, 최종 시퀀스가 종료된 직후에(연속 모드), 또는 외부 트리거가 발생할시에, 정규적 시한의 간격에서, 호스트 시스템 소프트웨어 명령에 의해 개시될 수 있다.

CIE2-종료 인터럽트 인에이블 2(비트 위치 : 15)

기능 : 큐2의 종료에 의해 인터럽트를 인에이블

리셋 상태 : 0

CIE2 = 0는 큐2와 관련된 변환 종료 인터럽트를 디스에이블한다. CIE2 =1은 큐2 CCW 시퀀스의 최종 변환후에 인터럽트를 인에이블한다. CCW 인덱스 포인터가 상기 표의 최종 장소에 있거나 또는 CCW CHAN 필드가 엔드-오브-큐 코드일시에, 시퀀스의 최종 변환이 식별된다.

MQ2 모드, 큐2(비트 위치 : 12 내지 14)

기능 : 큐2에 대한 동작 모드를 선택

리셋 상태 : 0000(2진수)

4개의 비트는 CCW 표에 큐2의 동작 모드를 설정한다. 상기 비트는 호스트 시스템 소프트웨어에 의해 제어 레지스터2에 기록된다. 이들이 QADC에 의해 변경되는 경우만이 소프트웨어 개시 모드인데, 상기 모드는 하나의 변환 시퀀스후에 디스에이블된 상태로 변한다. 아나로그 시스템에 의해 큐1 대기 서비스(샘플 및 홀드 및, A/D 변환기)의 능동 CCW's가 존재할시에, 상기 능동 CCW's는 큐2의 임의의 펜딩 CCW's에 대해 우선 순위를 갖는다. 따라서, 상기 선택된 모드 및 큐2에 지정된 채널을 더 낮은 우선 순위의 A/D 변환이어야 한다.

마이크로 제어기 유닛내에 통합된 종래 기술의 A/D 변환기에 대해, 공통 소프트웨어 사용은 A/D 변환 시퀀스를 개시하기 위해 주기적인 인터럽트(실-시간 클럭 인터럽트) 루틴을 위해서이다. QADC는 상기 호스트 시스템 소프트웨어가 변환 주사를 개시시키는 것을 방지하기 위해 주기적인 타이머를 포함한다. 상기 MQ2 필드는 주기적인 모드를 선택하고 시간 간격을 설정한다.

주기적인 타이머 간격

MQ2 = 0000 디스에이블되며, 변환 금지

MQ2 = 0001 소프트웨어 개시, MQ2내에 로딩 0001의 작용을 가진 변환 시퀀스를 시작

MQ2 = 0010 외부 트리거 2, 포지티브 에지가 변환 시퀀스를 시작

MQ2 = 0011 외부 트리거 2, 네거티브 에지가 변환 시퀀스를 시작

MQ2 = 0100 연속 모드

MQ2 = 0101 주기적인 타이머 간격 = Tadcck × 128

MQ2 = 0110 주기적인 타이머 간격 = Tadcck × 256

MQ2 = 0111 주기적인 타이머 간격 = Tadcck × 512

MQ2 = 1000 주기적인 타이머 간격 = Tadcck × 1024

MQ2 = 1001 주기적인 타이머 간격 = Tadcck × 2048

MQ2 = 1010 주기적인 타이머 간격 = Tadcck × 4096

MQ2 = 1011 주기적인 타이머 간격 = Tadcck × 8192

MQ2 = 1100 주기적인 타이머 간격 = Tadcck × 16384

MQ2 = 1101 주기적인 타이머 간격 = Tadcck × 32768

MQ2 = 1110 주기적인 타이머 간격 = Tadcck × 65536

MQ2 = 1111 주기적인 타이머 간격 = Tadcck × 131072

BQ2 큐2의 시작(비트 위치 : 0 내지 4)

기능 : 큐2가 시작되는 CCW 어드레스를 개시

리셋 상태 : 11111

큐1 및 큐2의 길이를 가변하기 위해, 호스트 시스템 소프트웨어에 의해 개시된 포인터는 큐2가 시작되는 CCW표 장소를 식별하기 위해 사용된다. BQ2는 큐1의 끝뿐만 아니라 Q2의 개시 위치를 검출하기 위해 사용된다. 큐2가 더 높은 우선 순위 큐1에 의해 인터럽트되면, 큐2는 큐1이 종료된 후에 최상부 장소에서 자동으로 재시작된다.

상태 레지스터

상기 상태 레지스터는 호스트 시스템 소프트웨어에 의해 판독될 수도 있고 변환 큐와 전체 QADC 모듈과 관련된 정보를 포함한다.

제20도는 A/D 변환기 모듈의 상기 상태 레지스터의 포맷을 도시한다.

CCCF1-변환 종료 플래그 1(비트 위치 : 15)

기능 : 큐1 변환 시퀀스 종료를 지시

리셋 상태 : 0

상기 변환 종료 플래그1은 큐1의 최종 변환이 끝난후에 QADC에 의해 세트된다. CCCF1은 대응하는 인터럽트가 인에이블되느냐 않느냐에 따라 상기 호스트 시스템 소프트웨어에 유용한 상태 비트이다. CCCF = 1 일시에, 상기 인터럽트가 인에이블되고(CIE1 = 1), 인터럽트 레벨 필드(INL1)가 비-제로 값이며, 상기 QADC는 인터럽트 레지스터의 레벨(INL1), 모듈 구성 레지스터의 우선 순위(IARB) 및, 상기 인터럽트 레지스터의 벡터 수(INTV)를 사용하는 호스트 CPU에 인터럽트 요구를 야기시킨다. 상기 CCCF1 플래그는 상기 플래그에 0이 기록되어졌을시에 0으로 역클리어되고 최종 판독시에 상기 플래그는 1이다.

CCF2-변환 종료 인터럽트 플래그 2(비트 위치 : 14)

기능 : 큐2 변환 시퀀스 종료를 지시

리셋 상태 : 0

상기 변환 플래그 2는 큐2의 최종 변환이 끝난후에 QADC에 의해 세트된다. CCF2는 대응하는 인터럽트가 인에이블되느냐 되지 않느냐에 따라 호스트 시스템 소프트웨어에 유용한 상태 비트이다. CCF2 =1 일시에, 상기 인터럽트가 인에이블되고(CIE2 = 1), 인터럽트 레벨 필드(INL2)가 비-제로 값이며, 상기 QADC는 인터럽트 레지스터의 레벨(INL2), 모듈 구성 레지스터의 우선 순위(IARB) 및, 상기 인터럽트 레지스터의 벡터 수(INTV)를 사용하는 호스트 CPU에 인터럽트 요구를 야기시킨다. 상기 CCF2 플래그는, 상기 플래그에 0이 기록되어졌을시에, 0으로 역클리어되고 최종 판독시에 상기 플래그는 1이다.

BSY-비지(비트 위치 : 13)

기능 : 프로그레스의 샘플/홀드 또는 변환기를 지시

리셋 상태 : 0

큐1 또는 큐2로부터의 CCW가 샘플 및 홀드 및/또는 A/D 변환기에 의해 작용되는 프로세서에 있을시에, BSY 상태 비트는 1로 세트된다. 아나로그 서브 시스템이 어느 큐에도 활발히 작용하지 않을시에 상기 상태 비트는 0이다.

CWP-명령 워드 포인터(비트 위치 : 0 내지 4)

기능 : 실행할 현재 또는 최종 CCW의 어드레스를 지시

리셋 상태 : 00000(2진수)

상기 변환 명령 워드(CCW)표 길이는 32워드이다. 5-비트 상태 필드는 CCW가 현재 실행되거나 또는 맨 끝에 종료되는 것을 상기 호스트 시스템 소프트웨어가 감지할 수 있게 하기 위해 포함된다. 따라서 상기 호스트 시스템 소프트웨어는 변환 시퀀스의 프로그레스를 모니터할 수 있다. 변환기가 바쁠시에, CWP는 상기 CCW가 작용하는 것을 보여준다. 바쁘지 않을시에, CWP는 종료되는 최종 CCW를 지시한다.

변환 명령 워드

상기 변환 명령 워드(CCW) 표의 엔트리는 8-비트 CCW's이다. CCW는 호스트 시스템 소프트웨어에 의해 기록되고 QADC에 의해 변경되지 않는다. 상기 CCW는 한 아나로그 레벨 샘플을 취하기 위해 명령 비트를 포함하고 그것을 디지탈 결과로 변환시킨다. 상기 CCW의 낮은-순위 비트(CHAN, IST 및, RSI)는 A/D 변환기의 샘플 및 홀드 부분에 대한 명령 정보를 포함한다. 상기 CCW의 REF의 비트는 변환동안 사용할 기준 쌍을 한정한다. 이제 상기 CCW의 필드가 설명될 것이다.

REF-대안의 기준 인에이블(비트 위치 : 7)

기능 : 변환 프로세서에 대한 1차 또는 대안 기준을 선택

리셋 상태 : 초기화되지 않음

상기 REF 비트가 0일시에, V_RHO핀은 변환에 대한 고기준 레벨에 대해 사용되고, V_RLO핀은 변환에 대한 저기준 레벨에 대해 사용된다. 상기 REF 비트가 1로 세트될시에, 대안의 고 및 저기준 전압 V_RH1및 V_RL1이 대신에 사용된다.

RSI-재-샘플 억제(비트 위치 : 6)

기능 : 동시에 샘플링하기 위해 아나로그 입력의 재샘플을 억제

리셋 상태 : 초기화되지 않음

정상 동작(RSI = 0)동안, 2개의 인접한 채널이 동시에 샘플화되나, CCW CHAN 필드에 의해 지시된 한 채널만이 변환된다. 사용자가 상기 동시에 샘플화된 인접한 샘플을 변환시키기를 원하면, CCW의 상기 RSI 비트는, 재-샘플링을 억제하기 위해, 1로 세트된다. 상기 CHAN 필드 최하위 비트는 상기 CHAN 필드의 최상위 비트에 의해 선택된 2개의 채널간에 토글로서 작용한다. 채널 1은 동시에 샘플화될 수 없는데, 이는 상기 채널 1이 최종 CCW에 대한 코드인 채널 0과 한쌍이 된다.

RSI-입력 샘플 시간(비트 위치 : 5)

기능 : 2개의 입력 샘플 시간중 하나를 선택

리셋 상태 : 초기화되지 않음

CCW의 IST 비트가 0일시에, 2개의 불이행 입력 샘플 시간중 하나가 사용된다. 시퀀스의 제1변환(큐1 및 큐2의 제1 CCW)에 대해, 상기 불이행 샘플 시간이 다소의 싸이클이고, 상기 큐의 후속의 변환에 대해, 상기 샘플 시간이 변환 시간이다. 상기 CCW의 상기 IST 비트가 1일시에, 제어 레지스트 0의 IST1 필드는 상기 입력 샘플 시간을 선택하기 위해 사용된다.

CHAN-채널 수(비트 위치 : 0 내지 4)

기능 : 입력 채널 수를 선택

리셋 상태 : 초기화되지 않음

CHAN 비트가 선택되어 아나로그 입력 신호가 A/D 변환기에 접속된다. 제어 레지스터 0의 MUX 비트가 클리어될시에, QADC 모듈은 내부로 다중화된 모드에 있다. 상기 모드에서, 5개의 CHAN 비트는 상기 모듈 버젼에 따라 16 입력 채널까지 선택하기 위해 QADC를 인에이블하며, 제9도에 도시된 바와같이, 내부 테스트 채널에 더해진다. 16개 이하의 외부 채널을 가진 마이크로-제어기 수행에 대해, 비접속된 핀이 V_DDA/VRHD 또는 V_SSA/V_RLO에 접속된다.

제어 레지스터 0의 MUX 비트가 00가 일시에, 외부로 다중화된 모드중 한 모드가 사용중이다. 상기 5 CHAN 비트가 재-맵되며, 따라서 일부의 채널 수가 외부로 다중화된다. 제9도의 표는 각각의 멀티플렉싱 모드에 대해 CHAN 채널 수에 대한 한정을 도시한다.

상기 CHAN워드(CHAN = 00000)중 하나가 다중화된 입력 채널 대신에 엔드-오브-큐 지시로서 사용된다. 상기 제어 논리가 상기 CCW 표의 상기 엔드-오브-큐 코드와 조우할시에, 어떤 또다른 변환도 상기 큐를 통한 주사에 의해 수행되지 않는다.

덧붙여, 앞서 언급된 바와같이, CCW는 만약 원한다면 하나 이상의 선택 제어 필드를 포함할 수도 있다. 예를들어, 만약 상이한 변환기 변환이 수용될 필요가 있으면, 필드는 상기 변환기 변환을 한정할 수도 있다. 또다른 필드는, 직후에 설명된 방식으로, 데이타 결과 얼라인먼트를 선택하기 위해 2개의 상위 어드레스 비트를 사용하는 대신에, 데이타 결과 얼라인먼트를 지시하기 위해 사용될 수도 있다.

샘플링 및 변환 동작이 통할 수 있는 것이 본 발명의 중요한 잇점이 긴하지만, 일단 큐가, 호스트 시스템 소프트웨어에 의한 또다른 말썽없이, 상기 소프트웨어에 의해 로드되면, 상기 호스트 시스템 소프트웨어는 상기 큐에 기억된 정보를 활발하게 변경하는 것이 또한 가능하다. 상기는 통상 더 낮은 우선 순위 큐(예를들어, 큐2)에서만 행해지는데, 왜냐하면 더 높은 우선 순위 큐(큐1)는 통상 비교적 빠른 체인징 신호에 대해 높은 듀티 싸이클을 사용하기 때문이다.

큐2제어 정보를 변경하는 한 목적은 큐1의 제어하에서 샘플화되어지고 변환되어진 것에 비해 통상 비교적 느리게 변하는 아나로그 신호의 주기적 샘플링 및 변환을 지시하는 것이다.

결과 워드 포맷 옵션

제21도는 적어도 3개의 상이한 데이타 포맷 옵션의 변환 결과 표에 기억된 결과워드를 판독하는데 필요한 어드레스(즉, 절대 어드레스, 여기서 X는 QADC 모듈의 임의의 기준 번지를 나타낸다), 상기 어드레스는 오른편 자리맞춤 비부호화된 포맷으로, 각기 32개의 결과 워드, RSLT0 내지 RSLT31에 대해 ＄XA0, ＄XA2, ＄XA4 등등, ‥‥ 내지 ＄XDE이다.

상기 어드레스는 왼편 자리맞춤 부호화된 포맷으로, 각기 32개의 결과 워드 RSLT0 내지 RSLT31에 대해 ＄X120, ＄X122, 등등 … 내지 ＄X15E이다.

그리고 상기 어드레스는 왼편 자리맞춤 비부화된 포맷으로, 각기 32개의 결과 워드 RSLT0 내지 RSLT31에 대해 ＄X1A0, ＄X1A2, 등등 … 내지 ＄X1DE이다.

제22도는 제2도에 도시된 데이타 포맷 논리(68)의 상세한 논리 수행을 도시한다. 10-비트 결과 워드는 10-비트 버스(65)를 통해 결과 표(64)로부터 판독되고 각각의 비트(RESULT[0] 내지 RESULT[9])이 각각의 라인(140 내지 149)에 의해 수신된다.

2개의 상위 어드레스 비트는 부호 제어(130) 및 좌/우 조정 제어(132) 라인에 의해 수신된다. 라인(130 및 132)는 그 출력이 배타적 OR 게이트(180)내로 한 입력을 형성하는 NAND 게이트(134)내로 입력된다.

좌/우 조정 제어 라인(132)은 라인 부분을 통해 제1시리즈와 송신 게이트(150 내지 165)의 비-반전 제어 단자와 제2시리즈의 송신 게이트(150' 내지 165')의 반전 제어 단자에 또한 결합된다.

좌/우 조정 제어 라인(132)는 라인 부분(138)을 통해 인버터(136)에 또한 결합되는데, 상기 인버터의 출력은 제1시리즈의 송신 게이트(150 내지 165)의 반전 제어 단자와 제2시리즈의 송신 게이트(150' 내지 165')의 비-반전 제어 단자에 결합된다.

송신 게이트(150' 내지 159')의 입력 단자는 결과[0] 내지 결과[9] 라인(140 내지 149)에 각기 결합되고 상기 게이트의 출력 단자는 인버터(150 내지 159)에 각기 결합된다. 송신 게이트(160' 내지 165')의 입력 단자는 그라운드에 결합된다.

송신 게이트(156 내지 165)의 입력 단자가 결과[0] 내지 결과[9] 라인(140 내지 149)에 또한 각기 결합되며, 상기 게이트의 출력 단자는 인버터(156 내지 165)에 각기 결합된다. 송신 게이트(150 내지 155)의 입력 단자는 그라운드에 결합된다.

인버터(150 내지 164)의 출력은 DATA[0] 내지 DATA[14]를 각기 나타낸다.

송신 게이트(165 내지 165’)의 출력은 배타적 OR 게이트(180)의 제2입력에 결합되는데, 상기 OR 게이트의 출력이 DATA[15]이다.

출력 DATA[0] 내지 DATA[15]는 버스 인터페이스 유닛(70)과 인터모듈 버스(72, 제2도)에 차례로 결합되는 16-비트 버스(67)에 결합된다.

동작시, 좌/우 조정 제어 비트가 예를들어 논리 1의 제1값이면, 송신 게이트(150 내지 165)는 턴온될 것이고, 송신 게이트(150' 내지 165')는 턴오프될 것이며, 따라서 10-비트 결과 워드 RESULT[0] 내지 RESULT[9]는 DATA[15]을 통해 왼편 자리맞춤 포맷으로 게이트 아웃될 것이다.

또 한편, 상기 좌/우 조정 제어 유닛이 논리 0이면, 송신 게이트(150 내지 165)는 턴오프될 것이며, 송신 게이트(150' 내지 165')는 턴온될 것이고, 따라서 10-비트 결과 워드 RESULT[0] 내지 RESULT[9]는 DATA[0] 내지 DATA[9]를 통해 오른편 자리맞춤 포맷으로 게이트 아웃될 것이다.

부호 제어는 라인(130)의 부호 제어 신호의 논리 상태와 좌/우 조정 제어 신호(132)에 의해 결정된다.

희망 데이타 결과 포맷은 적합한 제어 정보를 QADC 모듈내에 로딩하는 호스트 시스템 소프트웨어에 의해 또한 한정된다. 예를들어, 포맷 정보는 각각의 변환, 주사 시퀀스 또는 변환 그룹, 각각의 채널(핀마다 하나 이상의 제어 레지스터 비트로서) 또는, 채널의 그룹에 대해 희망 데이타 결과 포맷을 한정하기 위해(CCW 또는 제어 레지스터의 하나 이상의 비트 형태로)로드될 수 있다.

대안의 실시예

종래 기술에 숙련된 자는 본 발명이 많은 다양한 방식으로 수행될 수 있음을 알 수 있을 것이다.

예를들어, 시스템 아키텍쳐가 상이하게 배열될 수 있다. 호스트 프로세서를 향한 버스 구성이 상이할 수 있다. 제어 워드 큐 및 결과 레지스터가 QADC 모듈과 관련되기 보다는 호스트 프로세서에 결합될 수 있다.

다양한 제어 워드, 표 및, 레지스터가 보다 많거나 또는 보다 적은 수의 비트 및 데이타 필드를 포함할 수 있고, 이들이 많은 다른 방식으로 배열될 수 있다. 레지스터 어드레서 및 비트 얼라인먼트가 변경될 수 있다.

제어 필드가 상이한 제어 워드로 수행될 수 있다. 예를들면, 제어 워드 0의 MUX 필드는, 모듈 구성 레지스터(제6도)의 모듈 구성 워드와 같이, 상이한 제어 워드내에서 수행될 수 있다.

CCW 표(62)가 ROM일 수도 있다. 예를들어, 한정된 시퀀스의 모든 채널인 희망 변환 프로세서를 제어하는 것이 또한 제어 정보를 포함하는 CCW를 기억하는 단일 레지스터일 수 있다.

입력 아나로그 핀의 수가 더 적거나 또는 더 많을 수 있다. 채널 수가 CCW에 더 큰 채널 필드(CHAN)를 사용하므로 확장될 수 있다. 핀 얼라인먼트 및 기능과 채널 수(제9도)가 변경될 수 있다.

변환기 변환이 더 많거나 또는 더 적은 비트를 포함하거나 또는 데이타 필드를 통해 제어 워드로 선택 가능할 수 있다.

큐 길이가 더 길거나 더 짧을 수 있고, 넉넉한 큐 전용 하나의 CCW를 포함하는 더 많거나 또는 더 적은 큐일 수 있다. 각각의 큐의 더 많거나 또는 더 적은 큐-개시 모드가 있을 수 있다. 각각의 큐의 시작 및 끝을 식별하는 방식의 다양성이 존재한다.

더 많거나 또는 더 적은 결과 포맷이 있을 수 있고, 앞서 언급된 바와같이, 각각의 변환, 변환의 그룹, 채널 또는, 채널의 그룹에 인가되는 데이타 결과 포맷을 선택하기 위한 다른 방식의 다양성이 존재한다.

모든 변환 개시 방법(외부 트리거, 주기적인 간격, 연속성, 개시된 소프트웨어)및, 대부분의 QADC 특징의 레스트가 변환되어질 채널의 표를 만들기 위해 CCW큐를 사용치 않는 A/D 모듈에 인가될 수 있다.

입력 샘플 시간의 선택에 관한 다소의 융통성이 있을 수 있다.

2개의 동시에 샘플화된 채널을 변환시키기 위한 다른 방식과, 상기 채널의 선택 및, 많은 채널이 동시에 샘플화되기 위해 다소 융통성이 있을 수 있는 방법이 존재한다.

기준 핀이 사용될 수 있을 선택이 다소 융통성이 있을 수 있다.

파워 핀, 기준 핀, 외부 트리거 핀 및, 외부 MUX 인터페이스 핀이 아나로그 입력 핀에 대해 분리 및 분할될 수 있다. 상기 MUX 어드레싱 신호 및 MUX 아나로그 입력이 꼭 아나로그 입력 채널로서 또한 기능을 하는 핀에 송신될 필요는 없다.

외부 멀티플렉서의 수가 변경될 수 있다. 모듈 정의에 관한 다른 변화가 MUX 기능에 영향을 미칠 수 있다.

채널 선택은 큐의 CCW에 의해 수행될 필요가 없다. 채널 수의 잇따른 주사가 또한 사용될 수 있다. 큐 A/D 변환기 모듈에 사용된 상기 MUX 어드레싱 신호외에도 제어 신호가 외부 MUX의 인에이블신호와 같이, 또한 사용될 수 있다.

인터럽트 구성이 다소 융통성이 있을 수 있다. 예를들어, 더 높은 우선 순위 큐가 그 큐의 변환 시퀀스를 종료한 후에, 더 낮은 우선 순위 큐의 시작에서, 상기 더 낮은 우선 순위 큐를 재시작하는 대신에, 상기 더 낮은 우선 순위 큐를 재시작하는 대신에, 상기 더 낮은 우선 순위 큐가 상기 큐의 시퀀스에서 그 다음의 CCW를 다시 계속할 수 있다.

클럭 소스 및 프리스케일러 선택이 다소 융통성이 있을 수 있다.

주기적인 타이머 비율 선택이 다소 융통성이 있을 수 있어 하나 이상의 선택 가능한 비율이 있을 수 있다.

외부 트리거는 동일한 IC의 또다른 모듈로부터 시작될 수 있다. 외부 핀이 필요치 않을 수도 있다.

CCW(제7도)는 각각의 샘플, 홀드 및, 변환의 특성을 한정하기 위해 더 많거나 또는 더 적은 파라미터를 포함할 수 있다.

각각의 CCW의 하나 이상의 비트가 데이타 포맷을 지시하기 위해 사용될 수 있다. 예를들어, 비트가, 좌/우 조정 및 부호화/비부호화된 데이타와 같이, 변환(결과 싸이즈) 또는 결과 데이타 포맷에 대해 제공될 수 있다.

동작시, 각각의 CCW의 하나 이상의 비트가 샘플 시간을 지시하기 위해 사용될 수 있다.

따라서, 본 발명의 참 정신 및 범위내에 한정된 본 발명의 모든 변경을 커버하는 것이 첨부된 청구범위에 의해 계획된다.

Claims (5)

1. (정정) 다수의 데이타 입력 단자와, 적어도 하나의 어드레스 입력 포트 및, 적어도 하나의 데이타 출력 포트를 구비한 적어도 하나의 멀티플렉서 회로에 사용하기 위한 아나로그-디지탈 변환 시스템에 있어서, 상기 변환 시스템은 (a) 아나로그-디지탈 회로를 포함하는데, 상기 아나로그-디지탈 회로는 (i) 적어도 제1의 상태 및 제2의 상태를 구비한 제어 워드를 홀딩시키기 위한 제어 필드를 포함하는 제어 레지스터와; (ii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 어드레스 출력 채널로서 기능을 하게, 상기 멀티플렉서의 상기 어드레스 입력 포트에 접속가능한 제1의 단자 및; (iii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 다중화된 데이타 입력 채널로서 기능을 하게, 상기 멀티플렉서의 상기 데이타 출력 포트에 접속가능한 제2의 단자를 포함하는 것을 특징으로 하는 아나로그-디지탈 변환 시스템.
2. (정정) 아나로그-디지탈 변환시스템에 있어서, (a) 아나로그-디지탈 회로 및; (b) 다수의 데이타 입력 단자와, 제1의 단자에 결합된 적어도 하나의 어드레스 입력 포트 및, 제2의 단자에 결합된 적어도 하나의 데이타 출력 포트를 구비한 멀티플렉서 회로를 포함하는데, 상기 아나로그-디지탈 회로는 (i) 적어도 제1의 상태 및 제2의 상태를 구비한 제어 워드를 홀딩시키기 위한 제어 필드를 포함하는 제어 레지스터와; (ii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 어드레스 출력 채널로서 기능을 하는 제1의 단자 및; (iii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 다중화된 데이타 입력 채널로서 기능을 하는 제2의 단자를 포함하는 것을 특징으로 하는 아나로그-디지탈 변환 시스템.
3. (정정) 다수의 데이타 입력 단자와, 적어도 하나의 어드레스 입력 포트 및, 적어도 하나의 데이타 출력 포트를 구비한 적어도 하나의 멀티플렉서 회로에 사용하기 위한 아나로그-디지탈 변환 시스템에 있어서, 상기 변환 시스템은 (a) 아나로그-디지탈 회로를 포함하는데, 상기 아나로그-디지탈 회로는 (i) 다수의 아나로그 입력 단자와; (ii) 변환 시퀀스를 판독하는 수단과; (iii) 상기 변환 시퀀스에 응답하여, 각각의 다수의 대응하는 아나로그 입력 단자상의 아나로그 신호를 차례로 샘플화 하기 위한 샘플링 수단과; (iv) 상기 샘플링 수단에 응답하여, 상기 아나로그 신호의 샘플화된 값을 디지탈 값으로 변환시키기 위한 아나로그-디지탈 변환기 수단과; (v) 상기 변환기 수단에 응답하여, 상기 디지탈 값을 기억하기 위한 수단과; (vi) 적어도 제1의 상태 및 제2의 상태를 구비한 제어 워드를 홀딩시키기 위한 제어 필드를 포함하는 제어 레지스터와; (vii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어워드가 상기 제2의 상태 일시에 어드레스 출력 채널로서 기능을 하게, 상기 멀티플렉서의 상기 어드레스 입력 포트중 한 입력 포트에 접속가능한 제1의 단자 및; (viii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 다중화된 데이타 입력 채널로서 기능을 하게 상기 멀티플렉서의 상기 데이타 출력 포트중 한 출력 포트에 접속가능한 제2의 단자를 포함하는 것을 특징으로 하는 아나로그-디지탈 변환 시스템.
4. (신설) 아나로그-디지탈 변환 시스템에 있어서, (a) 다수의 아나로그 입력 단자와, 적어도 하나의 어드레스 입력 포트 및, 적어도 하나의 데이타 출력 포트를 구비한 멀티플렉서 집적 회로 및; (b) 아나로그-디지탈 집적회로를 포함하며, 상기 아나로그-디지탈 집적 회로는 (i) 적어도 2개의 아나로그 입력 단자와, 상기 적어도 하나의 멀티플렉서 어드레스 입력 포트 및 적어도 하나의 상기 입력 단자에 결합되어진 상기 적어도 하나의 멀티플렉서 데이타 출력 포트를 포함하는 다수의 입력 단자와; (ii) 변환 시퀀스를 규정하는 큐의 형태로 다수의 변환 명령어를 판독하기 위한 수단과; (iii) 상기 큐의 상기 다수의 변환 명령어에 응답하여, 각각의 다수의 대응하는 아나로그 입력단자의 아나로그 신호를 차례로 샘플화 하기 위한 샘플링 수단과; (iv) 상기 샘플링 수단에 응답하여, 각각의 상기 아나로그 신호의 샘플화된 값을 디지탈 값으로 변환시키기 위한 아나로그-디지탈 변환기 수단과; (v) 상기 변환기 수단에 응답하여, 상기 디지탈 값을 기억하기 위한 수단과; (vi) 적어도 제1의 상태 및 제2의 상태를 구비한 제어 워드를 홀딩시키기 위한 제어 필드를 포함하는 제어 레지스터를 포함하며, 상기 다수의 아나로그-디지탈 입력단자는 (vii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 어드레스 출력 채널로서 기능을 하는 제1의 단자 및; (viii) 상기 제어 워드가 상기 제1의 상태 일시에 데이타 입력 채널로서 기능을 하고, 상기 제어 워드가 상기 제2의 상태 일시에 다중화된 데이타 입력 채널로서 기능을 하는 제2의 단자를 포함하며, 상기 적어도 하나의 멀티플렉서 어드레스 입력 포트는 상기 제1의 단자에 결합되고, 상기 적어도 하나의 멀티플렉서 데이타 출력 포트는 상기 제2의 단자에 결합되는 것을 특징으로 하는 아나로그-디지탈 변환 시스템.
5. (신설) 아나로그-디지탈 변환 시스템에 있어서, 아나로그 신호를 수신하기 위한 입력과, 상기 아나로그 신호에 비례하여 디지탈 신호를 제공하기 위한 출력과, 제어 파라미터 입력 및, 변환 개시 제어 입력을 구비한 아나로그-디지탈 변환기와; 다수의 아나로그 신호 입력단자와; 각각의 입력 단자가 상기 다수의 아나로그 신호 입력 단자중 한 단자에 결합된 다수의 입력 단자를 구비하고, 아나로그-디지탈 변환기의 입력에 결합된 출력을 구비하고, 제어 입력을 구비한 멀티플렉서와; 아나로그-디지탈 변환기의 출력에 결합되어, 디지탈 신호를 기억하고 다수의 변환 명령어를 기억하기 위한 메모리 수단과; 상기 메오리 수단에 결합되어, 아나로그-디지탈 변환 시스템을 외부의 호스트 데이타 처리기에 결합시키기 위한 호스트 인터페이스 수단 및; 메모리 수단에 결합되고 아나로그-디지탈 변환기의 제어 피라미터 및 변환 개시 제어 입력에 결합되고 멀티플렉서의 제어 입력에 결합되어, 선정된 개시 조건의 발생을 검출하고 상기 발생에 응답하여, (i) 다수의 변환 명령어 중 한 명령어를 선택하며, (ii) 선택된 변환 명령어에 포함된 제어 피라미터 값을 아나로그-디지탈 변환기의 제어 파라미터 입력에 제공하며, (iii) 선택된 변환 명령어에 포함된 채널 선택값을 멀티플렉서의 제어 입력에 제공하며; (iv) 변환 개시 제어 신호를 아나로그-디지탈 변환기의 변환 개시 입력 제공하며; (v) 디지탈 신호가 메모리 수단에 기억되어지게 하며, (vi) 시퀀스 조건의 종료가 검출될때까지 단계(i) 내지 (iv)를 반복하고, (vii) 시퀀스 조건의 종료가 검출될시에 중지하는 제어논리 수단을 포함하는 것을 특징으로 하는 아나로그-디지탈 변환 수단.