JPH06188693A - デジタル制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル制御可能な周波数可変発振装置を提
供する。 【構成】 CDI（１５ビット）の下位４ビットCDLに対応
して、反転回路の連結個数を３１〜６１個の範囲で２個
単位で切換可能なリンク゛オシレータ４と、リンク゛オシレータ４からパル
ス信号の一周回毎に出力される周回信号RCK をカウント
し、カウント値がCDIの上位１１ビットCDUが表す値にな
ると、次に周回信号RCK が入力されるまで制御パルスTC
P を発生する周回数カウンタ６と、制御パルスTCP でCD
U，CDLをラッチするラッチ回路２とを備え、リンク゛オシレータ
４を、反転回路の連結個数を制御パルスTCP の入力時に
のみ、CDL に応じて制御し、それ以外は最小３１に制御
するよう構成し、更に、リンク゛オシレータ４内のパルス取出口か
ら連結個数の切換位置までの反転回路の個数を故意に多
く設定することにより、その反転回路による遅延時間内
にラッチ回路２，周回数カウンタ６及び連結個数切換手
段の動作を終了させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、発振周波数をデジタル
制御可能なデジタル制御発振装置に関する。

【０００２】

【従来の技術】従来より、通信機器、モータ制御機器等
のＰＬＬ（Phase Locked Loop ）では、周波数可変発振
器として、アナログ制御電圧によりその発振周波数を制
御可能な電圧制御発振器（所謂ＶＣＯ）が使用されてい
る。

【０００３】

【発明が解決しようとする課題】しかしこうしたＶＣＯ
では、必要な中心発振周波数を得るために固有の抵抗や
コンデンサが必要となるため、中心発振周波数を変更す
るには抵抗やコンデンサを取り替えなければならず、し
かもその精度を確保するには、抵抗やコンデンサの微調
整が必要となるといった問題があった。

【０００４】また従来より、高度な制御を実現するため
にマイクロコンピュータ等を用いたデジタル制御システ
ムが多く利用されているが、こうしたデジタル制御シス
テムにて上記従来のＶＣＯを使用するには、マイクロコ
ンピュータ等から出力されるデジタルの制御信号をアナ
ログ信号に変換するＡ／Ｄ変換器が必要となり、その回
路構成が複雑で高価なものとなってしまうといった問題
があった。

【０００５】一方、従来より、デジタル制御信号により
直接発振周波数を制御可能な周波数可変発振器として、
マイクロコンピュータ等の内部クロックを分周トリガリ
ングする発振器が実用化されつつある。しかしこうした
従来のデジタル制御可能な周波数可変発振器では、クロ
ック信号を分周することにより所望の発振信号を得るた
め、発振周波数が１００ｋＨｚ以下の低周波数となり、
数百ｋ〜数十ＭＨｚの発振信号が必要な通信装置やモー
タ制御装置等では使用することができなかった。

【０００６】本発明は、こうした問題に鑑みなされたも
ので、デジタル制御信号により直接発振周波数を制御で
き、しかもその発振周波数を低周波領域から高周波領域
の広範囲に制御可能なデジタル制御発振装置を提供する
ことを目的としている。

【０００７】

【課題を解決するための手段】かかる目的を達成するた
めになされた本発明のデジタル制御発振装置は、入力信
号を反転して出力する反転回路を奇数個リング状に連結
すると共に、該反転回路の一つを、反転動作を外部から
制御可能な起動用反転回路として構成し、該起動用反転
回路の反転動作開始に伴いパルス信号を周回させるパル
ス周回回路と、該パルス周回回路内でリング状に連結さ
れる反転回路の個数を偶数個単位で増減させる連結数切
換手段と、前記パルス周回回路内にて常時リングを形成
する所定の反転回路からの出力信号の反転タイミング
を、パルス信号の一周回終了タイミングとして検出する
反転タイミング検出手段と、該反転タイミング検出手段
からの検出信号に基づき前記パルス周回回路内でのパル
ス信号の周回回数をカウントし、該周回回数が所定の目
標周回回数に達すると、次に前記反転タイミング検出手
段から検出信号が出力されるまでの間、制御パルスを発
生するカウント手段と、該カウント手段から出力される
制御パルスで、外部から入力されるデジタルデータの内
の上位所定ビット及び下位所定ビットを各々ラッチする
データラッチ手段と、前記カウント手段から出力される
制御パルスで、前記データラッチ手段が今までラッチし
ていた上位ビットデータを前記目標周回回数として前記
カウント手段にセットする目標周回回数設定手段と、前
記カウント手段から前記制御パルスが出力されていると
き、前記連結数切換手段を介して、前記パルス周回回路
内での反転回路の連結個数を前記データラッチ手段がラ
ッチしている下位ビットデータに対応した連結個数に制
御し、それ以外は前記反転回路の連結個数を最小の連結
個数に制御する連結数制御手段と、を備え、前記カウン
ト手段のカウント動作，前記データラッチ手段のラッチ
動作，及び前記連結数制御手段の制御動作が、前記パル
ス周回回路における前記反転タイミング検出手段の接続
位置から前記連結数切換手段が反転回路の連結個数を増
減する分岐点までの反転回路によって生じる遅延時間内
に終了するよう、該接続位置から分岐点までの反転回路
の個数を設定すると共に、前記カウント手段からの制御
パルスを発振信号として外部に出力するよう構成してな
ることを特徴としている。

【０００８】

【作用及び発明の効果】上記のように構成された本発明
のデジタル制御発振装置において、パルス周回回路は、
反転回路を奇数個リング状に連結したものであるため、
例えば起動用反転回路出力がLow レベルであれば、次段
の反転回路出力がHighレベルとなり、更にその次の反転
回路出力がLow レベルとなるというように、各反転回路
出力が順次反転し、起動用反転回路には出力信号と同じ
レベルの信号が入力される。

【０００９】従って、パルス周回回路は、起動用反転回
路が反転動作を停止しているときには、起動用反転回路
の入・出力が同一レベルとなった状態で安定し、起動用
反転回路が反転動作を開始すると、その後、パルス周回
回路内にてリング状に連結された反転回路の個数と各反
転回路の反転動作時間とにより決定される時間経過した
時点で、起動用反転回路に出力信号と同様のレベルの信
号が入力され、起動用反転回路の出力信号レベルが反転
する、といった動作を繰り返すことにより、パルス信号
を周回させる。

【００１０】次に、本発明のデジタル制御発振装置にお
いては、反転タイミング検出手段が、パルス周回回路内
にて常時リングを形成する所定の反転回路からの出力信
号の反転タイミングを、パルス信号の一周回終了タイミ
ングとして検出し、カウント手段が、この反転タイミン
グ検出手段からの検出信号によりパルス周回回路内での
パルス信号の周回回数をカウントして、その周回回数が
所定の目標周回回数に達すると、次に反転タイミング検
出手段から検出信号が出力されるまでの間、発振信号と
して外部に出力される制御パルスを発生する。

【００１１】そして、カウント手段が制御パルスを発生
すると、データラッチ手段が、外部から入力されるデジ
タルデータの内の上位所定ビット及び下位所定ビットを
各々ラッチし、目標周回回数設定手段が、データラッチ
手段が今までラッチしていた上位ビットデータを目標周
回回数としてカウント手段にセットする。

【００１２】また更に、カウント手段が制御パルスを発
生すると、連結数制御手段が、その制御パルスの発生期
間中、パルス周回回路内の反転回路の連結個数を偶数個
単位で増減させる連結数切換手段を駆動することによ
り、反転回路の連結個数をデータラッチ手段がラッチし
ている下位ビットデータに対応した連結個数に制御し、
それ以外は反転回路の連結個数を最小の連結個数に制御
する。

【００１３】すなわち、本発明のデジタル制御発振装置
においては、発振信号として外部に出力する制御パルス
の発生周期Ｔが、カウント手段がカウントするデジタル
データの内の上位所定ビットに対応したパルス信号の周
回回数ｘと、連結数制御手段が制御パルス発生時に制御
するデジタルデータの内の下位所定ビットに対応したパ
ルス周回回路内での連結個数ｙと、連結数制御手段が制
御パルス発生時以外に制御するパルス周回回路内での最
小の連結個数ｚと、パルス周回回路を構成する反転回路
の反転時間ｔとにより、次式(1)の如く制御される。

【００１４】Ｔ＝ｔ｛ｙ＋ｚ・（ｘ−１）｝ …(1) そして、上記(1) 式において、周回回数ｘ，連結個数ｙ
は、外部から入力されるデジタルデータの上位所定ビッ
ト、下位所定ビットに応じて設定される。このため、外
部から入力するデジタルデータを変更することにより、
制御パルスの発生周期Ｔを変更できる。

【００１５】また、この発振周期Ｔは、連結数制御手段
によりパルス周回回路内で増減される反転回路１個当り
の反転動作時間ｔと、連結数制御手段が連結数切換手段
を介してパルス周回回路内で増減する反転回路の増減単
位とにより決定される。例えば、反転回路１個当りの反
転動作時間ｔが１ｎsec.で、反転回路の増減単位が２個
であれば、発振周期Ｔを２ｎsec.単位で制御できる。ま
た、この発振周期Ｔは、上記周回回数ｘを小さくすれば
する程短く、逆に周回回数ｘを大きくすればするほど長
くなる。

【００１６】従って、本発明のデジタル制御発振装置に
よれば、デジタルデータにより発振周波数を制御できる
だけでなく、その発振周波数を、広範囲にしかも高分解
能で制御することができるようになる。また、本発明の
デジタル制御発振装置においては、カウント手段のカウ
ント動作，データラッチ手段のラッチ動作，及び連結数
制御手段の制御動作が、パルス周回回路における反転タ
イミング検出手段の接続位置から連結数切換手段が反転
回路の連結個数を増減する分岐点までの反転回路によっ
て生じる遅延時間内に終了するように、その接続位置か
ら分岐点までの反転回路の個数が設定されている。

【００１７】このため、パルス周回回路内では、制御パ
ルスの発生・非発生に関係なく、パルス信号が連続的に
周回することとなり、制御パルスの発生の度にパルス周
回回路の周回動作を一旦停止して、再起動させる必要は
ない。つまり、本発明のようにパルス周回回路を用いて
発振周波数を制御する場合、制御パルス発生時にパルス
周回回路の周回動作を一旦停止して、デジタルデータを
読み込み、カウント手段のカウント値及び連結数制御手
段が制御する反転回路の連結個数を設定し、その後パル
ス周回回路の周回動作を起動するようにしてもよいが、
この場合、その周回動作の停止から起動までの時間が、
発振周期Ｔに対するオフセット時間となって、発振周波
数の上限がこのオフセット時間により制限されることと
なる。そこで、本発明では、上記のようにパルス周回回
路における反転タイミング検出手段の接続位置から連結
数切換手段が反転回路の連結個数を増減する分岐点まで
の反転回路の個数を調節することにより、パルス周回回
路のパルス信号の周回動作を連続的に実行できるように
し、こうした問題を解決しているのである。

【００１８】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、発振周期または遅延時間を表す１５ビ
ットの制御データＣＤＩ及び当該装置を発振装置として
動作させるか遅延装置として動作させるかを表す選択信
号ＳＥＭＤを受けて、制御データＣＤＩに対応した発振
周期でパルス信号を出力する発振装置、或は外部から入
力される外部制御パルスＰＩを制御データＣＤＩに対応
した時間だけ遅延させる遅延装置として動作する、実施
例のデジタル制御発振装置の全体構成を表すブロック図
である。

【００１９】図１に示す如く、本実施例のデジタル制御
発振装置は、ラッチタイミング信号ＤＲの立上がりで上
記制御データＣＤＩの上位１１ビット（以下、上位ビッ
トデータ）ＣＤＵをラッチし、ラッチタイミング信号Ｄ
Ｒの立下がりで上記制御データＣＤＩの下位４ビット
（以下、下位ビットデータという。）ＣＤＬをラッチす
るデータラッチ回路２と、データラッチ回路２がラッチ
している下位ビットデータＣＤＬを受けてパルス信号を
周回させる周波数可変リングオシレータ（以下、単にリ
ングオシレータという。）４と、リングオシレータ４か
ら出力される周回信号ＲＣＫによりリングオシレータ４
内でのパルス信号の周回回数をカウントし、そのカウン
ト値がデータラッチ回路２にラッチされた上位ビットデ
ータＣＤＵと一致すると次にリングオシレータ４から周
回信号ＲＣＫが出力されるまでの間制御パルスＴＣＰを
発生する周回数カウンタ６と、上記選択信号ＳＥＭＤを
受けて、当該装置を発振器として動作させる場合には周
回数カウンタ６からの制御パルスＴＣＰをそのまま出力
パルスＰＯとして外部に出力し、当該装置を遅延装置と
して動作させる場合には周回数カウンタ６からの制御パ
ルスＴＣＰの立上がりから外部制御パルスＰＩが入力さ
れなくなるまでの間出力パルスＰＯを出力するモードセ
レクタ部８と、外部からデータリセット信号ＤＲＥＳＴ
が入力されている場合には、外部入力信号ＰＳをデータ
ラッチ回路２のラッチタイミング信号ＤＲとして選択
し、外部からデータリセット信号ＤＲＥＳＴが入力され
ていない場合には、周回数カウンタ６からの制御パルス
ＴＣＰをデータラッチ回路２のラッチタイミング信号Ｄ
Ｒとして選択するセレクタ１０と、から構成されてい
る。

【００２０】ここでまず外部からデータラッチ回路２に
入力される制御データＣＤＩは、図２（ｂ）に示す如
く、ラッチタイミング信号ＤＲの立下がりクロックに同
期して更新される。またデータラッチ回路２は、図２
（ａ）に示す如く、ラッチタイミング信号ＤＲの立下が
りで制御データＣＤＩの下位４ビット以下を各々ラッチ
する４個のＤ−フリップフロップ１２と、ラッチタイミ
ング信号ＤＲの立上がりで制御データＣＤＩの下位５ビ
ット以上（つまり上位１１ビット）を各々ラッチする１
１個のＤ−フリップフロップ１４とから構成されてい
る。

【００２１】このため、図２（ｂ）に示す如く、データ
ラッチ回路２においては、ラッチタイミング信号ＤＲが
前回立ち下がったときに更新された制御データＤ２の内
の上位１１ビット（Ｕｐｐｅｒ）が、ラッチタイミング
信号ＤＲの次の立上がりで上位ビットデータＣＤＵとし
てラッチされ、更にラッチタイミング信号ＤＲの次の立
下がりで制御データＤ２の内の下位４ビット（Ｌｏｗｅ
ｒ）が下位ビットデータとしてラッチされることとな
る。

【００２２】次に、リングオシレータ４は、図３に示す
如く構成されている。図３（ａ）に示す如く、リングオ
シレータ４は、反転回路として、１個の否定論理積回路
ＮＡＮＤと６０個のインバータＩＮＶとを備えている。
これら各回路は、前段の出力端が次段の入力端へと順次
リング状に接続されており、否定論理積回路ＮＡＮＤの
他方の入力端には、外部制御パルスＰＩが入力される。

【００２３】また、否定論理積回路ＮＡＮＤを始点
（１）とする４７段目（４７）のインバータＩＮＶから
１段目（１）のインバータＩＮＶまでの各インバータ間
には、ｎチャネルのＭＯＳトランジスタとｐチャネルの
ＭＯＳトランジスタとからなるスイッチング回路ＳＷ１
が夫々設けられ、各スイッチング回路ＳＷ１の次段（４
８）〜（１）のインバータＩＮＶ及び否定論理積回路Ｎ
ＡＮＤの入力端は、スイッチング回路ＳＷ２を介して、
夫々、４５段目（４５）から３１段目（３）のインバー
タＩＮＶの出力端に接続されている。なお、スイッチン
グ回路ＳＷ２は、スイッチング回路ＳＷ１と同様、ｎチ
ャネルのＭＯＳトランジスタとｐチャネルのＭＯＳトラ
ンジスタとにより構成されている。

【００２４】このように４８段目（４８）から１段目
（１）の各インバータＩＮＶ及び否定論理積回路ＮＡＮ
Ｄの入力端に設けられた一対のスイッチング回路ＳＷ
１，ＳＷ２は、前述の連結数切換手段に相当し、当該リ
ングオシレータ４内での否定論理積回路ＮＡＮＤとイン
バータＩＮＶとの連結段数を、３１，３３，…，６１と
いうように、インバータＩＮＶの２個単位で１６段階に
切り換えるためのもので、連結数制御手段としてのデー
タ切替器２０から出力される切換信号ＤＣ０〜ＤＣ１４
によりＯＮ・ＯＦＦされる。

【００２５】データ切替器２０は、周回数カウンタ６か
ら制御パルスＴＣＰが出力されている場合には、デコー
ダ２２から出力されるデータラッチ回路２にラッチされ
た下位ビットデータＣＤＬに対応した切換信号ＤＣ０〜
ＤＣ１４を出力し、周回数カウンタ６から制御パルスＴ
ＣＰが出力されていない場合には、下位ビットデータＣ
ＤＬに対応しない全てLowレベルの切換信号ＤＣ０〜Ｄ
Ｃ１４を出力する。

【００２６】すなわち、デコーダ２２は、例えば下位ビ
ットデータＣＤＬが値「０」を表す「００００」であれ
ば切換信号ＤＣ０のみをLow レベルに、下位ビットデー
タＣＤＬが値「１」を表す「０００１」であれば切換信
号ＤＣ１のみをLow レベルに、下位ビットデータＣＤＬ
が値「１４」を表す「１１１０」であれば切換信号ＤＣ
１４のみをLow レベルに、下位ビットデータＣＤＬが値
「１５」を表す「１１１１」であれば図示しない切換信
号ＤＣ１５のみをLow レベルすることにより切換信号Ｄ
Ｃ０〜ＤＣ１４の全てをHighレベルに、というように、
入力データに対応した番号の切換信号のみがLow レベル
となり他の信号はHighレベルとなるように切換信号ＤＣ
０〜ＤＣ１４を生成するように構成されており、データ
切替器２０は、このように生成された切換信号ＤＣ０〜
ＤＣ１４を、周回数カウンタ６から制御パルスＴＣＰが
出力されている場合にのみ出力して、リングオシレータ
４内での反転回路の連結数を切り換える。

【００２７】そして上記６１個のインバータＩＮＶ及び
否定論理積回路ＮＡＮＤの内、データ切替器２０からの
切換信号ＤＣ０〜ＤＣ１５に影響されず、常にリングを
形成する１段目（１）の否定論理積回路ＮＡＮＤの入力
端は、その前段に接続されたインバータＩＮＶからの出
力をパルス信号の一周回の完了を表す周回信号ＲＣＫと
して周回数カウンタ６に出力するための出力端子として
構成されている。

【００２８】すなわち、本実施例では、この出力端子か
ら切換信号ＤＣ０〜ＤＣ１５によってリングへの接続が
切換られるインバータＩＮＶ（３２）の手前の分岐点ま
での反転回路（ＮＡＮＤ及びＩＮＶ）の個数が最も多く
なるように、常にリングを形成する３１個の反転回路
（ＮＡＮＤ及びＩＮＶ）の内の最も前段の反転回路（Ｎ
ＡＮＤ）の入力端を、周回信号ＲＣＫを取り出す出力端
子として設定している。

【００２９】なお、データ切替器２０から出力される各
切換信号ＤＣ０〜ＤＣ１４は、その信号レベルがLow レ
ベルであるときに、スイッチング回路ＳＷ１をＯＦＦ状
態，スイッチング回路ＳＷ２をＯＮ状態に制御できるよ
うに、スイッチング回路ＳＷ１のｎチャネルのＭＯＳト
ランジスタとスイッチング回路ＳＷ２のｐチャネルのＭ
ＯＳトランジスタとには直接入力され、スイッチング回
路ＳＷ１のｐチャネルのＭＯＳトランジスタとスイッチ
ング回路ＳＷ２のｎチャネルのＭＯＳトランジスタとに
はインバータＩＮＶを介して間接的に入力される。

【００３０】また上記各スイッチング回路ＳＷ１及びＳ
Ｗ２は、夫々、ｐチャネルのＭＯＳトランジスタとｎチ
ャネルのＭＯＳトランジスタとにより構成されている
が、これは、スイッチング回路ＳＷ１とＳＷ２を通過す
るパルス信号の立上がり時間と立下がり時間が等しくな
るようにするためである。

【００３１】このように構成された本実施例のリングオ
シレータ４においては、周回数カウンタ６から制御パル
スＴＣＰが出力されている場合に、否定論理積回路ＮＡ
ＮＤとインバータＩＮＶとの連結個数が、デコーダ２２
からの切換信号ＤＣ０〜ＤＣ１４により、３１（＝２⁵
−１）個から６１（＝２⁶−３）の範囲で、インバータ
ＩＮＶ２個単位で増減され、その連結個数は、３１，３
３，…６１というように必ず奇数となる。

【００３２】また初段（１）の否定論理積回路ＮＡＮＤ
は、外部制御パルスＰＴがLow レベルであれば、その前
段のインバータ出力に関係なく必ずHighレベルとなり、
制御パルスＰＴがHighレベルであれば、前段のインバー
タ出力を反転した出力レベルとなる。

【００３３】従って、外部制御パルスＰＴがLow レベル
である場合には、２段目（２）のインバータＩＮＶの出
力はLow レベル，３段目（３）のインバータＩＮＶの出
力はHighレベルというように、偶数番目のインバータＩ
ＮＶの出力がLow レベル，奇数番目のインバータＩＮＶ
の出力がHighレベルとなって安定する。

【００３４】またこの状態で、外部制御パルスＰＴがLo
w レベルからHighレベルに反転すると、否定論理積回路
ＮＡＮＤの出力が、所定の反転動作時間経過した後Low
レベルに反転し、２段目（２）のインバータＩＮＶの出
力が、所定の反転動作時間経過した後Highレベルに、３
段目（３）のインバータＩＮＶの出力が、所定の反転動
作時間経過した後Low レベルに、というように、各イン
バータＩＮＶの出力が順次反転して行き、否定論理積回
路ＮＡＮＤの前段のインバータ出力が否定論理積回路Ｎ
ＡＮＤ出力と同一レベルとなった後、再び否定論理積回
路ＮＡＮＤの出力が反転して、各インバータＩＮＶの出
力が順次反転する、といった動作を繰り返す。

【００３５】また次に、本実施例のリングオシレータ４
において、始点（１）となる起動用の否定論理積回路Ｎ
ＡＮＤ、及び３段目（３）から最終段（６１）のインバ
ータＩＮＶは、入力信号が反転してから出力信号が反転
するまでの反転動作時間が基本反転動作時間Ｔｄに設定
されており、常にリングを形成する２段目（２）のイン
バータＩＮＶの反転動作時間のみがこの基本反転動作時
間Ｔｄの２倍（２・Ｔｄ）に設定されている。

【００３６】このため外部制御パルスＰＴがHighレベル
である場合、リングを構成している否定論理積回路ＮＡ
ＮＤ及びインバータＩＮＶの出力は、夫々、これら各反
転回路の反転動作時間Ｔｄと連結個数ａとにより決定さ
れる時間｛（ａ＋１）・Ｔｄ｝毎に反転することとな
り、周回信号ＲＣＫは、その時間に応じて図２（ｂ）に
示す如く反転することとなる。

【００３７】また、反転回路の連結個数は、データ切替
器２０から出力される切換信号ＤＣ０〜ＤＣ１４によ
り、周回数カウンタ６から制御パルスＴＣＰが出力され
ていない場合には、最小の３１個に制御され、周回数カ
ウンタ６から制御パルスＴＣＰが出力されている場合に
は、デコーダ２２から出力される下位ビットデータＣＤ
Ｌに対応した個数（３１，３３，…６１）に制御される
ため、例えば、基本反転動作時間Ｔｄが１nsec. である
場合、周回信号ＲＣＫは、通常、３２nsec. 毎に反転
し、周回数カウンタ６から制御パルスＴＣＰが出力され
ているときにだけ、通常の３２nsec.に下位ビットデー
タＣＤＬに対応した時間（ＣＤＬ×２nsec.）を加えた
時間で反転することとなる。

【００３８】次に、リングオシレータ４から出力される
周回信号ＲＣＫによりリングオシレータ４内でのパルス
信号の周回回数をカウントする周回数カウンタ６は、図
４（ａ）に示す如く、周回信号ＲＣＫが反転する度にパ
ルス信号ＣＬＫを発生する反転信号発生回路３０と、ラ
ッチタイミング信号ＤＲの立ち上がりに同期してカウン
ト値が上位ビットデータＣＤＵにプリセットされ、反転
信号発生回路３０からの出力パルスＣＬＫによりカウン
ト値のカウントダウンを行ない、カウント値が１となっ
ているときに検出信号Ｂ０を出力するダウンカウンタ３
２と、ダウンカウンタ３２からの検出信号Ｂ０を反転信
号発生回路３０からの出力パルスＣＬＫの立ち上がりで
ラッチして制御パルスＴＣＰを発生するプリセット端子
付のＤ−フリップフロップ３４とから構成されている。
なお、このＤ−フリップフロップ３４には、外部制御パ
ルスＰＩの立上がりで制御パルスＴＣＰの出力を開始で
きるように、外部制御パルスＰＩ入力用のプリセット端
子が設けられている。

【００３９】また反転信号発生回路３０は、排他的論理
和回路ＥＸＯＲを備え、排他的論理和回路ＥＸＯＲの一
方の入力端に周回信号ＲＣＫを直接入力し、他方の入力
端に偶数段のインバータＩＮＶからなる遅延回路を介し
て周回信号ＲＣＫを入力するように構成されている。こ
のため反転信号発生回路３０内では、排他的論理和回路
ＥＸＯＲの一方の入力端には、周回信号ＲＣＫがそのま
ま入力され、排他的論理和回路ＥＸＯＲの他方の入力端
には、周回信号ＲＣＫがインバータＩＮＶの連結数とそ
の反転動作時間とにより決定される遅延時間だけ遅れて
入力されることとなり、周回信号ＲＣＫの反転時には、
その遅延時間だけ排他的論理和回路ＥＸＯＲの各入力端
レベルが異なる値となって、排他的論理和回路ＥＸＯＲ
からＨｉｇｈレベルの信号、即ちパルス信号ＣＬＫが出
力されることとなる。

【００４０】このように構成された周回数カウンタ６に
おいては、図４（ｂ）に示す如く、例えば上位ビットデ
ータＣＤＵが「５０」であれば、ラッチタイミング信号
ＤＲの立ち上がりに同期して、ダウンカウンタ３２にそ
の値「５０」が初期設定され、その後周回信号ＲＣＫの
反転に伴い反転信号発生回路３０から出力されるパルス
信号ＣＬＫにより、ダウンカウンタ３２のカウント値が
「４９」，「４８」…と低下して行き、そのカウント値
が「１」となった時点で検出信号Ｂ０が出力され、Ｄ−
フリップフロップ３４により、次のパルス信号ＣＬＫの
立ち上がりに同期して制御パルスＴＣＰが出力され、そ
の後、パルス信号ＣＬＫの次の立ち上がりまで制御パル
スＴＣＰの出力が継続されることとなる。

【００４１】なお、この周回数カウンタ６を構成するダ
ウンカウンタ３２は、そのカウント動作を高速で行える
ように、図５に示す如く構成されている。すなわち、図
５に示す如く、ダウンカウンタ３２は、上位ビットデー
タＣＤＵの各ビットデータに対応した１１個のフリップ
フロップ回路（１〜１１）を備え、下位のフリップフロ
ップ回路の出力を次の上位のフリップフロップ回路の入
力とすることにより、カウント動作を高速に行なうこと
のできる非同期式のダウンカウンタとして構成されてい
る。

【００４２】そして、各フリップフロップ回路が、プリ
セット端子ＰＲにラッチタイミング信号ＤＲを受けるこ
とにより、対応するビットデータをラッチし、その後、
反転信号発生回路３０から出力されるパルス信号ＣＬＫ
により、最下位のフリップフロップ回路（１）から順に
反転動作を開始し、最下位のフリップフロップ回路
（１）の出力ＱのみがHighレベルとなりそれ以外のフリ
ップフロップ回路の出力ＱがHighレベルとなった時点
（すなわち、カウント値が１になった時点）で、検出信
号Ｂ０を出力する。

【００４３】また、この検出信号Ｂ０を出力するため
に、従来のダウンカウンタのように否定論理和回路ＮＯ
ＲとインバータＩＮＶとにより構成される論理和回路Ｏ
Ｒを使用するのではなく、図５に示す如く、否定論理積
回路ＮＡＮＤと否定論理和回路ＮＯＲを組み合わせてい
る。

【００４４】この結果、本実施例のダウンカウンタ３２
によれば、従来の非同期式のダウンカウンタに比べて、
検出信号Ｂ０の出力のための論理回路の個数が少なくな
り、カウント値が所定値（この場合、値１）になって検
出信号Ｂ０を出力するまでの時間をより短くすることが
できる。

【００４５】つまり、本実施例では、ダウンカウンタ３
２のカウント動作を高速にすることにより、リングオシ
レータ４から周回数信号ＲＣＫが出力された後、周回数
信号ＲＣＫとなったパルス信号が３２段目のインバータ
ＩＮＶに入力されるまでの間に、周回数カウンタ６のカ
ウント動作が終了するようにしているのである。

【００４６】次に、モードセレクタ部８は、図６（ｂ）
に示す如く、外部制御パルスＰＩの立上がりで出力Ｑが
Low レベルとなるように初期設定され、制御パルスＴＣ
Ｐの立上がりで外部制御パルスＰＩに対応して出力Ｑが
Highレベルとなるクリア端子付Ｄ−フリップフロップ４
０と、外部から入力される選択信号ＳＥＭＤが当該装置
を発振装置として動作させることを表すHighレベルであ
れば、制御パルスＴＣＰをそのまま出力パルスＰＯとし
て外部に出力し、選択信号ＳＥＭＤが当該装置を遅延装
置として動作させることを表すLow レベルであれば、ク
リア端子付Ｄ−フリップフロップ４０からの出力を出力
パルスＰＯとして外部に出力するマルチプレクサ４２と
から構成されている。

【００４７】このため、図６（ｂ）に示す如く、このモ
ードセレクタ部８により、選択信号ＳＥＭＤがHighレベ
ルである場合には、当該装置を、発振周期が制御パルス
ＴＣＰの立上がりから次の立ち下がりとなる発振装置と
して動作させることが可能となり、また選択信号ＳＥＭ
ＤがLow レベルである場合には、外部制御パルスＰＩの
立ち上がりから制御パルスＴＣＰの立上がりまでの時間
遅れて立ち上がる信号ＰＯが出力されることから、当該
装置を、外部制御パルスＰＩ入力後出力パルスＰＯを発
生するまでの時間（遅延時間）を制御可能な遅延装置と
して動作させることが可能となる。

【００４８】また次に、セレクタ１０は、既述したよう
に、外部から入力されるデータリセット信号ＤＲＥＳＴ
に応じて、外部入力信号ＰＳ及び制御パルスＴＣＰの何
れか一方をラッチタイミング信号ＤＲとして選択し、デ
ータラッチ回路２及び周回数カウンタ６に入力する。

【００４９】従って、本実施例のデジタル制御発振装置
においては、外部制御パルスＰＩの入力前に、データリ
セット信号ＤＲＥＳＴをセレクタ１０に入力して、外部
入力信号ＰＳとしてクロックパルスを与えることによ
り、データラッチ回路２に制御データＣＤＩの初期値Ｄ
０をラッチさせることができる。そして、その後セレク
ト信号ＳＥＭＤ及び外部制御パルスＰＩを順に入力する
ことにより、制御データＣＤＩに対応した発振周期また
は遅延時間で出力パルスＰＯを発生する発振装置または
遅延装置として動作させることができる。

【００５０】すなわち、本実施例のデジタル制御発振装
置を発振装置として動作させる場合、上記のように外部
入力信号ＰＳによりデータラッチ回路２に制御データＣ
ＤＩの初期値Ｄ０をラッチさせた後、データリセット信
号ＤＲＥＳＴをLow レベルに切り換えて、セレクタ１０
が制御パルスＴＣＰをラッチタイミング信号ＤＲとして
選択するようにし、その後、図７に示す如く、セレクト
信号ＳＥＭＤ及び外部制御パルスＰＩを順次Low レベル
からHighレベルに切り換える。

【００５１】すると、この外部制御パルスＰＩの立上が
りに同期して、リングオシレータ４が周回動作を開始す
ると共に、外部制御パルスＰＩの立上がり後、リングオ
シレータ４内をパルス信号が一周回するまでの間、周回
数カウンタ６が制御パルスＴＣＰを出力する。

【００５２】周回数カウンタ６が制御パルスＴＣＰを出
力しているときには、リングオシレータ４内の反転回路
の連結個数が、データラッチ回路２にラッチされた制御
データＣＤＩの下位４ビット（下位ビットデータ）ＣＤ
Ｌに対応した個数（３１＋２・ＣＤＬ）に制御されるた
め、外部制御パルスＰＩ入力後のリングオシレータ４内
の一周回時間は、下位ビットデータＣＤＬに対応した所
定時間（３２・Ｔｄ＋ＣＤＬ・２・Ｔｄ）となる。

【００５３】例えば、制御データＣＤＩの初期値Ｄ０と
して、値２７７５６を表すデジタルデータ「１１０１１
０００１１０１１００」が入力された場合には、その下
位ビットデータＣＤＬが値１２を表す「１１００」とな
るため、この場合には、リングオシレータ４内での反転
回路の連結個数が５５（＝３１＋２４）個となり、パル
ス信号の一周回時間は５６・Ｔｄ（＝３２・Ｔｄ＋２４
Ｔｄ）となる。

【００５４】そして、リングオシレータ４内でパルス信
号が一周回すると、周回数カウンタ６から制御パルスＴ
ＣＰが出力されなくなるので、その後は、リングオシレ
ータ４内の反転回路の連結個数が最小の３１個となり、
パルス信号は最小の周回時間３２・Ｔｄで一周回するこ
ととなる。

【００５５】一方、上記のように外部制御パルスＰＩの
立上がりに同期して周回数カウンタ６から制御パルスＴ
ＣＰが出力されると、この制御パルスＴＣＰがセレクタ
１０からラッチタイミング信号ＤＲとして出力されるこ
とから、このラッチタイミング信号ＤＲにより、周回数
カウンタ６内のダウンカウンタ３２に、制御データＣＤ
Ｉの初期値Ｄ０の上位１１ビット（上位ビットデータ）
ＣＤＵがプリセットされる。

【００５６】例えば、上記のように制御データＣＤＩの
初期値Ｄ０が値２７７５６を表すデジタルデータ「１１
０１１０００１１０１１００」であれば、周回数カウン
タ６のダウンカウンタ３２には、値１７３４を表す上位
ビットデータＣＤＵ「１１０１１０００１１０」がプリ
セットされる。

【００５７】こうしてダウンカウンタ３２に上位ビット
データＣＤＵがプリセットされると、ダウンカウンタ３
２は、リングオシレータ４から出力される周回信号ＲＣ
Ｋの立上がり及び立下がりにより生成されるパルス信号
ＣＬＫによりリングオシレータ４内でのパルス信号の周
回回数をダウンカウントし、そのカウント値が１である
ときに検出信号Ｂ０を出力することにより、周回数カウ
ンタ６から、カウント値が０となると同時に制御パルス
ＴＣＰを出力させる。

【００５８】このため、外部制御パルスＰＩの入力直後
に周回数カウンタ６から制御パルスＴＣＰが出力された
後、次に制御パルスＴＣＰが出力されるまでの時間は、
上記のように、制御データＣＤＩの初期値Ｄ０が、値
「２７７５６」を表すデジタルデータ「１１０１１００
０１１０１１００」である場合には、リングオシレータ
３内でのパルス信号の周回回数がその上位ビットデータ
ＣＤＵ「１１０１１０００１１０」が表す「１７３４」
に達するまでの時間△Ｔとなる。

【００５９】 △Ｔ＝（３２・Ｔｄ＋２４・Ｔｄ）＋（３２・Ｔｄ）×１７３３ ＝２７７５６×２・Ｔｄ また次に、データラッチ回路２は、制御パルスＴＣＰの
立上がりで制御データＣＤＩの上位１１ビット（上位ビ
ットデータ）ＣＤＵをラッチし、制御パルスＴＣＰの立
下がりで制御データＣＤＩの下位４ビット（下位ビット
データ）ＣＤＬをラッチするため、上記のように外部制
御パルスＰＩの立上がりに同期して周回数カウンタ６か
ら制御パルスＴＣＰが出力されると、データラッチ回路
２は次のパルス信号の周回制御のために、その時入力さ
れている制御データＣＤＩ（Ｄ１）の上位ビットデータ
ＣＤＵ及び下位ビットデータＣＤＬを順次ラッチする。

【００６０】従って、上記のように外部制御パルスＰＩ
の入力直後に制御パルスＴＣＰを出力してから次に制御
パルスＴＣＰを出力するまでの時間を、制御データＣＤ
Ｉの初期値Ｄ０に応じて制御した後は、次に制御パルス
ＴＣＰを出力するまでの時間が、外部制御パルスＰＩの
入力直後の制御パルスＴＣＰによってデータラッチ回路
２がラッチした制御データＣＤＩ（Ｄ１）に応じて制御
されることとなる。

【００６１】そして、その後は、上記制御動作を繰り返
すことにより、制御パルスＴＣＰの出力周期が、制御デ
ータＣＤＩ（Ｄ２，Ｄ３，Ｄ４…）に対応した周期に制
御されることとなる。以上説明したように、本実施例の
デジタル制御発振装置においては、選択信号ＳＥＭＤ及
び外部制御パルスＰＩを順次立ち上げれば、制御データ
ＣＤＩに対応した発振周期で、制御パルスＴＣＰ、延い
ては出力パルスＰＯを出力する発振装置として動作す
る。また、選択信号ＳＥＭＤをLow レベルにしたまま、
外部制御パルスＰＩを立ち上げれば、その後、制御デー
タＣＤＩに対応した遅延時間経過後出力パルスＰＯを発
生する遅延装置として動作する。

【００６２】そして、出力パルスＰＯの発振周期（また
は遅延時間）は、制御データＣＤＩの下位ビットデータ
ＣＤＬに応じて、リングオシレータ４内での反転回路の
基本反転動作時間の２倍の時間（２・Ｔｄ）を１単位と
して制御され、制御データＣＤＩの上位ビットデータＣ
ＤＵにより制御されるリングオシレータ４内でのパルス
信号の周回回数に応じて広範囲に制御される。

【００６３】従って、本実施例のデジタル制御発振装置
によれば、発振周波数（または遅延時間）を、高分解能
でしかも広範囲にデジタル制御することができる。ま
た、本実施例のデジタル制御発振装置においては、リン
グオシレータ４に制御データＣＤＩの下位ビットデータ
ＣＤＬを、周回数カウンタ６に制御データＣＤＩの上位
ビットデータＣＤＵを、それぞれそのまま入力すること
により、発振周波数（または遅延時間）をデジタル制御
できるため、回路構成を複雑にすることなく実現でき
る。

【００６４】つまり、リングオシレータ４内でパルス信
号を周回させるには、奇数個の反転回路をリング状に連
結する必要があるが、この場合、反転回路の反転動作時
間を全て同じに設定すると、リングオシレータ４内での
パルス信号の周回回数と周回時間とを制御データＣＤＩ
にそのまま対応させることができないため、リングオシ
レータ４内でのパルス信号の周回回数と連結個数とから
遅延時間をデジタル制御するには、制御データＣＤＩ
を、遅延時間を制御可能なデータに変換する必要があ
る。

【００６５】しかし、本実施例では、リングオシレータ
４内の２段目（２）のインバータＩＮＶの反転動作時間
を基本反転動作時間Ｔｄの２倍に設定することにより、
リングオシレータ４内でのパルス信号の周回回数と上位
ビットデータＣＤＵ、リングオシレータ４内での反転回
路の連結個数と制御データＣＤＩの下位ビットデータＣ
ＤＬ、をそれぞれ対応させているため、こうした信号処
理回路を設ける必要がないのである。また更に、本実施
例のデジタル制御発振装置においては、制御パルスＴＣ
Ｐの立上がりで制御データＣＤＩの上位ビットデータＣ
ＤＵをラッチし、そのラッチした上位ビットデータＣＤ
Ｕを次の制御パルスＴＣＰの立上がりで周回数カウンタ
６にセットするようにし、更に制御パルスＴＣＰの立下
がりで制御データＣＤＩの下位ビットデータＣＤＬをラ
ッチし、そのラッチした下位ビットデータＣＤＬを次の
制御パルスＴＣＰ発生時の連結個数制御に使用するよう
にされているため、リングオシレータ４内では、制御パ
ルスＴＣＰの発生・非発生に関係なく、パルス信号が連
続的に周回することとなり、制御パルスＴＣＰの発生の
度にパルス信号の周回動作を一旦停止して、再起動させ
る必要はない。

【００６６】つまり、本実施例のようにリングオシレー
タ４を用いて発振周波数を制御する場合、制御パルスＴ
ＣＰの発生時にリングオシレータ４の周回動作を一旦停
止して、制御データＣＤＩを読み込み、周回数カウンタ
６のカウント値及び反転回路の連結個数を設定し、その
後リングオシレータ４の周回動作を起動するようにして
もよいが、この場合、リングオシレータ４の周回動作の
停止から起動までの時間が、発振周期に対するオフセッ
ト時間となって、発振周波数の上限がこのオフセット時
間により制限されることとなる。

【００６７】しかし、本実施例では、上記のようにリン
グオシレータ４内でパルス信号を周回させながら制御デ
ータ等の切換を行なうことができるように、リングオシ
レータ４における周回信号ＲＣＫの出力端子位置，切換
信号ＤＣ０〜ＤＣ１４により連結個数が切り換えられる
インバータＩＮＶの配置，及び反転回路の総数を設定し
ているため、リングオシレータ４内でのパルス信号の周
回動作を連続的に実行できるようになり、上記問題を解
決することができるのである。

【００６８】以上説明したように本実施例のデジタル制
御発振装置によれば、発振周波数（または遅延時間）
を、広範囲かつ高分解能でデジタル制御することができ
るようになるのであるが、発振周波数（または遅延時
間）は、リングオシレータ４内でのパルス信号の周回動
作によって決定されるため、リングオシレータ４を構成
している反転回路の反転動作時間が変化すると、制御デ
ータＣＤＩに対応して発振周波数（または遅延時間）を
正確に制御できなくなってしまう。

【００６９】しかし本実施例のデジタル制御発振装置
は、発振周波数をデジタル制御可能であるため、デジタ
ル制御発振装置からの出力パルスＰＯの出力周期と、水
晶発振器等の基準発振器からの出力パルスの基準周期と
を比較して、その割合に応じた補正データを予め設定し
ておき、この補正データにより外部から入力される制御
データＣＤＩを補正して入力するようにすれば、発振周
波数の補正を簡単、且つ確実に行なうことができるよう
になる。

【００７０】以下、この補正データを求めるための補正
データ演算装置の一例について、図８および図９を用い
て説明する。図８に示す如く、この補正データ演算装置
は、入力パルスの位相差を符号化するパルス位相差符号
化回路８１，８２と、パルス位相差符号化回路８１，８
２からの符号化データに基づき補正データＤｏを算出す
る補正値演算回路８３とから構成されており、一方のパ
ルス位相差符号化回路８１には、水晶発振器等の基準発
振器からの基準パルスＰＡと上記実施例のデジタル制御
発振装置からの出力パルスＰＯとを入力し、他方のパル
ス位相差符号化回路８２には、水晶発振器等の基準発振
器からの基準パルスＰＡとこの基準パルスＰＡを一定時
間遅延させた基準パルスＰＢとを入力するようにされて
いる。なお、パルス位相差符号化回路８１に入力する出
力パルスＰＯは、デジタル制御発振装置を、出力パルス
ＰＯの出力周期が基準パルスＰＡと同じ周期となるよう
に制御データＣＤＩを入力して動作させたときの信号で
ある。

【００７１】また上記各パルス位相差符号化回路８１，
８２は、図９に示す如く、論理和回路ＯＲ，否定論理積
回路ＮＡＮＤ，及び偶数個のインバータＩＮＶをリング
状に連結したリング遅延パルス発生回路８４と、カウン
タ８６と、パルスセレクタ８８と、エンコーダ９０とか
ら構成されている。このパルス位相差符号化回路８１，
８２は、本願出願人が特願平２−１５８６５号等にて先
に提案した回路であり、次のように動作する。

【００７２】すなわち、上記各パルス位相差符号化回路
８１，８２においては、リング遅延パルス発生回路８４
の論理和回路ＯＲの入力端に基準パルスＰＡが与えられ
る。するとリング遅延パルス発生回路８４の途中からそ
の基準パルスＰＡが通過したインバータＩＮＶの個数に
よって遅延時間が決まるところの複数の遅延パルスが出
力され、パルスセレクタ８８に入力される。またパルス
セレクタ８８には、もう一方のパルス信号、すなわち出
力パルスＰＯ又は基準パルスＰＢが入力され、出力パル
スＰＯ又は基準パルスＰＢが入力されると、基準パルス
ＰＡが達している段のリング遅延パルス発生回路８４か
らの入力だけをパルスセレクタ８８が選択し、この選択
された入力に対応する信号をエンコーダ９０に出力す
る。するとエンコーダ９０からはその入力に対応する２
進数デジタル信号が出力される。またリング遅延パルス
発生回路８４の最終段のインバータＩＮＶ出力は論理和
回路ＯＲに接続されているため、リングを構成している
全回路による遅延時間を伴って、基準パルスＰＡが論理
和回路ＯＲに戻り、この結果、基準パルスＰＡはリング
遅延パルス発生回路８４内を周回する。カウンタ８６
は、この周回回数をカウントするために最終段のインバ
ータＩＮＶ出力に接続されており、そのカウント結果を
エンコーダ９０の出力の上位ビットとして出力する。

【００７３】この結果、図８（ｂ）に示す如く、上記各
パルス位相差符号化回路８１，８２からの出力により、
基準パルスＰＡと出力パルスＰＯ，又は基準パルスＰＡ
と基準パルスＰＢの時間差が、デジタル値ＤAO又はＤAB
として得られることとなる。なお、上記パルス位相差符
号化回路８１，８２の構成等については、特願平２−１
５８６５号等に詳述されているため、これ以上の説明は
省略する。

【００７４】このようにパルス位相差符号化回路８１に
より、デジタル制御発振装置からの出力パルスＰＯと水
晶発振器等の基準発振器からの基準パルスＰＡとの時間
差を表すデジタル値ＤAOが得られ、パルス位相差符号化
回路８２により、基準パルスＰＡと基準パルスＰＢとの
時間差を表すデジタル値ＤABが得られる。そしてこうし
て得られたデジタル値ＤAB，ＤAOの内、デジタル値ＤAB
は同じ周期の基準パルスＰＡ，ＰＢの入力時間差を表す
ものであり、その時間差も既知であるため、得られたデ
ジタル値ＤABは基準時間データとして使用できることが
できる。一方デジタル値ＤAOは、単に基準パルスＰＡの
立上がりと出力パルスＰＯの立上がりの時間差を表すも
のであるため、このデジタル値ＤAOから基準パルスＰＡ
と出力パルスＰＯとの周期のずれを直接求めることがで
きない。

【００７５】そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰＯの周期の時間差に対
応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。なお、このデジタル値△ＤAOは、正であれば出力パ
ルスＰＯの周期が基準パルスＰＡより長く、逆に△ＤAO
が負であれば出力パルスＰＯの周期が基準パルスＰＡよ
り短いことを表している。

【００７６】そして次に、このデジタル値△ＤAOを、上
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰＯと基準パルスＰＡと
の時間差を正確に表す時間差データＴAO（＝ＴAB・△Ｄ
AO／ＤAB）を求め、この時間差データＴAOを、基準パル
スＰＡの基準発振周期ＴＡに加えて、出力パルスＰＯの
実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この発振
周期ＴＯにより基準発振周期ＴＡを除算することによ
り、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。

【００７７】この結果、例えば発振周波数１ＭＨｚ（発
振周期１０００nsec. ）の基準発振器を使って補正デー
タを求めるために、制御データＣＤＩによりデジタル制
御発振装置を１０００nsec. の発振周期で動作させたと
き、実際の発振周期が８００nsec. である場合には、時
間差データＴAOとして−２００nsec. が求められ、発振
周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝１０００
nsec. ）とから８００nsec. となり、補正データＤｏと
して、１．２５（＝１０００／８００）が求められる。

【００７８】従ってその後デジタル制御発振装置を動作
させる際には、制御データＣＤＩをこの補正データＤｏ
により補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤＩ）を入力す
ることにより、制御データＣＤＩに対応した発振周期で
出力パルスＰＯを発生させることができる。

【００７９】また次に上記実施例のデジタル制御発振装
置は、デジタルデータＤＣＩにより発振周波数を数十Ｍ
Ｈｚの高周波領域までデジタル制御可能であるため、通
信装置やモータ制御装置等で使用される高周波用のＰＬ
Ｌにも適用することができ、例えば図１０（ａ）に示す
如く、周波数可変発振器９２に上記実施例のデジタル制
御発振装置を、位相比較器９４に上記図１０に示したパ
ルス位相差符号化回路を、ループフィルタ９６に周知の
デジタルフィルタを用いて、ＰＬＬを構成すれば、Ａ／
Ｄ変換器等を必要としない、高周波のデジタルＰＬＬを
構成することができる。

【００８０】なお、図１０（ｂ）はこのデジタルＰＬＬ
の動作を表すタイムチャートであり、周波数可変発振器
９２からの出力パルスＰＯと外部から入力される基準パ
ルスＰＣとの位相差が、位相比較器９４によりのデジタ
ル値ＤＡとして求められ、そのデジタル値ＤＡがループ
フィルタ９６にてデジタル値ＤＢに変換されて、周波数
可変発振器９２に入力され、この結果、出力パルスＰＯ
が基準パルスＰＣに制御されることを表している。そし
てこのようなＰＬＬでは、上述のデジタル制御発振装置
のリングオシレータのインバータ反転時間変動は自動的
に補正されるため（フィードバックがかかっているた
め）、発振周波数制御データの補正を行なう必要はな
い。

【図面の簡単な説明】

【図１】実施例のデジタル制御発振装置の構成を表すブ
ロック図である。

【図２】実施例のデータラッチ回路２の構成及びその動
作を表す説明図である。

【図３】実施例のリングオシレータ４の構成及びその動
作を表す説明図である。

【図４】実施例の周回数カウンタ６の構成及びその動作
を表す説明図である。

【図５】実施例の周回数カウンタ６内のダウンカウンタ
３２の構成を表す構成図である。

【図６】実施例のモードセレクタ部８の構成及びその動
作を表す説明図である。

【図７】実施例のデジタル制御発振装置全体の動作を表
すタイムチャートである。

【図８】実施例のデジタル制御発振装置の発振周期を補
正するための補正データを求める補正データ演算装置の
構成及びその動作を表す説明図である。

【図９】補正データ演算装置のパルス位相差符号化回路
８１，８２の構成を表す回路図である。

【図１０】実施例のデジタル制御発振装置を用いたデジ
タルＰＬＬの構成を及びその動作を表す説明図である。

【符号の説明】

２…データラッチ回路 ４…リングオシレータ ６
…周回数カウンタ ８…モードセレクタ部 １０…セレクタ ２０…デ
ータ切替器 ２２…デコーダ ３０…反転信号発生回路 ３２…
ダウンカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号を反転して出力する反転回路を
   奇数個リング状に連結すると共に、該反転回路の一つ
   を、反転動作を外部から制御可能な起動用反転回路とし
   て構成し、該起動用反転回路の反転動作開始に伴いパル
   ス信号を周回させるパルス周回回路と、 該パルス周回回路内でリング状に連結される反転回路の
   個数を偶数個単位で増減させる連結数切換手段と、 前記パルス周回回路内にて常時リングを形成する所定の
   反転回路からの出力信号の反転タイミングを、パルス信
   号の一周回終了タイミングとして検出する反転タイミン
   グ検出手段と、 該反転タイミング検出手段からの検出信号に基づき前記
   パルス周回回路内でのパルス信号の周回回数をカウント
   し、該周回回数が所定の目標周回回数に達すると、次に
   前記反転タイミング検出手段から検出信号が出力される
   までの間、制御パルスを発生するカウント手段と、 該カウント手段から出力される制御パルスで、外部から
   入力されるデジタルデータの内の上位所定ビット及び下
   位所定ビットを各々ラッチするデータラッチ手段と、 前記カウント手段から出力される制御パルスで、前記デ
   ータラッチ手段が今までラッチしていた上位ビットデー
   タを前記目標周回回数として前記カウント手段にセット
   する目標周回回数設定手段と、 前記カウント手段から前記制御パルスが出力されている
   とき、前記連結数切換手段を介して、前記パルス周回回
   路内での反転回路の連結個数を前記データラッチ手段が
   ラッチしている下位ビットデータに対応した連結個数に
   制御し、それ以外は前記反転回路の連結個数を最小の連
   結個数に制御する連結数制御手段と、 を備え、前記カウント手段のカウント動作，前記データ
   ラッチ手段のラッチ動作，及び前記連結数制御手段の制
   御動作が、前記パルス周回回路における前記反転タイミ
   ング検出手段の接続位置から前記連結数切換手段が反転
   回路の連結個数を増減する分岐点までの反転回路によっ
   て生じる遅延時間内に終了するよう、該接続位置から分
   岐点までの反転回路の個数を設定すると共に、前記カウ
   ント手段からの制御パルスを発振信号として外部に出力
   するよう構成してなることを特徴とするデジタル制御発
   振装置。