JP3592998B2 - 周波数逓倍回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、周波数逓倍回路に関するもので、特に、テレビジョン用の3次元YC分離回路などで使用され得るデジタル周波数逓倍回路に関するものである。
【0002】
【従来の技術】
従来、入力信号を周波数逓倍する方法としては、PLL(Phase Locked Loop)回路を使用した方法がよく知られている。
【0003】
図4は、PLL回路を使用した一般的な周波数逓倍回路の構成例を示すものである。
【0004】
この周波数逓倍回路は、たとえば、電圧制御発振器(VCO)101、分周回路102、位相比較器103およびフィルタ104を備えて構成されている。この周波数逓倍回路では、入力信号と分周回路102の出力の位相差が一定になるような帰還制御が行われる。そして、最終的には、VCO101より入力信号の逓倍の周波数に相当する出力信号(逓倍出力)が発生されるようになっている。
【0005】
すなわち、VCO101は、入力信号の逓倍の周波数をセンター周波数として発振するもので、その発振周波数がフィルタ104からの制御電圧によって可変とされるようになっている。
【0006】
分周回路102は、上記VCO101の出力を入力信号と同じ周波数に分周するためのもので、その分周した信号を位相比較器103に出力するようになっている。
【0007】
位相比較器103は、入力信号と上記分周回路102からの信号との位相差を検出し、その位相差に応じた誤差信号をフィルタ104に出力するようになっている。
【0008】
フィルタ104は、上記位相比較器103からの誤差信号を平滑化するためのLPF(Low Pass Filter)で、上記VCO101にフィードバックされる制御電圧を生成するようになっている。
【0009】
しかしながら、このようなPLL回路を使用した周波数逓倍回路は、VCO101がアナログ回路により構成されるものであるため、1チップ化してデジタル集積回路(以下、デジタルIC)に内蔵しようとする場合に、チップ面積を増大させるという問題があった。
【0010】
特に、専用の電源端子やLPFを接続するための端子を追加する必要から、端子数の増加をともなうとともに、デジタルICの出荷試験の際にアナログ回路のための専用テストを行わなければならないなど、製品コストを高騰させる要因にもなっていた。
【0011】
【発明が解決しようとする課題】
上記したように、従来においては、PLL回路を使用することにより入力信号を周波数逓倍することができるものの、アナログ方式のPLL回路を採用する周波数逓倍回路の場合、これを内蔵するデジタルICのチップ面積を増大させるなどの問題があった。
【0012】
そこで、この発明は、アナログ方式のPLL回路を採用することなく、入力信号の周波数の2n 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供することを目的としている。
【0013】
【課題を解決するための手段】
本願発明の一態様によれば、入力信号を基準クロックに同期させるためのフリップフロップ回路、前記入力信号の周期をカウントする第1のカウンタ回路、および、この第1のカウンタ回路のカウント値をラッチするラッチ回路を有し、前記基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
また、本願発明の一態様によれば、入力信号の周期をカウントする第1のカウンタ回路のカウント値をラッチするラッチ回路を有し、基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する、前記分周回路からの逓倍出力をクロックとしてカウント動作する第2のカウンタ回路と、この第2のカウンタ回路のカウント値と前記ラッチ回路のラッチデータの下位nビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを有してなる制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【0014】
さらに、本願発明の一態様によれば、(m+n)ビットの第1のカウンタ回路とラッチ回路とを備え、基準クロックを計数することによって入力信号の周期を計測する計測回路部と、前記基準クロックの分周を行うmビットの分周回路と、この分周回路の逓倍出力をもとに、そのカウント値を出力するnビットの第2のカウンタ回路と、このnビットの第2のカウンタ回路より供給される前記カウント値と、前記計測回路部で計測された前記入力信号の周期データの下位nビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを具備し、前記入力信号の1周期の期間内に、前記入力信号の周波数の2n 倍の逓倍出力を発生するようにしたことを特徴とする周波数逓倍回路が提供される。
【0015】
この発明の周波数逓倍回路によれば、デジタル回路のみで構成できるようになる。これにより、デジタルICにも容易に内蔵することが可能となるものである。
【0016】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0017】
図1は、本発明の一実施形態にかかる、デジタル周波数逓倍回路の構成を概略的に示すものである。
【0018】
ここで、このデジタル周波数逓倍回路は、入力信号の周期データを1/2n した商Qとその余りRとから、Rの値に応じて、周波数逓倍用カウンタの分周比をQ分周とQ+1分周とに切り換えることにより、入力信号の周波数の2n 倍となる逓倍出力を得るものである。すなわち、2n 回の分周動作のうち、Rの値に相当する回数をQ+1分周とし、それ以外(2n −R)をQ分周とすることで、入力信号の1周期内の出力パルス数が整数比(2n )となるようにするものである。
【0019】
なお、説明を簡単化するために、ここでは、入力信号の周期データを“910”とし、入力信号の32倍の周波数に相当する逓倍出力が発生されるように構成した場合を例に説明する(Q×32+R=910 → Q=28、R=14)。
【0020】
図1に示すように、このデジタル周波数逓倍回路は、たとえば、周期計測回路部11と、大小比較器21と、データセレクタ31と、分周回路41と、5bit(アップ)カウンタ回路51とを有して構成されている。
【0021】
周期計測回路部11は、入力信号Aを基準クロックに同期させるための同期用フリップフロップ回路(F/F)12、10(m+n)bitの(アップ)カウンタ回路13、および、10bitのラッチ回路14により構成され、入力信号Aの立ち上がりエッジのタイミングで、上記F/F12の出力信号Bに同期して、上記カウンタ回路13のカウント値(0〜909)Cを上記ラッチ回路14にラッチするとともに、同時に上記カウンタ回路13のカウント値Cを“0”クリアすることによって、入力信号Aの周期を計測するようになっている。この場合、上記ラッチ回路14のラッチデータ(計測結果)Dは、入力信号Aの周期データ“910”よりも“1”だけ小さい“909”となる。
【0022】
大小比較器21は、上記ラッチ回路14でラッチされたラッチデータDの下位5ビットデータ(R)Dbと上記5bitカウンタ回路51のカウント値Eとを比較し、その大小関係を算出するものである。
【0023】
データセレクタ31は、上記大小比較器21の比較結果(大小関係)Fにもとづいて、上記ラッチデータDの上位5ビットデータ(Q)Da、もしくは、この上位5ビットデータDaから“1”を減算したデータ(Q−1)Da’のいずれか一方を、出力データGとして上記分周回路41に出力するようになっている。すなわち、上記大小比較器21での比較の結果、上記5bitカウンタ回路51のカウント値Eよりも上記ラッチデータDの下位5ビットデータDbの方が「大」の場合、上記分周回路41に対して、上記ラッチデータDの上位5ビットデータ(28)Daを出力し、それ以外は、上記ラッチデータDの上位5ビットデータDaから“1”が減算されたデータ(27)Da’を出力するように構成されている。
【0024】
分周回路41は、上記データセレクタ31より出力される出力データGに応じて基準クロックの分周を行うもので、一致検出回路42および周波数逓倍用カウンタとしての5bit(アップ)カウンタ回路43を備えてなる構成とされている。そして、この分周回路41からは、上記一致検出回路42の出力にしたがって、上記カウンタ回路43のカウント値の最上位ビットHが、入力信号Aの32倍の周波数に相当する出力信号(逓倍出力)として取り出されるようになっている。
【0025】
なお、この分周回路41は、上記データセレクタ31からの出力データGよりも“1”だけ大きい回数の分周動作を行うように構成されており、そのため、上記したように、上記5bitカウンタ回路51のカウント値Eよりも上記ラッチデータDの下位5ビットデータ(R)Dbの方が「大」の場合を除いて、あらかじめ上記ラッチデータDの上位5ビットデータDaよりも“1”だけ小さい値(Da’)が、上記データセレクタ31より出力データGとして出力されるようになっている。
【0026】
5bitカウンタ回路51は、上記カウンタ回路43からの逓倍出力(最上位ビットH)をクロックとしてカウント動作し、そのカウント値Eを上記大小比較器21に出力するものである。このカウンタ回路51は、上記10bitカウンタ回路13の場合と同様に、入力信号Aの立ち上がりエッジのタイミングでカウント値Eが“0”クリアされるようになっている。
【0027】
図2は、上記した構成の動作を示すタイミングチャートである。
【0028】
同図(a)は入力信号Aであり、説明の都合上、その周期データが“910”とされている。
【0029】
同図(b)はF/F12の出力信号Bであり、10bitカウンタ回路13および5bitカウンタ回路51のリセットパルス、並びに、ラッチ回路14のラッチパルスである。
【0030】
同図(c)は、10bitカウンタ回路13のカウント値Cを示す信号(0〜909)である。
【0031】
同図(d)は、ラッチ回路14のラッチデータ(909)Dである。
【0032】
同図(e)は、上記ラッチデータDの上位5ビットデータ(Q)Daである。
【0033】
同図(f)は、上記ラッチデータDの下位5ビットデータ(R)Dbである。
この場合、ラッチデータDが“909”となるため、上記下位5ビットデータDbは、入力信号Aの周期データを1/2n した際の余りR(14)よりも“1”だけ小さい“13”となる。
【0034】
同図(g)は、5bitカウンタ回路51のカウント値Eを示す信号(0〜31)である。
【0035】
同図(h)は大小比較器21の比較結果Fを示す信号であり、上記5bitカウンタ回路51のカウント値Eが“0〜13”の場合に上記ラッチデータDの下位5ビットデータDbの方が「大」となり、それ以外(“14〜31”)の場合に「小」となる。
【0036】
同図(i)はデータセレクタ31の出力データGを示す信号であり、上記比較結果Fが「大」の場合には上記ラッチデータDの上位5ビットデータ(Q=28)Daとなり、上記比較結果Fが「小」の場合には上記データ(Q−1=27)Da’となる。
【0037】
同図(j)は5bitカウンタ回路43のカウント値の最上位ビットHを示す信号(逓倍出力)であり、その周期は、上記データセレクタ31の出力データGが“28”のときには29クロック(CP)分の分周となり、上記出力データGが“27”のときには28クロック分の分周となる。
【0038】
すなわち、入力信号Aの1周期期間内に29分周が14回行われ、残りの期間内に28分周が行われる。したがって、Q×32+R=910 → Q=28、R=14だとすると、入力信号Aの1周期期間内において、28×(32−14)+29×14=910クロック分のカウント動作が行われることになり、入力信号Aの32倍の周波数に相当する逓倍出力が得られる。
【0039】
上記したように、周波数逓倍回路をデジタル回路のみで構成できるようにしている。
【0040】
すなわち、基準クロックをもとに入力信号の周期を計測するとともに、この計測結果と所望の逓倍比とにもとづいて、上記基準クロックを分周する分周回路の分周比を制御するようにしている。これにより、アナログ方式のPLL回路を使用することなしに、入力信号の周波数の2n 倍の逓倍出力を発生させることが可能となる。したがって、周波数逓倍回路をデジタル回路のみで構成できるようになる結果、デジタルICにも容易に内蔵することが可能となり、チップ面積の増大や製品コストの高騰を軽減できるようになるものである。
【0041】
なお、上記した本発明の一実施形態においては、入力信号の1周期期間内に行われる分周動作を2分割し、その前半と後半とで、29分周と28分周とを完全に分けて行うようにした場合について説明したが、これに限らず、たとえば29分周と28分周とをランダムに行うようにすることも可能である。
【0042】
図3は、上記した構成において、5bitカウンタ回路51のデータの並びを逆接続した場合の、大小比較器21の比較結果を示すものである。
【0043】
このような構成とした場合、入力信号の1周期期間内における大小比較器21の比較結果(大小関係)を、その総数を変えることなく、ランダムに出力させることが可能となる。したがって、入力信号の1周期期間内において、28分周と29分周の各分周動作をランダムに実行できるようになる。
【0044】
特に、制御対象の周波数が逓倍出力の周波数成分に依存するような場合においては、入力信号の1周期期間内に行われる各分周動作をランダムに実行できるようにすることによって、より良好な制御が可能となる。すなわち、周波数発電機などから得た検出信号の周期を計測して制御対象の周波数を制御するような場合、周波数制御のサンプリング周波数(被計測信号の周波数)を高くすることにより、制御性を改善できる。その際、入力信号の1周期期間内に行われる各分周動作をランダムに実行できるようにした場合の方が、周波数検出誤差の低域周波数成分が少なくなり、周波数制御の性能が良好になる(一般に、高域周波数成分は制御ループ中のLPFの特性により抑制されるため、低域周波数成分に比べ除去される比率が高い)。
【0045】
その他、本願発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0046】
【発明の効果】
以上、詳述したようにこの発明によれば、アナログ方式のPLL回路を採用することなく、入力信号の周波数の2n 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供できる。
【図面の簡単な説明】
【図1】この発明の一実施形態にかかる、デジタル周波数逓倍回路の構成例を示す概略ブロック図。
【図2】同じく、上記したデジタル周波数逓倍回路の動作を説明するために示すタイミングチャート。
【図3】この発明の他の実施形態にかかり、大小比較器の比較結果をランダムに出力できるようにした場合を例に示す概略図。
【図4】従来技術とその問題点を説明するために、PLL回路を使用した一般的な周波数逓倍回路の構成例を示す概略ブロック図。
【符号の説明】
11…周期計測回路部
12…同期用フリップフロップ回路
13…10bitアップカウンタ回路
14…10bitラッチ回路
21…大小比較器
31…データセレクタ
41…分周回路
42…一致検出回路
43,51…5bitアップカウンタ回路
Claims (7)
- 入力信号を基準クロックに同期させるためのフリップフロップ回路、前記入力信号の周期をカウントする第1のカウンタ回路、および、この第1のカウンタ回路のカウント値をラッチするラッチ回路を有し、前記基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、
前記基準クロックを分周する分周回路と、
この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する制御回路と
を具備したことを特徴とする周波数逓倍回路。 - 入力信号の周期をカウントする第1のカウンタ回路のカウント値をラッチするラッチ回路を有し、基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、
前記基準クロックを分周する分周回路と、
この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する、前記分周回路からの逓倍出力をクロックとしてカウント動作する第2のカウンタ回路と、この第2のカウンタ回路のカウント値と前記ラッチ回路のラッチデータの下位nビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを有してなる制御回路と
を具備したことを特徴とする周波数逓倍回路。 - (m+n)ビットの第1のカウンタ回路とラッチ回路とを備え、基準クロックを計数することによって入力信号の周期を計測する計測回路部と、
前記基準クロックの分周を行うmビットの分周回路と、
この分周回路の逓倍出力をもとに、そのカウント値を出力するnビットの第2のカウンタ回路と、
このnビットの第2のカウンタ回路より供給される前記カウント値と、前記計測回路部で計測された前記入力信号の周期データの下位nビットとを比較する比較器と、
この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタと
を具備し、
前記入力信号の1周期の期間内に、前記入力信号の周波数の2n 倍の逓倍出力を発生するようにしたことを特徴とする周波数逓倍回路。 - 前記計測回路部は、さらに、入力信号を基準クロックに同期させるためのフリップフロップ回路を有して構成されることを特徴とする請求項2または3に記載の周波数逓倍回路。
- 前記セレクタは、前記入力信号の周期データを1/2n した商Qとその余りRとから、Rの値に応じて、Q分周とQ+1分周のいずれかを前記分周比として選択するものであることを特徴とする請求項2または3に記載の周波数逓倍回路。
- 前記セレクタは、2n 回の分周動作のうち、Rの値に相当する回数はQ+1分周を選択し、それ以外(2n −R)はQ分周を選択することを特徴とする請求項5に記載の周波数逓倍回路。
- 前記第2のカウンタ回路は、そのデータの並びを逆接続することによって、前記データの下位nビットとの比較のためのカウント値とすることを特徴とする請求項2または3に記載の周波数逓倍回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000153384A JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000153384A JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001332962A JP2001332962A (ja) | 2001-11-30 |
JP3592998B2 true JP3592998B2 (ja) | 2004-11-24 |
Family
ID=18658645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000153384A Expired - Fee Related JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3592998B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013146399A1 (ja) * | 2012-03-26 | 2013-10-03 | コニカミノルタ株式会社 | 画像記録装置 |
-
2000
- 2000-05-24 JP JP2000153384A patent/JP3592998B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2001332962A (ja) | 2001-11-30 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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