JPH10135838A - Ｃｍｉ／ｎｒｚ変換回路 - Google Patents
Ｃｍｉ／ｎｒｚ変換回路Info
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- JPH10135838A JPH10135838A JP8287951A JP28795196A JPH10135838A JP H10135838 A JPH10135838 A JP H10135838A JP 8287951 A JP8287951 A JP 8287951A JP 28795196 A JP28795196 A JP 28795196A JP H10135838 A JPH10135838 A JP H10135838A
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Abstract
(57)【要約】
【課題】ＨＤＬＣ転送方式等におけるＣＭＩデコーダと
してのＣＭＩ／ＮＲＺ変換回路に関し、ＰＬＬ回路を使
わず、ディジタル回路により構成する。 【解決手段】ＣＭＩ符号データの転送クロックを生成す
るとともに該転送クロックの中点を検出し、該中点にお
ける該ＣＭＩ符号データの変化点を検出し該データ変化
点から次の該中点まで保持した保持信号を該転送クロッ
クに基づいてＮＲＺ符号データに変換する。
してのＣＭＩ／ＮＲＺ変換回路に関し、ＰＬＬ回路を使
わず、ディジタル回路により構成する。 【解決手段】ＣＭＩ符号データの転送クロックを生成す
るとともに該転送クロックの中点を検出し、該中点にお
ける該ＣＭＩ符号データの変化点を検出し該データ変化
点から次の該中点まで保持した保持信号を該転送クロッ
クに基づいてＮＲＺ符号データに変換する。
Description
【発明の属する技術分野】本発明は、ＣＭＩ／ＮＲＺ変
換回路に関し、特にＨＤＬＣ転送方式等におけるＣＭＩ
デコーダとしてのＣＭＩ／ＮＲＺ変換回路に関するもの
である。
換回路に関し、特にＨＤＬＣ転送方式等におけるＣＭＩ
デコーダとしてのＣＭＩ／ＮＲＺ変換回路に関するもの
である。
【０００１】ＨＤＬＣ転送方式等においては、タイミン
グ抽出を容易にしてフレームの先頭位置情報などの付加
的な情報を送るためにＣＭＩ（Code Mark Inversion)符
号則のバイオレーションを利用して伝送しているが、こ
のようなＣＭＩ符号則を実際のデータとして使用するた
めにはＮＲＺ(Non-Return to Zero)符号に変換するため
のＣＭＩ／ＮＲＺ変換回路が必要となる。
グ抽出を容易にしてフレームの先頭位置情報などの付加
的な情報を送るためにＣＭＩ（Code Mark Inversion)符
号則のバイオレーションを利用して伝送しているが、こ
のようなＣＭＩ符号則を実際のデータとして使用するた
めにはＮＲＺ(Non-Return to Zero)符号に変換するため
のＣＭＩ／ＮＲＺ変換回路が必要となる。
【０００２】
【従来の技術】図１２は従来より知られているＣＭＩ／
ＮＲＺ変換回路を示したもので、６１はＣＭＩ符号デー
タからＮＲＺ符号データへの符号則変換部を示してお
り、この符号則変換部６１にはやはりＣＭＩ符号データ
を入力してサンプリングクロックを与えるＰＬＬ回路６
２が接続されている。
ＮＲＺ変換回路を示したもので、６１はＣＭＩ符号デー
タからＮＲＺ符号データへの符号則変換部を示してお
り、この符号則変換部６１にはやはりＣＭＩ符号データ
を入力してサンプリングクロックを与えるＰＬＬ回路６
２が接続されている。
【０００３】そして、このＰＬＬ回路６２には更に時定
数を設定するためのメカニカルフィルタ６３が外付け接
続されている。
数を設定するためのメカニカルフィルタ６３が外付け接
続されている。
【０００４】図１３には、図１２に示した符号則変換部
６１におけるＣＭＩ／ＮＲＺ変換のタイムチャートが示
されている。すなわち、ＣＭＩ符号は、論理値の“０”
を“０１”信号に変換し、論理値の“１”を“１１”又
は“００”の交互に変化する信号に変換したものである
ので、符号則変換部６１では、このようなＣＭＩ符号デ
ータからＰＬＬ回路６２からのサンプリングクロックに
従って転送クロックを生成するとともに、この転送クロ
ックを用いてをＮＲＺ符号データに変換し出力してい
る。
６１におけるＣＭＩ／ＮＲＺ変換のタイムチャートが示
されている。すなわち、ＣＭＩ符号は、論理値の“０”
を“０１”信号に変換し、論理値の“１”を“１１”又
は“００”の交互に変化する信号に変換したものである
ので、符号則変換部６１では、このようなＣＭＩ符号デ
ータからＰＬＬ回路６２からのサンプリングクロックに
従って転送クロックを生成するとともに、この転送クロ
ックを用いてをＮＲＺ符号データに変換し出力してい
る。
【０００５】そして、上記のサンプリングクロックは、
メカニカルフィルタ６３を接続したＰＬＬ回路６２が受
信したＣＭＩ符号データより抽出されている。
メカニカルフィルタ６３を接続したＰＬＬ回路６２が受
信したＣＭＩ符号データより抽出されている。
【０００６】
【発明が解決しようとする課題】上記のような従来のＣ
ＭＩ／ＮＲＺ変換回路は、符号則変換部６１において用
いるサンプリングクロックを抽出するためのＰＬＬ回路
６２にメカニカルフィルタ６３を外付け接続しているた
め、実装面積及び価格の両方において大きくなってしま
うという問題があった。
ＭＩ／ＮＲＺ変換回路は、符号則変換部６１において用
いるサンプリングクロックを抽出するためのＰＬＬ回路
６２にメカニカルフィルタ６３を外付け接続しているた
め、実装面積及び価格の両方において大きくなってしま
うという問題があった。
【０００７】従って本発明は、ＰＬＬ回路を使わず、デ
ィジタル回路により構成したＣＭＩ／ＮＲＺ変換回路を
実現することを目的とする。
ィジタル回路により構成したＣＭＩ／ＮＲＺ変換回路を
実現することを目的とする。
【０００８】
〔１〕上記の目的を達成するため、本発明に係るＣＭＩ
／ＮＲＺ変換回路は、ＣＭＩ符号データの転送クロック
の中点を検出する中点検出回路と、該中点における該Ｃ
ＭＩ符号データの変化点を検出し該データ変化点から次
の該中点まで保持した信号を発生する保持信号発生回路
と、該保持信号を該転送クロックの周期を有するＮＲＺ
符号データに変換する変換回路と、を備えたことを特徴
としている。
／ＮＲＺ変換回路は、ＣＭＩ符号データの転送クロック
の中点を検出する中点検出回路と、該中点における該Ｃ
ＭＩ符号データの変化点を検出し該データ変化点から次
の該中点まで保持した信号を発生する保持信号発生回路
と、該保持信号を該転送クロックの周期を有するＮＲＺ
符号データに変換する変換回路と、を備えたことを特徴
としている。
【０００９】すなわち、本発明によれば、ＣＭＩ符号デ
ータのパターンに着目し、ＣＭＩ符号データではＮＲＺ
符号データの“０”が“０１”という符号で表される
が、これはデータ転送クロックの立ち上がりと立ち下が
りの間に必ず変化点が存在することになる。
ータのパターンに着目し、ＣＭＩ符号データではＮＲＺ
符号データの“０”が“０１”という符号で表される
が、これはデータ転送クロックの立ち上がりと立ち下が
りの間に必ず変化点が存在することになる。
【００１０】そこで、中点検出回路ではＣＭＩ符号デー
タから生成される転送クロックの中点を検出し、この検
出した中点におけるＣＭＩ符号データの変化点を検出す
る。このデータ変化点から次の中点に至る前まで保持信
号発生回路が保持信号を発生する。
タから生成される転送クロックの中点を検出し、この検
出した中点におけるＣＭＩ符号データの変化点を検出す
る。このデータ変化点から次の中点に至る前まで保持信
号発生回路が保持信号を発生する。
【００１１】変換回路は保持信号発生回路からの保持信
号を受けて転送クロックの周期を有するＮＲＺ符号デー
タに変換して出力することになる。
号を受けて転送クロックの周期を有するＮＲＺ符号デー
タに変換して出力することになる。
【００１２】このようにＣＭＩ符号則のパターンを中点
を認識してＮＲＺ符号データへと変換することでＰＬＬ
回路やメカニカルフィルタを用いることなく純粋のディ
ジタル回路でＣＭＩ／ＮＲＺ変換回路を実現することが
可能となる。
を認識してＮＲＺ符号データへと変換することでＰＬＬ
回路やメカニカルフィルタを用いることなく純粋のディ
ジタル回路でＣＭＩ／ＮＲＺ変換回路を実現することが
可能となる。
【００１３】〔２〕本発明では、ＣＭＩ符号データの転
送クロックの中点及び該中点の両側隣接クロック点を検
出する中点検出回路と、該中点及び該中点の両側隣接点
のいずれかにおける該ＣＭＩ符号データの変化点を検出
し該データ変化点から次の該中点まで保持した信号を発
生する保持信号発生回路と、該保持信号を該転送クロッ
クの周期を有するＮＲＺ符号データに変換する変換回路
と、を備えたことを特徴としている。
送クロックの中点及び該中点の両側隣接クロック点を検
出する中点検出回路と、該中点及び該中点の両側隣接点
のいずれかにおける該ＣＭＩ符号データの変化点を検出
し該データ変化点から次の該中点まで保持した信号を発
生する保持信号発生回路と、該保持信号を該転送クロッ
クの周期を有するＮＲＺ符号データに変換する変換回路
と、を備えたことを特徴としている。
【００１４】すなわち、上記の本発明〔１〕において
は、中点におけるＣＭＩ符号データの変化点を検出し損
なうことが有り得る。
は、中点におけるＣＭＩ符号データの変化点を検出し損
なうことが有り得る。
【００１５】そこで本発明〔２〕においては、中点検出
回路は転送クロックの中点だけでなくその両側の隣接ク
ロック点も検出するようにしている。
回路は転送クロックの中点だけでなくその両側の隣接ク
ロック点も検出するようにしている。
【００１６】そして、上記の本発明〔１〕と同様に保持
信号発生回路が中点またはその中点の片方の側の隣接ク
ロック点におけるＣＭＩ符号データの変換点を検出して
保持信号を発生し、その保持信号を転送クロックの周期
を有するＮＲＺ符号に変換するようにしている。
信号発生回路が中点またはその中点の片方の側の隣接ク
ロック点におけるＣＭＩ符号データの変換点を検出して
保持信号を発生し、その保持信号を転送クロックの周期
を有するＮＲＺ符号に変換するようにしている。
【００１７】〔３〕本発明では、上記の本発明〔２〕に
おいて、該中点検出回路が、該転送クロックの変化点及
び該変化点の該転送クロック分の両側隣接点を検出する
変化点検出信号を出力し、該変換回路が、該検出された
該転送クロックの変化点及び該変化点の両側隣接点によ
り該転送クロックをずらすことを特徴としたものであ
る。
おいて、該中点検出回路が、該転送クロックの変化点及
び該変化点の該転送クロック分の両側隣接点を検出する
変化点検出信号を出力し、該変換回路が、該検出された
該転送クロックの変化点及び該変化点の両側隣接点によ
り該転送クロックをずらすことを特徴としたものであ
る。
【００１８】すなわち、上記の本発明〔２〕においては
中点検出回路がＣＭＩ符号データの転送クロックの中点
及び該中点の両側隣接クロック点を検出しているため、
本発明〔３〕では中点検出回路が、さらに転送クロック
の変化点及び該変化点の転送クロック分の両側隣接点も
検出しており、変換回路が上記の検出された転送クロッ
クの変化点及び該変化点の両側隣接点に合わせて該転送
クロックをずらすように構成している。
中点検出回路がＣＭＩ符号データの転送クロックの中点
及び該中点の両側隣接クロック点を検出しているため、
本発明〔３〕では中点検出回路が、さらに転送クロック
の変化点及び該変化点の転送クロック分の両側隣接点も
検出しており、変換回路が上記の検出された転送クロッ
クの変化点及び該変化点の両側隣接点に合わせて該転送
クロックをずらすように構成している。
【００１９】これにより、上記の保持信号からＮＲＺ符
号データに変換する際の転送クロックをずらして、保持
信号が転送クロックによって変換できなくなる不都合を
排除している。
号データに変換する際の転送クロックをずらして、保持
信号が転送クロックによって変換できなくなる不都合を
排除している。
【００２０】〔４〕本発明においては、ＣＭＩ符号デー
タの立ち下がり変化点を検出する変化点検出部と、該変
化点から受信クロックをカウント開始し、該ＣＭＩ符号
データの転送クロックの周波数まで分周したとき該変化
点検出部をリセットする第１のカウンタと、該受信クロ
ックをカウントするとともに該変化点検出部の出力信号
によりリセットされる第２のカウンタと、該変化点検出
部及び該第２のカウンタの各出力信号を入力してＣＭＩ
符号データの転送クロックを出力する論理和回路と、該
転送クロックの中点を検出する中点検出回路と、該中点
における該ＣＭＩ符号データの変化点を検出し該データ
変化点から次の該中点まで保持した信号を発生する保持
信号発生回路と、該保持信号を該転送クロックに基づい
てＮＲＺ符号データに変換する変換回路と、を備えたこ
とを特徴としている。
タの立ち下がり変化点を検出する変化点検出部と、該変
化点から受信クロックをカウント開始し、該ＣＭＩ符号
データの転送クロックの周波数まで分周したとき該変化
点検出部をリセットする第１のカウンタと、該受信クロ
ックをカウントするとともに該変化点検出部の出力信号
によりリセットされる第２のカウンタと、該変化点検出
部及び該第２のカウンタの各出力信号を入力してＣＭＩ
符号データの転送クロックを出力する論理和回路と、該
転送クロックの中点を検出する中点検出回路と、該中点
における該ＣＭＩ符号データの変化点を検出し該データ
変化点から次の該中点まで保持した信号を発生する保持
信号発生回路と、該保持信号を該転送クロックに基づい
てＮＲＺ符号データに変換する変換回路と、を備えたこ
とを特徴としている。
【００２１】すなわち本発明では、２つのカウンタを設
け、第１のカウンタでは変化点検出部で検出されたＣＭ
Ｉ符号データの立ち下がり変化点から受信クロックをカ
ウントして行き、ＣＭＩ符号データの転送クロックの周
波数まで分周したとき変化点検出部をリセットする。
け、第１のカウンタでは変化点検出部で検出されたＣＭ
Ｉ符号データの立ち下がり変化点から受信クロックをカ
ウントして行き、ＣＭＩ符号データの転送クロックの周
波数まで分周したとき変化点検出部をリセットする。
【００２２】また、第２のカウンタでは受信クロックを
カウントするとともに変化点検出部の出力信号によりリ
セットされるようになっている。
カウントするとともに変化点検出部の出力信号によりリ
セットされるようになっている。
【００２３】そして、変化点検出部の出力信号と第２の
カウンタの出力信号との論理和を取って上記の本発明
〔１〕〜〔３〕におけるＣＭＩ符号データの転送クロッ
クとし、この転送クロックの中点を検出し、該中点にけ
る該ＣＭＩ符号データの変化点を検出し該データ変化点
から次の該中点まで保持した信号を発生し、該保持信号
を該転送クロックの周期を有するＮＲＺ符号データに変
換するように構成している。
カウンタの出力信号との論理和を取って上記の本発明
〔１〕〜〔３〕におけるＣＭＩ符号データの転送クロッ
クとし、この転送クロックの中点を検出し、該中点にけ
る該ＣＭＩ符号データの変化点を検出し該データ変化点
から次の該中点まで保持した信号を発生し、該保持信号
を該転送クロックの周期を有するＮＲＺ符号データに変
換するように構成している。
【００２４】従って、ＣＭＩ符号データの立ち下がり検
出が誤っていても、常にＣＭＩ符号データの立ち下がり
を検出し、２つのカウンタで互いに補うように転送クロ
ックを発生し、両者の和を取っているので、同期フレー
ムのずれをなくす補正を絶えず行っていることになる。
出が誤っていても、常にＣＭＩ符号データの立ち下がり
を検出し、２つのカウンタで互いに補うように転送クロ
ックを発生し、両者の和を取っているので、同期フレー
ムのずれをなくす補正を絶えず行っていることになる。
【００２５】〔５〕本発明においては、ＣＭＩ符号デー
タの立ち下がり変化点を検出する変化点検出部と、該変
化点から受信クロックをカウント開始し、該ＣＭＩ符号
データの転送クロックの少なくとも３周期分に相当する
カウント値までカウントしたときリセット信号を発生し
て該変化点検出部をリセットするリセット信号発生回路
と、該ＣＭＩ符号データの立ち下がり変化点を該受信ク
ロックにより検出しパルス信号を発生する微分回路と、
該リセット信号又は該パルス信号により該リセット信号
発生回路をリセットする論理和回路と、を備え、該変化
点検出部が該変化点検出したときの出力信号をキャリア
センス信号とすることを特徴としている。
タの立ち下がり変化点を検出する変化点検出部と、該変
化点から受信クロックをカウント開始し、該ＣＭＩ符号
データの転送クロックの少なくとも３周期分に相当する
カウント値までカウントしたときリセット信号を発生し
て該変化点検出部をリセットするリセット信号発生回路
と、該ＣＭＩ符号データの立ち下がり変化点を該受信ク
ロックにより検出しパルス信号を発生する微分回路と、
該リセット信号又は該パルス信号により該リセット信号
発生回路をリセットする論理和回路と、を備え、該変化
点検出部が該変化点検出したときの出力信号をキャリア
センス信号とすることを特徴としている。
【００２６】すなわち、変化点検出部でＣＭＩ符号デー
タの立ち下がり変化点を検出し、この立ち下がり変化点
からリセット信号発生回路が受信クロックをカウントし
始め、ＣＭＩ符号データの転送クロックの少なくとも３
周期（３Ｔ）分に相当するカウントに達したときリセッ
ト信号を発生して該変化点検出部をリセットする。
タの立ち下がり変化点を検出し、この立ち下がり変化点
からリセット信号発生回路が受信クロックをカウントし
始め、ＣＭＩ符号データの転送クロックの少なくとも３
周期（３Ｔ）分に相当するカウントに達したときリセッ
ト信号を発生して該変化点検出部をリセットする。
【００２７】一方、微分回路はＣＭＩ符号データの立ち
下がり変化点を検出してパルス信号を発生し、上記のリ
セット信号発生回路からのリセット信号とともに論理和
回路に送られる。
下がり変化点を検出してパルス信号を発生し、上記のリ
セット信号発生回路からのリセット信号とともに論理和
回路に送られる。
【００２８】この論理和回路からのリセット信号又はパ
ルス信号によりリセット信号発生回路はリセットされ
る。
ルス信号によりリセット信号発生回路はリセットされ
る。
【００２９】この結果、ＣＭＩ符号データの立ち下がり
変化点が検出される度に微分回路によりリセット信号発
生回路はリセットされるので、通常は３Ｔ分までカウン
トせず、変化点検出部からはキャリアセンス信号が出力
されている。
変化点が検出される度に微分回路によりリセット信号発
生回路はリセットされるので、通常は３Ｔ分までカウン
トせず、変化点検出部からはキャリアセンス信号が出力
されている。
【００３０】しかしながら、ＣＭＩ符号データが受信さ
れないような状態になると、微分回路からはパルス信号
は発生されず、リセット信号発生回路はリセットされな
いので、リセット信号発生回路はカウントし続け、以て
３Ｔが経過したときにリセット信号が発生され、変化点
検出部がリセットされるので、変化点検出部からはキャ
リアセンス信号は発生されず、受信断状態であることが
知らされる。
れないような状態になると、微分回路からはパルス信号
は発生されず、リセット信号発生回路はリセットされな
いので、リセット信号発生回路はカウントし続け、以て
３Ｔが経過したときにリセット信号が発生され、変化点
検出部がリセットされるので、変化点検出部からはキャ
リアセンス信号は発生されず、受信断状態であることが
知らされる。
【００３１】
【発明の実施の形態】図１は本発明〔１〕に係るＣＭＩ
／ＮＲＺ変換回路の実施例を示したもので、１はＣＭＩ
符号データの立ち下がり変化点を検出する立ち下がり検
出部であり、この立ち下がり検出部１の出力信号は１６
分周のカウンタ２におけるイネーブル信号として与えら
れるとともに、このカウンタ２には１６MHz の外部から
受信したクロック（以下、１６MCLKと略称することがあ
る）によってカウントするようになっている。
／ＮＲＺ変換回路の実施例を示したもので、１はＣＭＩ
符号データの立ち下がり変化点を検出する立ち下がり検
出部であり、この立ち下がり検出部１の出力信号は１６
分周のカウンタ２におけるイネーブル信号として与えら
れるとともに、このカウンタ２には１６MHz の外部から
受信したクロック（以下、１６MCLKと略称することがあ
る）によってカウントするようになっている。
【００３２】カウンタ２は１６分周のため、その出力は
４ビットで構成されており、これらの４ビット出力はデ
コーダ３に与えられ、デコーダ３においては、カウンタ
２の１ビット目から４ビット目までの各出力信号を反転
するためのインバータ３１〜３４と、インバータ３１〜
３３の出力信号とカウンタ２の４ビット目の出力信号と
を入力するＡＮＤゲート３５と、インバータ３１の出力
信号とカウンタ２の第２ビット目の出力信号とインバー
タ３３の出力信号とインバータ３４の出力信号とを入力
してカウント２（００１０）を検出するＡＮＤゲート３
６とで構成されている。
４ビットで構成されており、これらの４ビット出力はデ
コーダ３に与えられ、デコーダ３においては、カウンタ
２の１ビット目から４ビット目までの各出力信号を反転
するためのインバータ３１〜３４と、インバータ３１〜
３３の出力信号とカウンタ２の４ビット目の出力信号と
を入力するＡＮＤゲート３５と、インバータ３１の出力
信号とカウンタ２の第２ビット目の出力信号とインバー
タ３３の出力信号とインバータ３４の出力信号とを入力
してカウント２（００１０）を検出するＡＮＤゲート３
６とで構成されている。
【００３３】なお、立ち下がり検出部１とカウンタ２と
デコーダ３とで中点検出回路を構成している。
デコーダ３とで中点検出回路を構成している。
【００３４】また、受信したＣＭＩ符号データは保持信
号発生回路としてのＤ−ＦＦ（フリップフロップ）４の
クロック端子Ｃにクロック信号として与えられ、このＤ
−ＦＦ４のデータ入力端子ＤにはＡＮＤゲート３５の出
力信号が与えられている。またこのリセット端子Ｒには
ＡＮＤゲート３６の出力信号が与えられるようになって
いる。
号発生回路としてのＤ−ＦＦ（フリップフロップ）４の
クロック端子Ｃにクロック信号として与えられ、このＤ
−ＦＦ４のデータ入力端子ＤにはＡＮＤゲート３５の出
力信号が与えられている。またこのリセット端子Ｒには
ＡＮＤゲート３６の出力信号が与えられるようになって
いる。
【００３５】Ｄ−ＦＦ４のＱ出力はインバータ５を経由
して変換回路としてのＤ−ＦＦ６のデータ入力端子Ｄに
与えられるようになっている。このＤ−ＦＦ６のクロッ
ク信号はカウンタ２の４ビット目として出力される１MH
z の１６分周された転送クロックが与えられ、このＤ−
ＦＦ６のＱ出力端子からＮＲＺ符号データが出力される
ようになっている。
して変換回路としてのＤ−ＦＦ６のデータ入力端子Ｄに
与えられるようになっている。このＤ−ＦＦ６のクロッ
ク信号はカウンタ２の４ビット目として出力される１MH
z の１６分周された転送クロックが与えられ、このＤ−
ＦＦ６のＱ出力端子からＮＲＺ符号データが出力される
ようになっている。
【００３６】このような実施例の動作を図２に示したタ
イムチャートを参照して以下に説明する。今、データが
図２（１）に示すような値を示すとすると、ＣＭＩ符号
データは同図（２）に示すような波形となる。
イムチャートを参照して以下に説明する。今、データが
図２（１）に示すような値を示すとすると、ＣＭＩ符号
データは同図（２）に示すような波形となる。
【００３７】従って、立ち下がり検出部１はＣＭＩ符号
データの立ち下がり変化点を検出したとき、同図（３）
に示すようにラッチ信号をカウンタ２に与えてカウンタ
２をイネーブル状態にする。
データの立ち下がり変化点を検出したとき、同図（３）
に示すようにラッチ信号をカウンタ２に与えてカウンタ
２をイネーブル状態にする。
【００３８】これによりカウンタ２は１６MHz の受信ク
ロックをカウント開始する。そして、カウント８、すな
わちカウント“１０００”になった時、ＡＮＤゲート３
５からは同図（４）に示すような１MHz の転送クロック
（同図（６））の中点を示すパルスが発生されてＤ−Ｆ
Ｆ４のデータ入力になる。
ロックをカウント開始する。そして、カウント８、すな
わちカウント“１０００”になった時、ＡＮＤゲート３
５からは同図（４）に示すような１MHz の転送クロック
（同図（６））の中点を示すパルスが発生されてＤ−Ｆ
Ｆ４のデータ入力になる。
【００３９】Ｄ−ＦＦ４においては、ＡＮＤゲート３５
からの中点検出パルスをデータ入力とする。また、Ｄ−
ＦＦ４においては、ＣＭＩ符号データをクロックとして
ラッチする（叩く）ので、同図（２）及び（４）に基づ
き、同図（７）に示す信号が出力端子Ｑから出力される
こととなる。
からの中点検出パルスをデータ入力とする。また、Ｄ−
ＦＦ４においては、ＣＭＩ符号データをクロックとして
ラッチする（叩く）ので、同図（２）及び（４）に基づ
き、同図（７）に示す信号が出力端子Ｑから出力される
こととなる。
【００４０】ただし、このＤ−ＦＦ４のリセット端子Ｒ
にはＡＮＤゲート３６から同図（５）に示すカウント２
検出パルスが与えられるので、このカウント２検出パル
スが発生した時点でＤ−ＦＦ４の出力信号（同図（７）
参照）は立ち下がることになり、この時点まで保持され
る保持信号となる。なお、この「カウント２」というの
は一実施例にすぎず、転送クロックの次の中点が来る前
のカウントであればどのような値でもよい。
にはＡＮＤゲート３６から同図（５）に示すカウント２
検出パルスが与えられるので、このカウント２検出パル
スが発生した時点でＤ−ＦＦ４の出力信号（同図（７）
参照）は立ち下がることになり、この時点まで保持され
る保持信号となる。なお、この「カウント２」というの
は一実施例にすぎず、転送クロックの次の中点が来る前
のカウントであればどのような値でもよい。
【００４１】そして、カウンタ２の４ビット目として与
えられる１MHz の転送クロック（同図（６））がＤ−Ｆ
Ｆ６のクロック端子Ｃに与えられているので、インバー
タ５を介してＤ−ＦＦ４から与えられた保持信号は１MH
z の転送クロックによってラッチされることにより、同
図（８）に示すような転送クロックの周期に同期したＮ
ＲＺ符号データに変換されることになる。
えられる１MHz の転送クロック（同図（６））がＤ−Ｆ
Ｆ６のクロック端子Ｃに与えられているので、インバー
タ５を介してＤ−ＦＦ４から与えられた保持信号は１MH
z の転送クロックによってラッチされることにより、同
図（８）に示すような転送クロックの周期に同期したＮ
ＲＺ符号データに変換されることになる。
【００４２】上記のようにこの実施例では、受信したＣ
ＭＩ符号データの立ち下がりエッジを検出する回路を具
備し、検出された信号によりカウントが開始される外部
クロック入力のカウンタから生成される分周クロックは
受信ＣＭＩ符号 データに同期することを特徴とし、生
成されるＣＭＩ符号データ転送クロックの立ち上がりか
ら立ち上がりの間にＣＭＩ符号のデータ変化が存在する
かしないかを認識する回路により、ＣＭＩ符号からＮＲ
Ｚ符号への変換を行っており、ＰＬＬ回路やメカニカル
フィルタを用いずに純然たるディジタル回路でＣＭＩ／
ＮＲＺ変換回路を実現することが可能となる。
ＭＩ符号データの立ち下がりエッジを検出する回路を具
備し、検出された信号によりカウントが開始される外部
クロック入力のカウンタから生成される分周クロックは
受信ＣＭＩ符号 データに同期することを特徴とし、生
成されるＣＭＩ符号データ転送クロックの立ち上がりか
ら立ち上がりの間にＣＭＩ符号のデータ変化が存在する
かしないかを認識する回路により、ＣＭＩ符号からＮＲ
Ｚ符号への変換を行っており、ＰＬＬ回路やメカニカル
フィルタを用いずに純然たるディジタル回路でＣＭＩ／
ＮＲＺ変換回路を実現することが可能となる。
【００４３】図３及び図４は本発明〔２〕及び〔３〕に
係るＣＭＩ／ＮＲＺ変換回路の実施例を示したもので、
この実施例では、まず図３において、中点検出回路を構
成する立ち上がり検出部１とカウンタ２は図１の実施例
と同様であるが、その他にやはり中点検出回路を構成す
るデコーダ部１０がカウンタ２に接続されている。
係るＣＭＩ／ＮＲＺ変換回路の実施例を示したもので、
この実施例では、まず図３において、中点検出回路を構
成する立ち上がり検出部１とカウンタ２は図１の実施例
と同様であるが、その他にやはり中点検出回路を構成す
るデコーダ部１０がカウンタ２に接続されている。
【００４４】このデコーダ部１０はカウンタ２の４ビッ
ト出力を受けて４ビット目のみを反転してカウント７を
検出するＡＮＤゲート１１と、１〜３ビット目の出力信
号を反転してカウント８を検出するためのＡＮＤゲート
１２と、２ビット目及び３ビット目の出力信号を反転し
てカウント９を検出するためのＡＮＤゲート１３と、カ
ウンタ２の４ビット出力をそのまま入力してカウント１
５を検出するためのＡＮＤゲート１４と、カウンタ２の
４ビット出力を全て反転してカウント０を検出するため
のＡＮＤゲート１５と、２〜４ビット目の出力信号のみ
を共に反転してカウント１を検出するためのＡＮＤゲー
ト１６と、図１におけるＡＮＤゲート３６に対応するＡ
ＮＤゲート１７とで構成されている。
ト出力を受けて４ビット目のみを反転してカウント７を
検出するＡＮＤゲート１１と、１〜３ビット目の出力信
号を反転してカウント８を検出するためのＡＮＤゲート
１２と、２ビット目及び３ビット目の出力信号を反転し
てカウント９を検出するためのＡＮＤゲート１３と、カ
ウンタ２の４ビット出力をそのまま入力してカウント１
５を検出するためのＡＮＤゲート１４と、カウンタ２の
４ビット出力を全て反転してカウント０を検出するため
のＡＮＤゲート１５と、２〜４ビット目の出力信号のみ
を共に反転してカウント１を検出するためのＡＮＤゲー
ト１６と、図１におけるＡＮＤゲート３６に対応するＡ
ＮＤゲート１７とで構成されている。
【００４５】そして、ＡＮＤゲート１１の出力信号ａ
（カウント７検出信号）は図１に示したカウンタ２の４
ビット目の出力に相当する転送クロックの中点より前方
１ビットの信号を示しており、ＡＮＤゲート１２の出力
信号ｂ（カウント８の検出信号）はその中点自体の検出
信号であり、ＡＮＤゲート１３の出力信号ｃ（カウント
９の検出信号）は上記の中点の後方１ビットを示す検出
信号となっている。
（カウント７検出信号）は図１に示したカウンタ２の４
ビット目の出力に相当する転送クロックの中点より前方
１ビットの信号を示しており、ＡＮＤゲート１２の出力
信号ｂ（カウント８の検出信号）はその中点自体の検出
信号であり、ＡＮＤゲート１３の出力信号ｃ（カウント
９の検出信号）は上記の中点の後方１ビットを示す検出
信号となっている。
【００４６】また、ＡＮＤゲート１４の出力信号ｄ（カ
ウント１５の検出信号）は上記の１MHz の転送クロック
の立ち上がり変化点より前方１ビットの検出信号を示
し、ＡＮＤゲート１５の出力信号ｅ（カウント０の検出
信号）は１MHz の転送クロックの立ち上がり検出信号で
あり、そしてＡＮＤゲート１６の出力信号ｆ（カウント
１の検出信号）は転送クロックの立ち上がり後方１ビッ
トの検出信号を示している。なお、ＡＮＤゲート１７は
カウント２を出力するためのものである。
ウント１５の検出信号）は上記の１MHz の転送クロック
の立ち上がり変化点より前方１ビットの検出信号を示
し、ＡＮＤゲート１５の出力信号ｅ（カウント０の検出
信号）は１MHz の転送クロックの立ち上がり検出信号で
あり、そしてＡＮＤゲート１６の出力信号ｆ（カウント
１の検出信号）は転送クロックの立ち上がり後方１ビッ
トの検出信号を示している。なお、ＡＮＤゲート１７は
カウント２を出力するためのものである。
【００４７】このようなデコーダ部１０の出力信号ａ〜
ｆは図４に示した各部に入力されるようになっており、
信号ａ〜ｃはそれぞれＤ−ＦＦ２１〜２３のデータ入力
端子Ｄに与えられており、これらのＤ−ＦＦ２１〜２３
のクロック端子Ｃには共通にＣＭＩ符号データが与えら
れている。
ｆは図４に示した各部に入力されるようになっており、
信号ａ〜ｃはそれぞれＤ−ＦＦ２１〜２３のデータ入力
端子Ｄに与えられており、これらのＤ−ＦＦ２１〜２３
のクロック端子Ｃには共通にＣＭＩ符号データが与えら
れている。
【００４８】また、Ｄ−ＦＦ２１〜２３の反転出力信号
ｇ〜ｉはＡＮＤゲート２４に入力され、ＡＮＤゲート２
４の出力信号はＤ−ＦＦ２５のデータ入力端子Ｄに与え
られて、クロック端子Ｃに与えられる転送クロックによ
りＮＲＺ符号データが出力されるようになっている。
ｇ〜ｉはＡＮＤゲート２４に入力され、ＡＮＤゲート２
４の出力信号はＤ−ＦＦ２５のデータ入力端子Ｄに与え
られて、クロック端子Ｃに与えられる転送クロックによ
りＮＲＺ符号データが出力されるようになっている。
【００４９】この転送クロックはＮＲＺ出力パルス検出
部２６から与えられる。このＮＲＺ出力パルス検出部２
６において、Ｄ−ＦＦ２１〜２３の被反転出力信号ａ’
〜ｃ’がデコーダ部１０の出力信号ｄ〜ｆと共にラッチ
回路２６１〜２６３にそれぞれ与えられ、これらのラッ
チ回路２６１〜２６３の各出力信号ｊ〜ｌは信号ｄ〜ｆ
と共にＡＮＤゲート２６４〜２６６に与えられ、これら
のＡＮＤゲート２６４〜２６６の出力信号はＯＲゲート
２６７を介して出力パルス（転送クロック）ｍとしてＤ
−ＦＦ２５のクロック入力となっている。
部２６から与えられる。このＮＲＺ出力パルス検出部２
６において、Ｄ−ＦＦ２１〜２３の被反転出力信号ａ’
〜ｃ’がデコーダ部１０の出力信号ｄ〜ｆと共にラッチ
回路２６１〜２６３にそれぞれ与えられ、これらのラッ
チ回路２６１〜２６３の各出力信号ｊ〜ｌは信号ｄ〜ｆ
と共にＡＮＤゲート２６４〜２６６に与えられ、これら
のＡＮＤゲート２６４〜２６６の出力信号はＯＲゲート
２６７を介して出力パルス（転送クロック）ｍとしてＤ
−ＦＦ２５のクロック入力となっている。
【００５０】なお、図３に示したＮＲＺ出力パルス検出
部２６は本発明〔３〕に係るものであり、本発明〔２〕
においてはこのＮＲＺ出力パルス検出部２６は特に用い
る必要がなく、出力パルスｍとして例えばカウンタ２の
４ビット目の１６分周出力である１MHz の転送クロック
を用いることが出来る。
部２６は本発明〔３〕に係るものであり、本発明〔２〕
においてはこのＮＲＺ出力パルス検出部２６は特に用い
る必要がなく、出力パルスｍとして例えばカウンタ２の
４ビット目の１６分周出力である１MHz の転送クロック
を用いることが出来る。
【００５１】従って、まず本発明〔２〕の実施例につい
て図５〜図７を参照して以下に説明する。なお、図中、
網掛け部分はドント・ケアを示している。
て図５〜図７を参照して以下に説明する。なお、図中、
網掛け部分はドント・ケアを示している。
【００５２】まず、図５に示すようにＣＭＩ符号データ
の立ち下がりが１MCLKの中点前方１ビットに存在する場
合、同図（２）に示すようなＣＭＩデータが立ち下がり
検出部１に入力されると、その出力信号は同図（３）に
示すようになり、この立ち下がり検出時点からカウンタ
２が１６MCLKのカウントを開始する。
の立ち下がりが１MCLKの中点前方１ビットに存在する場
合、同図（２）に示すようなＣＭＩデータが立ち下がり
検出部１に入力されると、その出力信号は同図（３）に
示すようになり、この立ち下がり検出時点からカウンタ
２が１６MCLKのカウントを開始する。
【００５３】そして、デコーダ部１０においては、ＡＮ
Ｄゲート１１からカウント７検出信号として出力信号ａ
が同図（４）に示すように出力される。先に述べたよう
にＣＭＩ符号データの立ち上がりが１MCLKの転送クロッ
クの中点前方１ビットに存在していることを仮定してい
るので、Ｄ−ＦＦ２１の出力信号ｇは同図（６）に示す
ような波形となり、Ｄ−ＦＦ２２，２３からそれぞれ出
力される信号ｈ，ｉは同図（７），（８）に示すように
変化しない。
Ｄゲート１１からカウント７検出信号として出力信号ａ
が同図（４）に示すように出力される。先に述べたよう
にＣＭＩ符号データの立ち上がりが１MCLKの転送クロッ
クの中点前方１ビットに存在していることを仮定してい
るので、Ｄ−ＦＦ２１の出力信号ｇは同図（６）に示す
ような波形となり、Ｄ−ＦＦ２２，２３からそれぞれ出
力される信号ｈ，ｉは同図（７），（８）に示すように
変化しない。
【００５４】この結果、負論理のＡＮＤゲート２４を通
ってＤ−ＦＦ２５に与えられた信号ｇは、出力パルスｍ
（これは、本発明〔２〕においてはＡＮＤゲート１２の
出力信号ｂで良い）によってラッチされて同図（１５）
に示すようなＮＲＺ符号データとして出力されることと
なる。
ってＤ−ＦＦ２５に与えられた信号ｇは、出力パルスｍ
（これは、本発明〔２〕においてはＡＮＤゲート１２の
出力信号ｂで良い）によってラッチされて同図（１５）
に示すようなＮＲＺ符号データとして出力されることと
なる。
【００５５】次に図６に示すようにＣＭＩ符号データの
立ち上がりが１MCLKの中点に存在するような場合におい
ては、今度は同図（４）に示すようにＡＮＤゲート１２
から出力されるカウント８検出信号としての出力信号ｄ
のみが同図（２）に示すＣＭＩ符号データに対して立ち
上がり変化点同士が一致することとなり、同図（７）に
示すように信号ｈのみが変化し信号ｇ，ｉは変化せず、
これを出力パルスｍでラッチすることにより、Ｄ−ＦＦ
２５から出力されるＮＲＺ符号データはその信号ｈの変
化に対応したものとなる。
立ち上がりが１MCLKの中点に存在するような場合におい
ては、今度は同図（４）に示すようにＡＮＤゲート１２
から出力されるカウント８検出信号としての出力信号ｄ
のみが同図（２）に示すＣＭＩ符号データに対して立ち
上がり変化点同士が一致することとなり、同図（７）に
示すように信号ｈのみが変化し信号ｇ，ｉは変化せず、
これを出力パルスｍでラッチすることにより、Ｄ−ＦＦ
２５から出力されるＮＲＺ符号データはその信号ｈの変
化に対応したものとなる。
【００５６】さらに図７に示すようにＣＭＩ符号データ
の立ち上がりが１MCLKの中点後方１ビットに存在する場
合には、今度は同図（４）に示すようにＡＮＤゲート１
３から出力されるカウント９検出信号としての出力信号
ｃのみが同図（２）に示すＣＭＩ符号データと立ち上が
り変化点同士が一致することとなり、この結果Ｄ−ＦＦ
２３からの出力信号ｉのみが同図（８）に示すように変
化し、図１の実施例と同様にしてＤ−ＦＦ２５によりＮ
ＲＺ符号データが出力されることとなる。
の立ち上がりが１MCLKの中点後方１ビットに存在する場
合には、今度は同図（４）に示すようにＡＮＤゲート１
３から出力されるカウント９検出信号としての出力信号
ｃのみが同図（２）に示すＣＭＩ符号データと立ち上が
り変化点同士が一致することとなり、この結果Ｄ−ＦＦ
２３からの出力信号ｉのみが同図（８）に示すように変
化し、図１の実施例と同様にしてＤ−ＦＦ２５によりＮ
ＲＺ符号データが出力されることとなる。
【００５７】このようにＤ−ＦＦ２５のクロックは出力
パルスｍが固定したものであるとして扱ったが、ＣＭＩ
符号データの立ち上がりが図５〜図７に示したように１
MCLKの中点を中心として前後に移動することを考慮する
と、この出力パルスｍもそれに合わせて移動させること
が好ましい。
パルスｍが固定したものであるとして扱ったが、ＣＭＩ
符号データの立ち上がりが図５〜図７に示したように１
MCLKの中点を中心として前後に移動することを考慮する
と、この出力パルスｍもそれに合わせて移動させること
が好ましい。
【００５８】すなわち、ＣＭＩ符号データの立ち上がり
が１MCLKの中点より前後１ビットだけではなく数ビット
ずれるような場合を考えると出力パルスｍはＡＮＤゲー
ト２４からのパルスを叩けなくなってしまう場合が存在
するからである。
が１MCLKの中点より前後１ビットだけではなく数ビット
ずれるような場合を考えると出力パルスｍはＡＮＤゲー
ト２４からのパルスを叩けなくなってしまう場合が存在
するからである。
【００５９】このため、本発明〔３〕においては出力パ
ルスｍを発生するＮＲＺ出力パルス検出部２６を設けて
いる。
ルスｍを発生するＮＲＺ出力パルス検出部２６を設けて
いる。
【００６０】この出力パルス検出部２６では、Ｄ−ＦＦ
２１〜２３の被反転出力ａ’〜ｃ’をラッチ回路２６１
〜２６３で一旦ラッチし、もってＡＮＤゲート１７から
のカウント２を検出したことを示すリセットパルスの影
響を受けないようにし、これらのラッチ回路２６１〜２
６３の出力信号ｊ〜ｌとＡＮＤゲート１４〜１６からの
出力信号ｄ〜ｆとの論理積をＡＮＤゲート２６４〜２６
６で取り、さらにＯＲゲート２６７から出力するように
している。
２１〜２３の被反転出力ａ’〜ｃ’をラッチ回路２６１
〜２６３で一旦ラッチし、もってＡＮＤゲート１７から
のカウント２を検出したことを示すリセットパルスの影
響を受けないようにし、これらのラッチ回路２６１〜２
６３の出力信号ｊ〜ｌとＡＮＤゲート１４〜１６からの
出力信号ｄ〜ｆとの論理積をＡＮＤゲート２６４〜２６
６で取り、さらにＯＲゲート２６７から出力するように
している。
【００６１】すなわち、図５の場合においては、Ｄ−Ｆ
Ｆ２１からの出力信号ａ’のみが同図（１０）に示され
るようにラッチされ、この時、同図（５）に示すＡＮＤ
ゲート１４からの出力信号ｄとの論理積をＡＮＤゲート
２６４で取ることにより、ＯＲゲート２６７を介して出
力パルスｍは同図（１４）に示すように信号ａ’のラッ
チされた範囲内に留まることとなり、同図（１５）に示
すようにＮＲＺ符号データは転送クロックの出力パルス
ｍに対応したデータとなる。
Ｆ２１からの出力信号ａ’のみが同図（１０）に示され
るようにラッチされ、この時、同図（５）に示すＡＮＤ
ゲート１４からの出力信号ｄとの論理積をＡＮＤゲート
２６４で取ることにより、ＯＲゲート２６７を介して出
力パルスｍは同図（１４）に示すように信号ａ’のラッ
チされた範囲内に留まることとなり、同図（１５）に示
すようにＮＲＺ符号データは転送クロックの出力パルス
ｍに対応したデータとなる。
【００６２】同様にして図６に示すＣＭＩ符号データの
立ち上がりが１MCLKの中点に存在した場合及び図７に示
す中点後方１ビットに存在する場合において、それぞれ
同様にしてＣＭＩデータの立ち上がり変化点に対応して
ＮＲＺ符号データが生成されることとなる。
立ち上がりが１MCLKの中点に存在した場合及び図７に示
す中点後方１ビットに存在する場合において、それぞれ
同様にしてＣＭＩデータの立ち上がり変化点に対応して
ＮＲＺ符号データが生成されることとなる。
【００６３】上記のように、この実施例では、ＣＭくデ
ータ転送クロックの立ち上がりから立ち上がりの間にCM
I 符号のデータ変化が存在するかしないかを認識する部
分において、ＣＭＩ符号の変化点がどのタイミングで検
出されるかを認識する回路を持つことにより、受信フレ
ームのズレを補正する。
ータ転送クロックの立ち上がりから立ち上がりの間にCM
I 符号のデータ変化が存在するかしないかを認識する部
分において、ＣＭＩ符号の変化点がどのタイミングで検
出されるかを認識する回路を持つことにより、受信フレ
ームのズレを補正する。
【００６４】なお、受信データの立ち上がりがN+3 周期
以上待って存在しない場合は、最初の受信データの立ち
下がり検出が誤りであったと判断し立ち下がり検出部に
リセットをかける回路を設けてもよい。
以上待って存在しない場合は、最初の受信データの立ち
下がり検出が誤りであったと判断し立ち下がり検出部に
リセットをかける回路を設けてもよい。
【００６５】図８は本発明〔４〕に係るＣＭＩ／ＮＲＺ
変換回路の実施例を示したもので、この実施例において
は、上記の立ち下がり検出部１の出力信号ｎは上記と同
様にカウンタ２のイネーブル信号として与えられている
が、このカウンタ２の１６分周出力は自己のリセット端
子Ｒ及び立ち上がり検出部１のリセット端子Ｒに与えら
れている。
変換回路の実施例を示したもので、この実施例において
は、上記の立ち下がり検出部１の出力信号ｎは上記と同
様にカウンタ２のイネーブル信号として与えられている
が、このカウンタ２の１６分周出力は自己のリセット端
子Ｒ及び立ち上がり検出部１のリセット端子Ｒに与えら
れている。
【００６６】また、カウンタ２とは別のカウンタ３１が
設けられており、そのクロックにはカウンタ２とともに
受信した１６MCLKが与えられると共に、このカウンタ３
１のリセット端子Ｒには立ち下がり検出部１からの出力
信号ｎが与えられている。また、カウンタ３１の１６分
周出力信号ｏと立ち下がり検出部１の出力信号ｎはＯＲ
ゲート３２に与えられている。
設けられており、そのクロックにはカウンタ２とともに
受信した１６MCLKが与えられると共に、このカウンタ３
１のリセット端子Ｒには立ち下がり検出部１からの出力
信号ｎが与えられている。また、カウンタ３１の１６分
周出力信号ｏと立ち下がり検出部１の出力信号ｎはＯＲ
ゲート３２に与えられている。
【００６７】そして、ＯＲゲート３２の出力信号ｐは立
ち上がり検出部３３に与えられている。
ち上がり検出部３３に与えられている。
【００６８】立ち上がり検出部３３とカウンタ３４とイ
ンバータ３５〜３８とＡＮＤゲート３９，４０とＤ−Ｆ
Ｆ４１，４２との関係は図１に示した立ち上がり検出部
１とカウンタ２とデコーダ３とＤ−ＦＦ４，６の関係に
対応するものである。
ンバータ３５〜３８とＡＮＤゲート３９，４０とＤ−Ｆ
Ｆ４１，４２との関係は図１に示した立ち上がり検出部
１とカウンタ２とデコーダ３とＤ−ＦＦ４，６の関係に
対応するものである。
【００６９】このような実施例の動作を図９のタイムチ
ャートを参照して説明する。
ャートを参照して説明する。
【００７０】先ずＣＭＩ符号データ（同図（１））は立
ち下がり検出部１において立ち下がり検出された信号ｎ
として同図（２）に示すような波形となる。
ち下がり検出部１において立ち下がり検出された信号ｎ
として同図（２）に示すような波形となる。
【００７１】すなわち、カウンタ２はこの立ち下がり検
出部１からの信号ｎによってイネーブルになり、このイ
ネーブルの期間中１６MCLKをカウントするが、１６分周
した時点（１MHz の転送クロックのタイミング）で自己
リセットが掛かるとともに立ち下がり検出部１もリセッ
トするので、同図（２）に示すようにＣＭＩ符号データ
の立ち下がり変化点から１ビット分だけ持続したパルス
となる。
出部１からの信号ｎによってイネーブルになり、このイ
ネーブルの期間中１６MCLKをカウントするが、１６分周
した時点（１MHz の転送クロックのタイミング）で自己
リセットが掛かるとともに立ち下がり検出部１もリセッ
トするので、同図（２）に示すようにＣＭＩ符号データ
の立ち下がり変化点から１ビット分だけ持続したパルス
となる。
【００７２】また、カウンタ３１は絶えず１６MCLKをク
ロック端子に入力してカウント動作を行っているが、立
ち下がり検出部１の出力信号ｎの立ち上がりによりリセ
ットされるので、この結果出力される同図（３）に示す
信号ｏは信号ｎが発生しているところだけ歯抜け状態に
なった波形を呈する。
ロック端子に入力してカウント動作を行っているが、立
ち下がり検出部１の出力信号ｎの立ち上がりによりリセ
ットされるので、この結果出力される同図（３）に示す
信号ｏは信号ｎが発生しているところだけ歯抜け状態に
なった波形を呈する。
【００７３】この信号ｏがＯＲゲート３２に与えられる
時、信号ｎは同図（２）に示すような波形であるのでＯ
Ｒゲート３２からの出力信号は同図（４）に示すように
１MCLKの正確なパルスとなる。
時、信号ｎは同図（２）に示すような波形であるのでＯ
Ｒゲート３２からの出力信号は同図（４）に示すように
１MCLKの正確なパルスとなる。
【００７４】従って、このＯＲゲート３２の出力信号
（転送クロックｐ）を図１に示したようにＣＭＩ符号デ
ータと同様に扱うために立ち上がり検出部３３でその立
ち上がりを検出することにより、実質的にＣＭＩ符号デ
ータの立ち下がり変化点を検出したことになる。
（転送クロックｐ）を図１に示したようにＣＭＩ符号デ
ータと同様に扱うために立ち上がり検出部３３でその立
ち上がりを検出することにより、実質的にＣＭＩ符号デ
ータの立ち下がり変化点を検出したことになる。
【００７５】立ち上がり検出部３３で信号ｐの立ち上が
りを検出し、カウンタ３４で１６MCLKをカウントし、Ａ
ＮＤゲート３９からカウント８に相当する１MCLKの中点
をＤ−ＦＦ４１に与えることにより、ＣＭＩ符号データ
はカウント８のパルスの立ち上がりを叩くことにより出
力信号ｑをＤ−ＦＦ４２に与えることとなり、Ｄ−ＦＦ
４２はＯＲゲート３２からの１MCLKパルス信号ｐに従っ
てＣＭＩ符号データの１周期分に相当するＮＲＺ出力信
号を発生することとなる。
りを検出し、カウンタ３４で１６MCLKをカウントし、Ａ
ＮＤゲート３９からカウント８に相当する１MCLKの中点
をＤ−ＦＦ４１に与えることにより、ＣＭＩ符号データ
はカウント８のパルスの立ち上がりを叩くことにより出
力信号ｑをＤ−ＦＦ４２に与えることとなり、Ｄ−ＦＦ
４２はＯＲゲート３２からの１MCLKパルス信号ｐに従っ
てＣＭＩ符号データの１周期分に相当するＮＲＺ出力信
号を発生することとなる。
【００７６】上記のように、この実施例では、２つのカ
ウンタを具備し、常にCMI の立ち下がりを検出すること
で同期フレームのずれを補正することが可能となる。
ウンタを具備し、常にCMI の立ち下がりを検出すること
で同期フレームのずれを補正することが可能となる。
【００７７】図１０は本発明〔５〕に係るＣＭＩ／ＮＲ
Ｚ変換回路の実施例を示したもので、この実施例は特に
ＣＭＩ／ＮＲＺ変換回路としてキャリア検出を行うため
のものである。
Ｚ変換回路の実施例を示したもので、この実施例は特に
ＣＭＩ／ＮＲＺ変換回路としてキャリア検出を行うため
のものである。
【００７８】この実施例においては、ＣＭＩ符号データ
を立ち下がり検出部５１に与え、この立ち下がり検出部
５１はカウンタ５２にイネーブル信号を与えると共に、
カウンタ５２のキャリーオーバー信号は別のカウンタ５
３のイネーブル信号となっている。
を立ち下がり検出部５１に与え、この立ち下がり検出部
５１はカウンタ５２にイネーブル信号を与えると共に、
カウンタ５２のキャリーオーバー信号は別のカウンタ５
３のイネーブル信号となっている。
【００７９】そして、カウンタ５３の１ビット目と２ビ
ット目の論理積をＡＮＤゲート５４で取り、これをＯＲ
ゲート５８の一方の入力信号としている。ＡＮＤゲート
５４の出力信号は立ち下がり検出部５１のリセット信号
となっている。
ット目の論理積をＡＮＤゲート５４で取り、これをＯＲ
ゲート５８の一方の入力信号としている。ＡＮＤゲート
５４の出力信号は立ち下がり検出部５１のリセット信号
となっている。
【００８０】一方、ＣＭＩ符号データはインバータ５９
で反転された後、Ｄ−ＦＦ５５のデータ入力として与え
られており、このＤ−ＦＦ５５の出力信号はＤ−ＦＦ５
６のデータ入力となり、このＤ−ＦＦ５６の反転出力信
号はＤ−ＦＦ５５の非反転出力信号と共にＡＮＤゲート
５７に送られ、更にＯＲゲート５８の他方の入力として
与えてられている。なお、インバータ５９とＤ−ＦＦ５
５，５６とＡＮＤゲート５７とで微分回路を構成してお
り、インバータ５９をＤ−ＦＦ５５の前段に用いたのは
立ち下がり検出部５１による立ち下がり検出と合わせる
ためである。
で反転された後、Ｄ−ＦＦ５５のデータ入力として与え
られており、このＤ−ＦＦ５５の出力信号はＤ−ＦＦ５
６のデータ入力となり、このＤ−ＦＦ５６の反転出力信
号はＤ−ＦＦ５５の非反転出力信号と共にＡＮＤゲート
５７に送られ、更にＯＲゲート５８の他方の入力として
与えてられている。なお、インバータ５９とＤ−ＦＦ５
５，５６とＡＮＤゲート５７とで微分回路を構成してお
り、インバータ５９をＤ−ＦＦ５５の前段に用いたのは
立ち下がり検出部５１による立ち下がり検出と合わせる
ためである。
【００８１】そして、このＯＲゲート５８からのリセッ
ト信号はカウンタ５２，５３のリセット信号となるよう
に接続されている。したがって、カウンタ５２，５３及
びＡＮＤゲート５４でリセット信号発生回路を構成して
いる。
ト信号はカウンタ５２，５３のリセット信号となるよう
に接続されている。したがって、カウンタ５２，５３及
びＡＮＤゲート５４でリセット信号発生回路を構成して
いる。
【００８２】このような実施例の動作を図１１を参照し
て以下に説明する。すなわち、同図（１）に示すように
１MCLKの周期を仮想すると、同図（２）に示すようなＣ
ＭＩ符号データが入力して来た時、ＣＭＩ符号データの
立ち下がりが立ち下がり検出部５１で検出されると、こ
れがキャリアセンス信号（受信中を示す信号）となる。
て以下に説明する。すなわち、同図（１）に示すように
１MCLKの周期を仮想すると、同図（２）に示すようなＣ
ＭＩ符号データが入力して来た時、ＣＭＩ符号データの
立ち下がりが立ち下がり検出部５１で検出されると、こ
れがキャリアセンス信号（受信中を示す信号）となる。
【００８３】これと同時にカウンタ５２はＣＭＩ符号デ
ータの立ち下がり検出信号でイネーブル状態となり、外
部クロック１６MCLKでカウント開始するが、微分回路６
０のＡＮＤゲート５７からはＣＭＩ符号データが正常に
受信されている限り、ＣＭＩ符号データの立ち下がり変
化点が次々と存在するのでＯＲゲート５８を介してリセ
ット信号が発生され、カウンタ５２，５３をリセットす
るので、立ち下がり検出部５１はリセットされず、キャ
リアセンス信号は出力され続ける。
ータの立ち下がり検出信号でイネーブル状態となり、外
部クロック１６MCLKでカウント開始するが、微分回路６
０のＡＮＤゲート５７からはＣＭＩ符号データが正常に
受信されている限り、ＣＭＩ符号データの立ち下がり変
化点が次々と存在するのでＯＲゲート５８を介してリセ
ット信号が発生され、カウンタ５２，５３をリセットす
るので、立ち下がり検出部５１はリセットされず、キャ
リアセンス信号は出力され続ける。
【００８４】しかしながら、ＣＭＩ符号データが受信断
状態になったようなとき、微分回路６０からはリセット
信号が発生されなくなるのでカウンタ５２，５３はリセ
ットされずにカウント動作を継続する。
状態になったようなとき、微分回路６０からはリセット
信号が発生されなくなるのでカウンタ５２，５３はリセ
ットされずにカウント動作を継続する。
【００８５】カウンタ５２，５３がリセットされなけれ
ば転送クロックの３周期（３Ｔ）分経過した時点でリセ
ット信号がＡＮＤゲート５４から出力される。
ば転送クロックの３周期（３Ｔ）分経過した時点でリセ
ット信号がＡＮＤゲート５４から出力される。
【００８６】これは、カウンタ５２で１６分周したとき
にキャリィオーバ信号である１MCLKの転送クロックが発
生されてカウンタ５３に与えられ、この転送クロックが
３個分、すなわち３Ｔ時間経過したときにカウンタ５３
の出力が“００１１”となるのでリセット信号が発生さ
れ、立ち下がり検出部５１をリセットするので、立ち下
がり検出部５１の出力信号はキャリアセンス信号ではな
くなり、受信断状態を示すこととなる。
にキャリィオーバ信号である１MCLKの転送クロックが発
生されてカウンタ５３に与えられ、この転送クロックが
３個分、すなわち３Ｔ時間経過したときにカウンタ５３
の出力が“００１１”となるのでリセット信号が発生さ
れ、立ち下がり検出部５１をリセットするので、立ち下
がり検出部５１の出力信号はキャリアセンス信号ではな
くなり、受信断状態を示すこととなる。
【００８７】上記のように、この実施例では、ＣＭＩ符
号データの立ち下がりエッジを検出する回路を具備し、
検出された信号によりカウントを開始し、再検出でリセ
ットがかかるカウンタを具備し、カウンタ値が３Ｔ以上
で検出することで受信中の有無を知らせるキャリアセン
ス信号生成する回路をＣＭＩ／ＮＲＺ変換回路の一部に
用いることができる。
号データの立ち下がりエッジを検出する回路を具備し、
検出された信号によりカウントを開始し、再検出でリセ
ットがかかるカウンタを具備し、カウンタ値が３Ｔ以上
で検出することで受信中の有無を知らせるキャリアセン
ス信号生成する回路をＣＭＩ／ＮＲＺ変換回路の一部に
用いることができる。
【００８８】
【発明の効果】以上説明したように本発明に係るＣＭＩ
／ＮＲＺ変換回路によれば、ＣＭＩ符号データの転送ク
ロックを生成するとともに該転送クロックの中点を検出
し、該中点における該ＣＭＩ符号データの変化点を検出
し該データ変化点から次の該中点まで保持した保持信号
を該転送クロックに基づいてＮＲＺ符号データに変換す
るように構成したので、ＰＬＬ回路及びメカニカルフィ
ルタを用いることなくＰＬＬ回路と同等の働きを実現
し、小型化及びコストダウンを図ることができる。従っ
てこのような転送方式を複数持つ装置においては性能向
上に寄与するところが大きい。
／ＮＲＺ変換回路によれば、ＣＭＩ符号データの転送ク
ロックを生成するとともに該転送クロックの中点を検出
し、該中点における該ＣＭＩ符号データの変化点を検出
し該データ変化点から次の該中点まで保持した保持信号
を該転送クロックに基づいてＮＲＺ符号データに変換す
るように構成したので、ＰＬＬ回路及びメカニカルフィ
ルタを用いることなくＰＬＬ回路と同等の働きを実現
し、小型化及びコストダウンを図ることができる。従っ
てこのような転送方式を複数持つ装置においては性能向
上に寄与するところが大きい。
【図１】本発明〔１〕に係るＣＭＩ／ＮＲＺ変換回路の
実施例を示した回路ブロック図である。
実施例を示した回路ブロック図である。
【図２】本発明〔１〕に係るＣＭＩ／ＮＲＺ変換回路の
タイムチャート図である。
タイムチャート図である。
【図３】本発明〔２〕，〔３〕に係るＣＭＩ／ＮＲＺ変
換回路の実施例を示した回路ブロック図（１）である。
換回路の実施例を示した回路ブロック図（１）である。
【図４】本発明〔２〕，〔３〕に係るＣＭＩ／ＮＲＺ変
換回路の実施例を示した回路ブロック図（２）である。
換回路の実施例を示した回路ブロック図（２）である。
【図５】本発明〔２〕，〔３〕に係るＣＭＩ／ＮＲＺ変
換回路のタイムチャート図（１）である。
換回路のタイムチャート図（１）である。
【図６】本発明〔２〕，〔３〕に係るＣＭＩ／ＮＲＺ変
換回路のタイムチャート図（２）である。
換回路のタイムチャート図（２）である。
【図７】本発明〔２〕，〔３〕に係るＣＭＩ／ＮＲＺ変
換回路のタイムチャート図（３）である。
換回路のタイムチャート図（３）である。
【図８】本発明〔４〕に係るＣＭＩ／ＮＲＺ変換回路の
実施例を示した回路ブロック図である。
実施例を示した回路ブロック図である。
【図９】本発明〔４〕に係るＣＭＩ／ＮＲＺ変換回路の
タイムチャート図である。
タイムチャート図である。
【図１０】本発明〔５〕に係るＣＭＩ／ＮＲＺ変換回路
の実施例としてキャリア検出を行う回路を示した回路ブ
ロック図である。
の実施例としてキャリア検出を行う回路を示した回路ブ
ロック図である。
【図１１】本発明〔５〕に係るＣＭＩ／ＮＲＺ変換回路
のタイムチャート図である。
のタイムチャート図である。
【図１２】従来例を示したブロック図である。
【図１３】ＣＭＩ／ＮＲＺ変換のタイムチャート図であ
る。
る。
１，３３，５１ 立ち下がり検出部 ２，３１，３４，５２，５３ カウンタ ３ デコーダ ４，６，２１〜２３，２５，４１，４２，５５，５６
Ｄ−ＦＦ（フリップフロップ） １０ デコーダ部 １１〜１７，３５，３６，２４，２６４〜２６６，３
９，４０，５４，５７ＡＮＤゲート ２６１〜２６３ ラッチ回路 ２６７，３２，３８ ＯＲゲート 図中、同一符号は同一又は相当部分を示す。
Ｄ−ＦＦ（フリップフロップ） １０ デコーダ部 １１〜１７，３５，３６，２４，２６４〜２６６，３
９，４０，５４，５７ＡＮＤゲート ２６１〜２６３ ラッチ回路 ２６７，３２，３８ ＯＲゲート 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 紀幸 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 森分 優 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 小野寺 貴志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】ＣＭＩ符号データの転送クロックを生成す
るとともに該転送クロックの中点を検出する中点検出回
路と、 該中点における該ＣＭＩ符号データの変化点を検出し該
データ変化点から次の該中点まで保持した信号を発生す
る保持信号発生回路と、 該保持信号を該転送クロックに基づいてＮＲＺ符号デー
タに変換する変換回路と、 を備えたことを特徴とするＣＭＩ／ＮＲＺ変換回路。 - 【請求項２】ＣＭＩ符号データの転送クロックを生成す
るとともに該転送クロックの中点及び該中点の両側隣接
クロック点を検出する中点検出回路と、 該中点及び該中点の両側隣接クロック点のいずれかにお
ける該ＣＭＩ符号データの変化点を検出し該データ変化
点から次の該中点まで保持した信号を発生する保持信号
発生回路と、 該保持信号を該転送クロックに基づいてＮＲＺ符号デー
タに変換する変換回路と、 を備えたことを特徴とするＣＭＩ／ＮＲＺ変換回路。 - 【請求項３】請求項２において、 該中点検出回路が、該転送クロックの変化点及び該変化
点の該転送クロック分の両側隣接点を検出する変化点検
出信号を出力し、 該変換回路が、該転送クロックの変化点及び該変化点の
両側隣接点により該転送クロックをずらすことを特徴と
したＣＭＩ／ＮＲＺ変換回路。 - 【請求項４】ＣＭＩ符号データの立ち下がり変化点を検
出する変化点検出部と、 該変化点から受信クロックをカウント開始し、該ＣＭＩ
符号データの転送クロックの周波数まで分周したとき該
変化点検出部をリセットする第１のカウンタと、 該受信クロックをカウントするとともに該変化点検出部
の出力信号によりリセットされる第２のカウンタと、 該変化点検出部及び該第２のカウンタの各出力信号を入
力してＣＭＩ符号データの転送クロックを出力する論理
和回路と、 該転送クロックの中点を検出する中点検出回路と、 該中点における該ＣＭＩ符号データの変化点を検出し該
データ変化点から次の該中点まで保持した信号を発生す
る保持信号発生回路と、 該保持信号を該転送クロックに基づいてＮＲＺ符号デー
タに変換する変換回路と、 を備えたことを特徴とするＣＭＩ／ＮＲＺ変換回路。 - 【請求項５】ＣＭＩ符号データの立ち下がり変化点を検
出する変化点検出部と、 該変化点から受信クロックをカウント開始し、該ＣＭＩ
符号データの転送クロックの少なくとも３周期分に相当
するカウント値までカウントしたときリセット信号を発
生し該変化点検出部をリセットするリセット信号発生回
路と、 該ＣＭＩ符号データの立ち下がり変化点を該受信クロッ
クにより検出しパルス信号を発生する微分回路と、 該リセット信号又は該パルス信号により該変化点検出部
をリセットする論理和回路と、 を備え、該変化点検出部が該変化点検出したときの出力
信号をキャリアセンス信号とすることを特徴としたＣＭ
Ｉ／ＮＲＺ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287951A JPH10135838A (ja) | 1996-10-30 | 1996-10-30 | Ｃｍｉ／ｎｒｚ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287951A JPH10135838A (ja) | 1996-10-30 | 1996-10-30 | Ｃｍｉ／ｎｒｚ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135838A true JPH10135838A (ja) | 1998-05-22 |
Family
ID=17723858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287951A Withdrawn JPH10135838A (ja) | 1996-10-30 | 1996-10-30 | Ｃｍｉ／ｎｒｚ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417058C (zh) * | 2001-07-11 | 2008-09-03 | 中兴通讯股份有限公司 | 非归零码－传号反转码的编解码装置 |
| KR101705654B1 (ko) * | 2016-06-30 | 2017-03-06 | 렙메디케어주식회사 | 지혈용 압박밴드 |
| CN106656399A (zh) * | 2016-12-05 | 2017-05-10 | 成都瑞科电气有限公司 | 一种基于fpga的光纤数字同步接口*** |
-
1996
- 1996-10-30 JP JP8287951A patent/JPH10135838A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417058C (zh) * | 2001-07-11 | 2008-09-03 | 中兴通讯股份有限公司 | 非归零码－传号反转码的编解码装置 |
| KR101705654B1 (ko) * | 2016-06-30 | 2017-03-06 | 렙메디케어주식회사 | 지혈용 압박밴드 |
| CN106656399A (zh) * | 2016-12-05 | 2017-05-10 | 成都瑞科电气有限公司 | 一种基于fpga的光纤数字同步接口*** |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |