JP2002217715A - ヒットレス基準切替えを用いた多重入力位相同期ループ - Google Patents

ヒットレス基準切替えを用いた多重入力位相同期ループ

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Simon Skierszkan
スキエルスズカン サイモン
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Abstract

(57)【要約】 【課題】 位相偏差等の問題を緩和する基準切替え機構
を有するＰＬＬを提供する。 【解決手段】 複数の入力基準信号の１つからクロック
信号を回復するクロック回復回路は各入力に対する収集
ＰＬＬを有する。該収集ＰＬＬは入力信号の位相をフィ
ードバック信号と比較する位相比較器及び該位相比較器
から入力を受信する第１及び第２のＤＣＯを有する。出
力ＰＬＬは各収集ＰＬＬの出力と選択的に接続可能な位
相比較器を有する。該出力ＰＬＬは回路に出力をもたら
す第１のＤＣＯとフィードバック・ループにあって出力
ＰＬＬの位相比較器にフィードバック信号をもたらす第
２のＤＣＯを有する。該第２のＤＣＯは第１のＤＣＯに
関して位相オフセットを導く制御入力を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般にデジタルタ
イミング回路に関し、特に、ジッタを受ける入力信号の
選択からクロック信号を回復することができるデジタル
位相同期ループに関する。
【０００２】
【従来の技術】デジタルネットワーキング・アプリケー
ションにおいては、同期光学的ネットワーク（ＳＯＮＥ
Ｔ：ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａｌ ｎｅｔ
ｗｏｒｋ）ＯＣ−Ｎ及びＳＴＮ−Ｎインターフェース回
路、それにＴ１またはＥ１主要レートデジタル伝送リン
クに対してタイミング基準をもたらす要求がある。これ
らのタイミング信号はＳＴＲＡＴＵＭ３Ｅ，３及びＥク
ロック及びＳＯＮＥＴ最小クロック（ＳＭＣ：ＳＯＮＥ
Ｔ Ｍｉｎｉｍｕｍ Ｃｌｏｃｋ）に対する、ＢＥＬＬ
ＣＯＲＥ ＧＲ−１２４４−ＣＯＲＥ及びＧＲ−２５３
−ＣＯＲＥ勧告等の関連する規格を満たさなければなら
ない。これらの仕様は入力基準間の転送特性に厳重な要
求を課し、特に、これらは入力基準間の切替えの結果、
出力クロック上に発生し得る位相摂動に関する制限を課
する。
【０００３】この種のタイミング信号をもたらす方法は
位相同期ループを使用することである。一般に、この位
相同期ループは入力基準信号を適切な因子によって分割
されたループの出力と比較する位相検出器、高周波変動
を除去するループフィルタ、及び位相検出器によって検
出された位相差を除去するように周波数が制御される制
御式発振器から構成される。
【０００４】米国特許第５，６０２，８８４号は２０Ｍ
Ｈｚのクロックで刻時されるＤＣＯ及びタップ付き遅延
線の組合わせを使用した位相同期ループを開示してい
る。ＤＣＯはこのタップ付き遅延線を直接制御するの
で、ジッタのない精度をクロックサイクルの小部分に維
持することができる。この小部分はタップ付き遅延線の
各タップの遅延時間によって制限される。
【０００５】前記米国特許に開示されるような出力クロ
ックの位相摂動を最小化する従来のアプローチは以下の
通りである。即ち、能動入力基準に直接位相比較器を接
続しないで、入力基準及び位相比較器の間に中間回路を
接続する。この中間回路は発生した出力クロックと同期
する比較的高速度のクロックによって刻時されるアップ
／ダウンカウンタを含んでいる。このカウンタの出力
は、引き続き位相比較器に入力される仮想基準を生成す
る。基準再配置を行うと直ちに、以下のシーケンスの事
象が生じる。ＰＬＬはホールドオーバモードに置かれ
る。出力クロック及び割り当てられた基準クロックの間
の位相差は、高速クロックサイクルをカウントすること
によって調整される。この値は引き続き仮想出力基準ク
ロックを生成する際にカウンタから減算される。ＰＬＬ
からは引き続きホールドオーバが取り出され、このＰＬ
Ｌは新たに決定した仮想基準に合わされる。このように
して、基準クロックの間の位相オフセットを構築するこ
とができる。
【０００６】
【発明が解決しようとする課題】このアプローチの基本
的欠点は、構築される位相の分解能がカウンタに加えら
れる周波数に比例すると言うことである。回路はまた、
高速クロックの同期と等しいサイズまでの出力クロック
上に位相偏差を依然として発生し得る。この位相偏差の
最大サイズは、高速クロックの速度、位相構築されたカ
ウンタのサイズ、従って回路の要求されるゲートの数及
び電力消費を増大させることによって低減できるに過ぎ
ない。
【０００７】この発明の目的は、従来技術の前述した諸
問題を緩和する基準切替え機構を有する位相同期ループ
を提供することにある。
【０００８】
【課題を解決するための手段】従って、本発明は、複数
の入力基準信号のうちの１つからクロック信号を回復す
るクロック回復回路において、各入力に対する収集位相
同期ループ（ＰＬＬ：ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏ
ｏｐ）であって、各前記収集ＰＬＬは入力信号の位相を
フィードバック信号と比較する位相比較器及び該位相比
較器からの入力を受信する第１及び第２のデジタル制御
式発振器（ＤＣＯ：ｄｉｇｉｔａｌ ｃｏｎｔｒｏｌｌ
ｅｄ ｏｓｃｉｌｌａｔｏｒ）を有し、前記収集ＰＬＬ
の前記第１のＤＣＯはフィードバック・ループにあって
前記位相比較器に入力を供給し、かつ前記収集ＰＬＬの
前記第２のＤＣＯは前記収集ＰＬＬの前記第１のＤＣＯ
に関して位相オフセットを導く制御入力を有すると共
に、前記収集ＰＬＬに対して出力をもたらしてなる前記
収集ＰＬＬと、前記収集ＰＬＬの各々の出力に対して選
択的に接続可能な位相比較器を有すると共に、前記回路
に対して入力をもたらす第１のＤＣＯ及びフィードバッ
ク・ループにあって前記出力ＰＬＬの前記位相比較器に
対してフィードバック信号をもたらす第２のＤＣＯを有
する出力ＰＬＬであって、該出力ＰＬＬの前記第２のＤ
ＣＯは前記出力ＰＬＬの前記第１のＤＣＯに関して位相
オフセットを導く制御入力を有してなる前記出力ＰＬＬ
と、一方の入力から別の入力への切換えの際に、前記収
集回路の前記第２のＤＣＯ及び前記出力ＰＬＬの前記第
２のＤＣＯの位相を共通の値に設定して、基準信号の切
替え時に瞬間的位相エラーを回避するようにした制御装
置と、を具備したことを特徴とする前記クロック回復回
路を提供する。
【０００９】前記ＤＣＯは加算レート乗算器であり、そ
のうちの一方はオーバフロー条件及びタイムエラー信号
を発生する剰余を達成すると直ちに出力信号を発生する
と共に、他方は設定可能な位相を有することが好まし
い。
【００１０】前記フィードバック・ループはタップ付き
遅延線を備えてジッタを低減することが好ましい。
【００１１】各ＰＬＬは２つのＤＣＯを有しており、そ
のうちの一方のみが前記フィードバック・ループにある
ので、入力信号の切替えの際に、前記設定可能なＤＣＯ
間の位相エラーを除去することができると共に、入力が
変わると直ちに生じる位相ジャンプを防止することがで
きる。
【００１２】本発明はまた、複数の入力基準信号のうち
の１つからクロック信号を回復する方法において、各入
力に対して収集位相同期ループ（ＰＬＬ）をもたらす段
階と、各前記収集ＰＬＬは第１及び第２のデジタル制御
式発振器（ＤＣＯ）を含んでなる、前記第１及び第２の
ＤＣＯを用いて基準入力信号をトラッキングする段階
と、前記第１のＤＣＯは前記収集ＰＬＬのフィードバッ
ク・ループにあると共に、前記第２のＤＣＯは前記収集
位相同期ループの出力をもたらしてなる、前記収集ＰＬ
Ｌに選択的に接続可能な出力ＰＬＬをもたらす段階と、
前記出力ＰＬＬは第１及び第２のＤＣＯを備えてなる、
前記出力ＰＬＬの前記第１及び第２のＤＣＯを用いて前
記収集ＰＬＬの前記出力をトラッキングする段階と、前
記出力ＰＬＬの前記第１のＤＣＯは回復したクロック信
号をもたらすと共に、前記出力ＰＬＬの前記第２のＤＣ
Ｏは前記出力ＰＬＬのフィードバック・ループにある、
別の基準入力への切換えの際に、前記収集ＰＬＬの前記
第２のＤＣＯ及び前記出力ＰＬＬの位相を共通の値に設
定する段階と、を具備したことを特徴とする前記方法を
提供する。
【００１３】
【発明の実施の形態】図１に示す従来技術の位相同期ル
ープは、２つの可能な入力基準クロック「ｐｒｉ」及び
「ｓｅｃ」のうちの一方を選択するシステム多重化装置
１、基準の切換えと同時に２つのクロック間の位相差を
調整し構築するカウンタ２、基準信号を受信する位相検
出器３、積分器４、所望の周波数での出力信号及びこの
出力信号のタイムエラーを表わす制御信号を出力するデ
ジタル制御式発振器５、このデジタル制御式発振器５の
出力を受信するタップ付き遅延線６であって、前記制御
信号によって決定されるタップから出力信号を生成する
前記タップ付き遅延線、及び位相検出器３の第２の入力
に対してフィードバック信号及び位相構築されたカウン
タ２への同期高速クロックを発生する分周器回路７を備
えている。積分器４の機能は、基準クロック中心周波数
及び制御式発振器のフリーラン周波数における差に起因
して生じることとなる位相変動を出力する入力を除去す
ることである。位相検出器３はデジタル制御式発振器５
が入力信号と同期して出力を発生することを保証する。
【００１４】この種の従来技術の位相同期ループは入力
基準クロック間の位相差を構築する手段を制限してき
た。回路が保証することができる最小位相摂動は位相構
築されたカウンタに加えられる高速クロックの周期であ
る。
【００１５】ここで図２を参照すると、この発明の原理
に従う位相同期ループは入力基準のおのおのに取り付け
られた複数の収集デジタル位相同期ループ１０、選択さ
れた収集デジタル位相同期ループ１０からのクロックの
出力を含んだシステム多重化装置１１、及びこのシステ
ム多重化装置から入力される信号に同期する出力位相同
期ループ１２を備えている。この出力位相同期ループ１
２は回路の出力として安定したクロックを発生する。一
般には、マイクロ制御装置である制御ブロック１３は装
置の動作を制御する。
【００１６】２０ＭＨｚの入力クロックは出力ＰＬＬ１
２だけではなく収集ＰＬＬ１０の全てのデジタル制御式
発振器（ＤＣＯ）を駆動するマスタクロックとして使用
される。発生された出力クロックは、複数デジタル遅延
線の技術を用いた低減したジッタ位相同期ループ（Ｒｅ
ｄｕｃｅｄ Ｊｉｔｔｅｒ Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ ｕｓｉｎｇ ａ Ｔｅｃｈｎｉｑｕｅ Ｍ
ｕｌｔｉ−ｓｔａｇｅＤｉｇｉｔａｌ Ｄｅｌａｙ Ｌ
ｉｎｅ）と題する２０００年３月３１日出願の同時係属
英国特許出願第００１３０５９．１号に述べられている
ようなＤＣＯの位相剰余項を使用してタップ付き遅延線
によって低減されるジッタを有している。
【００１７】図３は収集ＰＬＬ１０をより詳細に示して
いる。位相比較器２１は基準クロック及び収集ＰＬＬ１
０の出力クロックの間のサイクルスリップをカウントす
るアップ／ダウンカウンタ２２である。位相オフセット
のより精度の高い計算は、デシメイタ２３を用いてサイ
クルスリップの出力を積分しデシメイトすることによっ
て行われる。位相比較器の出力は累算器２５を用いて積
分される。位相比較器２１の出力は加算器２４の累算器
２５の出力に加えられる。次いで、加算器２４の出力は
それぞれのＤＣＯ２８に接続した加算器２９の対におい
て定数Ｐａに加えられる。加算器２９の出力は発生され
た出力クロックをスピードアップするかまたは（負数の
場合）スローダウンする制御情報として作用する。
【００１８】図５に示すように、キャッシュＤＣＯ２８
は所望の出力周波数を発生する加算レート乗算器を備え
ている。この場合、公称１６．３８４ＭＨｚのクロック
が合成される。入力ワード（ＤＣＯ ＩＮ）は加算器４
０に送られレジスタ４１で累算される。各ＤＣＯ２８は
外部ピンからの２０ＭＨｚのマスタ信号によって刻時さ
れる。入力ワードＤＣＯｉｎが加算器４０の初期値に繰
り返し加えられるにつれて、加算器は周期的にオバーフ
ローをし、得られた桁上げ信号はＤＣＯの出力信号を構
成する。オーバフローが起こるときに剰余項があれば、
この剰余項はレジスタ４１に現れてＤＣＯの桁上げ出力
の位相エラーを表わす。この剰余項（残余項）は複数段
タップ付き遅延線を制御して低ジッタの出力クロックを
発生するのに使用される。ＤＣＯはまた桁上げ出力以上
に拡張されている。桁上げは各桁上げについて１つだけ
カウントアップするカウンタを使用可能にする。これら
のエキストラビットは発生された公称１６．３８４ＭＨ
ｚの出力クロックの各サイクルを有効にカウントする。
これらの余分な項は発生された１２．３５２ＭＨｚの出
力クロック等の関連したクロックの合成にて使用され
る。
【００１９】ＤＣＯのマスタ周波数の桁上げの仮想周波
数はマスタクロック×Ｐ／Ｑ（Ｐは加算器２９にて加え
られる定数で、ＱはＤＣＯレジスタ４１の容量であ
る）。この例では、マスタクロックは２０ＭＨｚであ
る。
【００２０】１つのＤＣＯ２８−ＤＣＯ１は、タップ付
き遅延線２７及び分周器２６を通して位相比較器２１に
フィードバックする出力クロックを合成するのに使用さ
れる。システムは入力クロックに対する位相にこのＤＣ
Ｏの仮想出力クロックを合わせようと永久に努める。
【００２１】第２のＤＣＯ２８−ＤＣＯ２はその累算し
た値、即ち、残余項プラス桁上げプラスサイクル拡張ビ
ットは、制御装置１３によって設定可能である点を除い
て第１のＤＣＯと同一である。第２のＤＣＯがＤＣＯ容
量、マスタクロック周波数（２０ＭＨｚ）及び加算した
定数Ｐによって決定される第１のＤＣＯと同一の非安定
周波数を持つと共に、第２のＤＣＯが第１のＤＣＯと同
一のエラー項を加算するので、第２のＤＣＯは第１のＤ
ＣＯと周波数及び周波数シフトが同一である仮想の１
６．３８４ＭＨｚのクロックを生成する。第２のＤＣＯ
が設定可能であるという事実は、発生された１６．３８
４ＭＨｚのクロック間の差のみが、２つのクロック間に
任意の静的位相オフセットが存在するかもしれないとい
うことを意味している。このことは、連続的に位相を入
力基準クロック、及び位相を任意に設定し得る合成され
たクロックに合わせる発生されたクロックが要求される
ということから重要である。
【００２２】図４は出力ＰＬＬを一層詳細に示してい
る。この出力ＰＬＬは主に位相比較器３０、積分器３
１、出力クロックを発生するのに使用されるＤＣＯ−Ｄ
ＣＯ１３４、及び２０ＭＨｚのマスタクロックによって
刻時されるデジタル化形式で仮想の１６．３８４ＭＨｚ
のクロックを発生するＤＣＯ−ＤＣＯ２ ３３から構成
される。収集ＰＬＬの場合におけるように、ＤＣＯ２−
ＤＣＯ１及びＤＣＯ２の双方は入力として同一のエラー
情報を有している。ＤＣＯ２は制御ユニットによる制御
の下に設定可能である。位相比較器３０は、残余項プラ
ス桁上げプラス出力ＰＬＬのＤＣＯ３のサイクル拡張ビ
ットを残余項プラス桁上げプラス収集ＰＬＬのＤＣＯ２
のサイクル拡張ビットから減算する減算器である。積分
器３１は位相比較器からの結果を自身に加算して、出力
ＰＬＬの中央周波数を収集ＰＬＬの獲得した中央周波数
に効果的にトレインアップ（ｔｒａｉｎ ｕｐ）する累
算器である。
【００２３】ＤＣＯ１ ３４はタップ付き遅延回路３５
及び分周器３６に出力信号をもたらして、ジッタを低減
すると共に回路に対して出力をもたらす。
【００２４】通常の動作では、全ての収集ＰＬＬはそれ
ぞれの入力基準クロックにトレインアップする。出力Ｐ
ＬＬ１２は収集ＰＬＬ１０に取り付けられている。この
出力ＰＬＬは収集ＰＬＬの出力にロックすると共に、安
定した出力クロックを発生する。出力ＰＬＬは自身を調
整し、その結果、出力ＰＬＬのＤＣＯ２における各項は
収集ＤＣＯ２のＤＣＯ２からくる各値と一致する傾向と
なる。
【００２５】基準再配置（即ち、新しい収集ＰＬＬを出
力ＰＬＬに取り付けることと等しい新しい入力基準クロ
ックの選択）が行われると直ちに、出力ＰＬＬのＤＣＯ
２における値は引き続いて新しく取り付けた収集ＰＬＬ
のＤＣＯ２からくる各値と一致する傾向となる。これら
の値は前の収集ＰＬＬのＤＣＯ２から来る各値を用いて
未修正であるので、第１及び第２の収集ＰＬＬ間の信号
の簡単な交換によって、任意の位相オフセットは出力Ｄ
ＣＯ２及び収集ＤＣＯ２間に導かれることとなる。この
オフセットは位相比較器からのエラー項として現れ、出
力ＰＬＬは収集ＰＬＬのＤＣＯ２及び出力ＰＬＬのＤＣ
Ｏ２間の差に含まれる最初の位相オフセットと等しい出
力クロック上の位相偏差を導くその位相エラーに順応す
ることとなる。本願において、値はＤＣＯ２の設定可能
なレプリカを有する用意にある。基準再配置を行うと直
ちに収集ＰＬＬのＤＣＯ２及び出力ＰＬＬのＤＣＯ２の
双方は共通の値に設定される。収集ＰＬＬは混乱される
ことはない。何故ならば、そのＤＣＯ２はフィードバッ
ク・ループにはないからである。基準再配置後に直ちに
生じる瞬時の位相エラーは、ＤＣＯ２ａｃｑ−ＤＣＯ２
ｏｕｔが零と等しいので零となる。
【００２６】以上、この発明を好ましい実施例を参照し
て説明したが、この説明は限定的意味合いに解釈される
ものではない。開示した実施例の種々の変形はこの発明
の説明を参照すると直ちに当業者には明瞭となろう。従
って、特許請求の範囲はこの発明の真の範囲にある如何
なるこの種の変形または他の実施例をも包含することが
考えられる。
【図面の簡単な説明】
【図１】従来技術の位相同期ループのブロック図であ
る。
【図２】この発明の一実施例による位相同期ループの全
体のアーキテクチャのブロック図である。
【図３】収集位相同期ループのブロック図である。
【図４】出力位相同期ループのブロック図である。
【図５】発明の回路に用いられるデジタル制御式発振器
のより詳細な図である。
【符号の説明】
１０ 収集ＰＬＬ １１ システム多重化装置 １２ 出力ＰＬＬ １３ 制御ブロック ２１、３０ 位相比較器 ２２ アップ／ダウンカウンタ ２３ デシメイタ ２４、２９、３２、４０ 加算器 ２５ 累算器 ２６、３６ 分周器 ２７、３５ タップ付き遅延線 ２８ ＤＣＯ ３１ 積分器 ３３ ＤＣＯ−ＤＣＯ２ ３４ ＤＣＯ−ＤＣＯ１ ４０ 加算器 ４１ レジスタ

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力基準信号のうちの１つからク
    ロック信号を回復するクロック回復回路であって、 各入力に対する収集位相同期ループ（ＰＬＬ：ｐｈａｓ
    ｅ ｌｏｃｋｅｄ ｌｏｏｐ）であって、各前記収集Ｐ
    ＬＬは入力信号の位相をフィードバック信号と比較する
    位相比較器及び該位相比較器からの入力を受信する第１
    及び第２のデジタル制御式発振器（ＤＣＯ：ｄｉｇｉｔ
    ａｌ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）
    を有し、前記収集ＰＬＬの前記第１のＤＣＯはフィード
    バック・ループにあって前記位相比較器に入力を供給
    し、かつ前記収集ＰＬＬの前記第２のＤＣＯは前記収集
    ＰＬＬの前記第１のＤＣＯに関して位相オフセットを導
    く制御入力を有すると共に、前記収集ＰＬＬに対して出
    力をもたらしてなる前記収集ＰＬＬと、 前記収集ＰＬＬの各々の出力に対して選択的に接続可能
    な位相比較器を有すると共に、前記回路に対して入力を
    もたらす第１のＤＣＯ及びフィードバック・ループにあ
    って前記出力ＰＬＬの前記位相比較器に対してフィード
    バック信号をもたらす第２のＤＣＯを有する出力ＰＬＬ
    であって、該出力ＰＬＬの前記第２のＤＣＯは前記出力
    ＰＬＬの前記第１のＤＣＯに関して位相オフセットを導
    く制御入力を有してなる前記出力ＰＬＬと、 一方の入力から別の入力への切換えの際に、前記収集回
    路の前記第２のＤＣＯ及び前記出力ＰＬＬの前記第２の
    ＤＣＯの位相を共通の値に設定して、基準信号の切替え
    時に瞬間的位相エラーを回避するようにした制御装置
    と、 を具備したことを特徴とする前記クロック回復回路。
  2. 【請求項２】 請求項１記載のクロック回復回路におい
    て、前記収集ＰＬＬの前記フィードバック・ループにあ
    って低いジッタ出力を生成するタップ付き遅延線を更に
    具備したことを特徴とする前記クロック回復回路。
  3. 【請求項３】 請求項１または請求項２記載のクロック
    回復回路において、前記位相比較器はサイクル／スリッ
    プ・カウンタ及び該サイクル／スリップ・カウンタの出
    力をデシメイトするデシメイタを備えたことを特徴とす
    る前記クロック回復回路。
  4. 【請求項４】 請求項１から請求項３の何れかに記載の
    クロック回復回路において、前記位相比較器の出力を積
    分する積分器／累算器を更に具備したことを特徴とする
    前記クロック回復回路。
  5. 【請求項５】 請求項４記載のクロック回復回路におい
    て、前記積分器／累算器の出力を前記位相比較器の出力
    に加算する第１の加算器を更に具備したことを特徴とす
    る前記クロック回復回路。
  6. 【請求項６】 請求項５記載のクロック回復回路におい
    て、前記第１の加算器の出力に定数を加算するそれぞれ
    の付加的加算器であって、前記収集ＰＬＬの前記第１及
    び第２のＤＣＯのそれぞれの入力に接続されてなる前記
    付加的加算器を更に具備したことを特徴とする前記クロ
    ック回復回路。
  7. 【請求項７】 請求項１から請求項６の何れかに記載の
    クロック回復回路において、前記ＤＣＯは発生された出
    力クロックのサイクルをカウントするエキストラビット
    を含んでいることを特徴とする前記クロック回復回路。
  8. 【請求項８】 請求項１から請求項７の何れかに記載の
    クロック回復回路において、前記出力ＰＬＬの前記位相
    比較器の出力を積分する積分器／累算器と、前記出力Ｐ
    ＬＬの前記位相比較器の出力に前記積分器／累算器の出
    力を加算する第１の加算器とを更に具備したことを特徴
    とする前記クロック回復回路。
  9. 【請求項９】 請求項８記載のクロック回復回路におい
    て、前記第１の加算器の出力に定数を加算する付加的加
    算器であって、前記出力ＰＬＬの前記ＤＣＯの出力に接
    続されてなる前記付加的加算器を更に具備したことを特
    徴とする前記クロック回復回路。
  10. 【請求項１０】 請求項１から請求項９の何れかに記載
    のクロック回復回路において、前記収集ＰＬＬの前記デ
    ジタル制御式発振器は加算型レート乗算器であり、その
    うちの１つはオーバフロー条件、及び各出力信号のタイ
    ムエラーを表わす制御信号を発生する剰余項を達成した
    ときに出力信号を発生してなることを特徴とする前記ク
    ロック回復回路。
  11. 【請求項１１】 請求項１から請求項１０の何れかに記
    載のクロック回復回路において、前記出力ＰＬＬの前記
    第１のＤＣＯの前記出力はタップ付き遅延線に接続され
    てジッタを低減することを特徴とする前記クロック回復
    回路。
  12. 【請求項１２】 複数の入力基準信号のうちの１つから
    クロック信号を回復する方法において、 各入力に対して収集位相同期ループ（ＰＬＬ：ｐｈａｓ
    ｅ ｌｏｃｋｅｄ ｌｏｏｐ）をもたらす段階と、各前
    記収集ＰＬＬは第１及び第２のデジタル制御式発振器
    （ＤＣＯ：ｄｉｇｉｔａｌ ｃｏｎｔｒｏｌｌｅｄ ｏ
    ｓｃｉｌｌａｔｏｒ）を含んでなる、 前記第１及び第２のＤＣＯを用いて基準入力信号をトラ
    ッキングする段階と、前記第１のＤＣＯは前記収集ＰＬ
    Ｌのフィードバック・ループにあると共に、前記第２の
    ＤＣＯは前記収集位相同期ループの出力をもたらしてな
    る、 前記収集ＰＬＬに選択的に接続可能な出力ＰＬＬをもた
    らす段階と、前記出力ＰＬＬは第１及び第２のＤＣＯを
    備えてなる、 前記出力ＰＬＬの前記第１及び第２のＤＣＯを用いて前
    記収集ＰＬＬの前記出力をトラッキングする段階と、前
    記出力ＰＬＬの前記第１のＤＣＯは回復したクロック信
    号をもたらすと共に、前記出力ＰＬＬの前記第２のＤＣ
    Ｏは前記出力ＰＬＬのフィードバック・ループにある、 別の基準入力への切換えの際に、前記収集ＰＬＬの前記
    第２のＤＣＯ及び前記出力ＰＬＬの位相を共通の値に設
    定する段階と、 を具備したことを特徴とする前記方法。
  13. 【請求項１３】 請求項１２記載の方法において、前記
    収集位相同期ループのジッタはタップ付き遅延線を用い
    て低減されることを特徴とする前記方法。
  14. 【請求項１４】 請求項１２または請求項１３記載の方
    法において、前記各ＤＣＯは該ＤＣＯによって発生され
    る出力サイクルをカウントする拡張ビットを有すること
    を特徴とする前記方法。
  15. 【請求項１５】 請求項１２から請求項１４の何れかに
    記載の方法において、各前記ＰＬＬは位相比較器を備え
    ると共に、該位相比較器の出力は前記第１及び第２のＤ
    ＣＯに送信される前に積分されることを特徴とする前記
    方法。
  16. 【請求項１６】 請求項１５記載の方法において、サイ
    クルスリップは前記位相比較器のアップ／ダウンカウン
    タを用いてカウントされることを特徴とする前記方法。
  17. 【請求項１７】 請求項１６記載の方法において、サイ
    クルスリップ・カウンタの出力はデシメイトされること
    を特徴とする前記方法。
  18. 【請求項１８】 請求項１２から請求項１７の何れかに
    記載の方法において、前記収集ＰＬＬは前記ＤＣＯの位
    相オフセットの制御も行う制御装置によって選択される
    ことを特徴とする前記方法。
  19. 【請求項１９】 請求項１８記載の方法において、前記
    制御装置はマルチプレクサの選択入力を制御して、能動
    収集ＰＬＬを前記出力ＰＬＬに接続することを特徴とす
    る前記方法。
  20. 【請求項２０】 ジッタを受ける入力信号から安定した
    クロック信号を回復する収集デジタル位相同期ループで
    あって、 前記入力信号を受信するデジタル入力回路と、 所望の周波数での出力及び各前記出力信号のタイムエラ
    ーを表わす制御信号を発生する第１及び第２のデジタル
    制御式発振器と、 複数の遅延手段を備えた複数のタップ付き遅延線であっ
    て、該複数のタップ付き遅延線の遅延量は前記デジタル
    制御式発振器のうちの１つのクロックサイクル未満であ
    る前記複数のタップ付き遅延線と、 前記入力回路からの前記少なくとも１つの入力信号、及
    び前記デジタル制御式発振器を制御するデジタル入力信
    号を発生する手段をもたらす前記少なくとも複数のタッ
    プ付き遅延線からの前記出力信号を受信するデジタル位
    相比較器と、 を具備したことを特徴とする前記収集デジタル位相同期
    ループ。
  21. 【請求項２１】 請求項２０記載の収集デジタル位相同
    期ループにおいて、前記デジタル制御式発振器は加算型
    レート乗算器であり、そのうちの１つはオーバフロー条
    件、及び前記制御信号を発生する剰余項を達成したとき
    に前記出力信号を発生すると共に、前記デジタル制御式
    発振器のうちの第２のものは設定可能な位相を有してな
    ることを特徴とする前記収集デジタル位相同期ループ。
  22. 【請求項２２】 安定した出力クロックを発生する出力
    デジタル位相同期ループであって、 収集ＰＬＬからの仮想的出力クロックを前記出力ＰＬＬ
    からのフィードバック仮想クロックから減算するデジタ
    ル仮想位相比較器と、 前記位相比較器の出力を自身に加算する累算器を有する
    積分器と、 所望の周波数での出力及び該出力信号のタイムエラーを
    表わす制御信号を発生する第１及び第２のデジタル制御
    式発振器であって、前記第１のデジタル制御式発振器が
    複数のタップ付き遅延線に制御信号を送ると共に、前記
    第２のデジタル制御式発振器は前記位相比較器にフィー
    ドバック信号をもたらすように設定可能である前記第１
    及び第２のデジタル制御式発振器と、 を具備したことを特徴とする前記出力デジタル位相同期
    ループ。
  23. 【請求項２３】 請求項２２記載の方法において、複数
    の遅延手段を備えた複数のタップ付き遅延線であって、
    該複数のタップ付き遅延線の遅延量は前記デジタル制御
    式発振器のうちの１つのクロックサイクル未満である前
    記複数のタップ付き遅延線を更に具備したことを特徴と
    する前記出力デジタル位相同期ループ。
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