JPH0485878A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0485878A JPH0485878A JP2198797A JP19879790A JPH0485878A JP H0485878 A JPH0485878 A JP H0485878A JP 2198797 A JP2198797 A JP 2198797A JP 19879790 A JP19879790 A JP 19879790A JP H0485878 A JPH0485878 A JP H0485878A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、強誘電体を用いた半導体装置、特に電気的に
書き換え可能な、不揮発性の半導体記憶装置に関するも
のである。
書き換え可能な、不揮発性の半導体記憶装置に関するも
のである。
[発明の概要]
本発明は、強誘電体膜を用いた、メモリの構造において
、半導体基板上に形成されたソース、ドレインとなる高
濃度拡散層上に、強誘電体を挟む電極のうちいずれか一
方もしくは両方を、酸化物導電体とすることにより、強
誘電体膜を半導体基板上に集積化させ、情報の書換え回
数に優れた不揮発性メモリを得るようにしたものである
。
、半導体基板上に形成されたソース、ドレインとなる高
濃度拡散層上に、強誘電体を挟む電極のうちいずれか一
方もしくは両方を、酸化物導電体とすることにより、強
誘電体膜を半導体基板上に集積化させ、情報の書換え回
数に優れた不揮発性メモリを得るようにしたものである
。
[従来の技術]
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、MIS型トシトランジスタ一
般に使用されており、EFROM (紫外線消去型不揮
発性メモリ)やEEPROM (電気的書き換え可能型
不揮発性メモリ)などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、MIS型トシトランジスタ一
般に使用されており、EFROM (紫外線消去型不揮
発性メモリ)やEEPROM (電気的書き換え可能型
不揮発性メモリ)などとして実用化されている。
[発明が解決しようとする課題]
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約20V前後と高いことや、書き換え時間が非
常に長い(例えばEEPROMの場合数+m5ec)な
どの欠点を有す。また、情報の書き換え回数が、約10
5回程度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
が、通常約20V前後と高いことや、書き換え時間が非
常に長い(例えばEEPROMの場合数+m5ec)な
どの欠点を有す。また、情報の書き換え回数が、約10
5回程度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許4149302の様に、シリ
コン基板上に強誘電体からなるキャパシタを集積した構
造や、米国特許3832700のようにM I S型ト
ランジスタのケート部分に強誘電体膜を配置した不揮発
性メモリなどの提案がなされている。しかし、実際には
、強誘電体キャパシタが集積化に適さなかったり、信頼
性が低かったりしたために実用化には、いまだ至ってい
ない。そこで本発明はこのような課題を解決するもので
、その目的とする所は、強誘電体キャパシタの電極の酸
素アニールに対する信頼性を向上し、優れた不揮発性半
導体記憶装置を提供する所にある。
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許4149302の様に、シリ
コン基板上に強誘電体からなるキャパシタを集積した構
造や、米国特許3832700のようにM I S型ト
ランジスタのケート部分に強誘電体膜を配置した不揮発
性メモリなどの提案がなされている。しかし、実際には
、強誘電体キャパシタが集積化に適さなかったり、信頼
性が低かったりしたために実用化には、いまだ至ってい
ない。そこで本発明はこのような課題を解決するもので
、その目的とする所は、強誘電体キャパシタの電極の酸
素アニールに対する信頼性を向上し、優れた不揮発性半
導体記憶装置を提供する所にある。
[課題を解決するための手段]
本発明の半導体記憶装置は、強誘電体を用いたキャパシ
タの電極として、酸化物導電体を有することを特徴とす
る。
タの電極として、酸化物導電体を有することを特徴とす
る。
[実施例]
第1図は本発明の実施例による、半導体記憶装置の断面
図である。
図である。
第2図は本発明の実施例による、半導体記憶装置の主要
工程断面図である。
工程断面図である。
第3図は従来の技術による、半導体記憶装置の断面図で
ある。
ある。
1は半導体基板を示し、2は素子分la膜を示し、3.
4はn型拡散層によるソース、ドレイン領域を示し、5
はゲート膜を示し、6はゲート電極を示し、7は眉間絶
縁膜を示し、8は接続穴(以下、コンタクトホールと称
す)を示し、9は下部電極バリアメタル層を示し、10
は下部電極を示し、11は強誘電体膜を示し、12は上
部1i極を示し、13は層間絶縁膜を示し、14は上部
電極の配線層を示し、15は金属を用いた上部電極を示
し、16は金属を用いた下部電極を示す。
4はn型拡散層によるソース、ドレイン領域を示し、5
はゲート膜を示し、6はゲート電極を示し、7は眉間絶
縁膜を示し、8は接続穴(以下、コンタクトホールと称
す)を示し、9は下部電極バリアメタル層を示し、10
は下部電極を示し、11は強誘電体膜を示し、12は上
部1i極を示し、13は層間絶縁膜を示し、14は上部
電極の配線層を示し、15は金属を用いた上部電極を示
し、16は金属を用いた下部電極を示す。
さて、従来の強誘電体膜を用いた、不揮発性メモリの構
造としては、第3図の如く、メモリセルのキャパシタの
電極には、例えば白金などの金属電極15、及び16と
、例えばチタンや窒化チタンなどのバリアメタル9を用
いていた。この様な構造でつくられた不揮発性メモリは
、例えば、600℃の酸素雰囲気中で1時間アニールす
ると、例えば白金などの金属下部電極16に剥離が起こ
った。この原因を詳細に調べてみると、例えばチタンや
窒化チタンなどのバリアメタル9が酸化していることが
解った。そこで、本実施例のように、例えばITO(酸
化インジウム、及び酸化錫の混合物)などの酸化物導電
体を、少なくとも下部電極として用いることにより、酸
素の拡散を遮断することができるため、例えば上記のよ
うなアニルの後でも、例えばチタンや窒化チタンなどの
バリアメタルの酸化がおきることはなかった。また、こ
の効果は上部、及び下部両方の電極を、例えばITOな
どの酸化物導電体とすることによっても、実現されるこ
とはいうまでもない。
造としては、第3図の如く、メモリセルのキャパシタの
電極には、例えば白金などの金属電極15、及び16と
、例えばチタンや窒化チタンなどのバリアメタル9を用
いていた。この様な構造でつくられた不揮発性メモリは
、例えば、600℃の酸素雰囲気中で1時間アニールす
ると、例えば白金などの金属下部電極16に剥離が起こ
った。この原因を詳細に調べてみると、例えばチタンや
窒化チタンなどのバリアメタル9が酸化していることが
解った。そこで、本実施例のように、例えばITO(酸
化インジウム、及び酸化錫の混合物)などの酸化物導電
体を、少なくとも下部電極として用いることにより、酸
素の拡散を遮断することができるため、例えば上記のよ
うなアニルの後でも、例えばチタンや窒化チタンなどの
バリアメタルの酸化がおきることはなかった。また、こ
の効果は上部、及び下部両方の電極を、例えばITOな
どの酸化物導電体とすることによっても、実現されるこ
とはいうまでもない。
以下第2図に従い、本発明の半導体装置を説明する。こ
こでは説明の都合上、p型Si基板上に作られたMOS
)ランジスタのソース、或はドレインに、本発明のキャ
パシタを接続した例につき説明する。
こでは説明の都合上、p型Si基板上に作られたMOS
)ランジスタのソース、或はドレインに、本発明のキャ
パシタを接続した例につき説明する。
(第2図(a)) 1は、例えば、p型のSi基板で
あり、例えば20Ω・Cmの比抵抗の基板を用いる。2
は素子分離用の絶縁膜であり、例えばLOCO3法によ
り、約600OA形成する。
あり、例えば20Ω・Cmの比抵抗の基板を用いる。2
は素子分離用の絶縁膜であり、例えばLOCO3法によ
り、約600OA形成する。
6はゲート電極となる、例えばポリSiであり、例えば
4000Aの膜厚で形成する。3と4はMOSトランジ
スタのソース、−ドレインとなるn型拡散層であり、例
えばイオン注入法により、リンを4xlO15cm−2
注入することにより形成する。
4000Aの膜厚で形成する。3と4はMOSトランジ
スタのソース、−ドレインとなるn型拡散層であり、例
えばイオン注入法により、リンを4xlO15cm−2
注入することにより形成する。
5はゲート膜であり、例えば300Aの厚みに形成する
。7はゲート電極と、下部電極を分離するための層間絶
縁膜であり、例えばSiC2を例えば気相成長法により
、例えば6000A形成する。
。7はゲート電極と、下部電極を分離するための層間絶
縁膜であり、例えばSiC2を例えば気相成長法により
、例えば6000A形成する。
8は7に設けられた、4と下部電極バリアメタル層9と
のコンタクトホールである。ここまでの工程においては
、従来技術を用いて製造することは十分に可能である。
のコンタクトホールである。ここまでの工程においては
、従来技術を用いて製造することは十分に可能である。
(第2図(b)) 次に強誘電体膜の下部電極バリアメ
タル層として、9の如く、例えばTiを、例えばスパッ
タ法により、例えば500人形成する。そして、下部電
極9として、例えばITOを、例えば3000A形成し
、従来技術である露光技術を用いて、所定のパターンを
形成する。次に、強誘電体膜11として、例えば、Pb
TiO3を、例えばスパッタ法により、例えば5000
A形成し、例えば02雰囲気中で600’ Cで、1時
間アニールする。
タル層として、9の如く、例えばTiを、例えばスパッ
タ法により、例えば500人形成する。そして、下部電
極9として、例えばITOを、例えば3000A形成し
、従来技術である露光技術を用いて、所定のパターンを
形成する。次に、強誘電体膜11として、例えば、Pb
TiO3を、例えばスパッタ法により、例えば5000
A形成し、例えば02雰囲気中で600’ Cで、1時
間アニールする。
次に上部電極12として、例えばITOを、例えば30
00A、例えばスパッタ法により形成する。次に、11
の強誘電体膜と、12の上部電極を、従来の露光技術を
用い、所定のパターンに形成する。
00A、例えばスパッタ法により形成する。次に、11
の強誘電体膜と、12の上部電極を、従来の露光技術を
用い、所定のパターンに形成する。
(第2図(c)) 13は下部電極10と、上部電極
12と配線層14とを分離するための層間絶縁膜であり
、例えばSiC2を例えば気相成長法により、例えば6
000A形成する。
12と配線層14とを分離するための層間絶縁膜であり
、例えばSiC2を例えば気相成長法により、例えば6
000A形成する。
次に、従来の露光技術により、上部電極12と配線層1
4とのコンタクトホールを形成し、配線層14として、
例えばA1を、例えば5000A、例えばスパッタ法に
より形成する。最後に、従来の露光技術を用い、配線層
14のパターンを形成し、本発明の構造を得る。
4とのコンタクトホールを形成し、配線層14として、
例えばA1を、例えば5000A、例えばスパッタ法に
より形成する。最後に、従来の露光技術を用い、配線層
14のパターンを形成し、本発明の構造を得る。
[発明の効果]
以上述べてきたように、本発明の半導体装置によれば、
強誘電体キャパシタの電極に、酸化物導電体を用いたた
め、酸素雰囲気中でのアニールによる、電極下地材料の
酸化をに伴う、信頼性の低下を防ぐことが可能となり、
優れた半導体記憶装置を提供することができるという効
果を有する。
強誘電体キャパシタの電極に、酸化物導電体を用いたた
め、酸素雰囲気中でのアニールによる、電極下地材料の
酸化をに伴う、信頼性の低下を防ぐことが可能となり、
優れた半導体記憶装置を提供することができるという効
果を有する。
第11]は、本発明の実施例による、半導体装置の断面
図で゛ある。 第2図(a)〜(C)は、本発明の実施例による、半導
体装置の主要工程断面図である。 第3図は従来の技術による、半導体装置の断面図である
。 1・ 2・ 3.4・ 5・ 6・ 7・ 8・ 9・ 10・ 11・ 12・ 13・ 14・ 15・ 16・ ・Si基板 ・素子分離膜 ・n型拡散層 ・ゲート膜 ・ゲート電極 ・層間絶縁膜 ・コンタクトホール ・下部電極バリアメタル層 ・下部電極 ・強誘電体膜 ・上部電極 ・層間絶縁膜 ・配線層 ・金属上部電極 ・金属下部電極 第 第 \ 図 図 第 図
図で゛ある。 第2図(a)〜(C)は、本発明の実施例による、半導
体装置の主要工程断面図である。 第3図は従来の技術による、半導体装置の断面図である
。 1・ 2・ 3.4・ 5・ 6・ 7・ 8・ 9・ 10・ 11・ 12・ 13・ 14・ 15・ 16・ ・Si基板 ・素子分離膜 ・n型拡散層 ・ゲート膜 ・ゲート電極 ・層間絶縁膜 ・コンタクトホール ・下部電極バリアメタル層 ・下部電極 ・強誘電体膜 ・上部電極 ・層間絶縁膜 ・配線層 ・金属上部電極 ・金属下部電極 第 第 \ 図 図 第 図
Claims (2)
- (1)強誘電体膜が、能動素子が形成された同一半導体
基板上に強誘電体膜を挟むように形成された電極を介し
て集積された半導体装置において、前記強誘電体膜を挟
むように形成された2つの電極のうち、一方もしくは両
方の電極が酸化物導電体であることを特徴とする半導体
装置。 - (2)前記酸化物導電体が、ITO(酸化インジウム、
酸化すずの混晶)、酸化ルテニウム、酸化レニウム、酸
化タングステン、酸化クロム、酸化モリブデンのうちい
ずれかを主成分とすることを特徴とする、請求項(1)
記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2198797A JPH0485878A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
EP19910913114 EP0495114A4 (en) | 1990-07-26 | 1991-07-25 | Semiconductor device |
PCT/JP1991/001001 WO1992002051A1 (en) | 1990-07-26 | 1991-07-25 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2198797A JPH0485878A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0485878A true JPH0485878A (ja) | 1992-03-18 |
Family
ID=16397067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2198797A Pending JPH0485878A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0495114A4 (ja) |
JP (1) | JPH0485878A (ja) |
WO (1) | WO1992002051A1 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5471363A (en) * | 1993-09-22 | 1995-11-28 | Olympus Optical Co., Ltd. | Ferroelectric capacitive element |
JPH09507342A (ja) * | 1994-10-04 | 1997-07-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 酸素障壁が設けられた下部電極を有する強誘電体メモリ素子を具えた半導体デバイス |
US5858851A (en) * | 1996-03-19 | 1999-01-12 | Sharp Kabushiki Kaisha | Manufacturing method of electrode |
US5965942A (en) * | 1994-09-28 | 1999-10-12 | Sharp Kabushiki Kaisha | Semiconductor memory device with amorphous diffusion barrier between capacitor and plug |
JP2002134710A (ja) * | 1994-01-13 | 2002-05-10 | Rohm Co Ltd | 誘電体キャパシタ |
JP2002261252A (ja) * | 1994-01-13 | 2002-09-13 | Rohm Co Ltd | 強誘電体キャパシタ |
KR100355803B1 (ko) * | 1995-08-01 | 2002-12-26 | 삼성전자 주식회사 | 강유전체캐패시터회로구조 |
JP2006319358A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 強誘電体キャパシタおよびその製造方法 |
JP2006319357A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 誘電体キャパシタの製造方法 |
US7816716B2 (en) | 2004-06-24 | 2010-10-19 | Nec Corporation | Semiconductor ferroelectric device, manufacturing method for the same, and electronic device |
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