JPS592996B2

JPS592996B2 - 半導体記憶回路

Info

Publication number: JPS592996B2
Application number: JP51059117A
Authority: JP
Inventors: 多加志佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-05-24
Filing date: 1976-05-24
Publication date: 1984-01-21
Also published as: DE2723188A1; US4161040A; DE2723188B2; JPS52142936A

Description

【発明の詳細な説明】本発明は半導体記憶回路に関し、特に、絶縁ゲート型電
界効果トランジスタ（以下ＭＩＳＦＥＴ又は単にＦＥＴ
と称す）を用いたものに関する。

半導体記憶回路の一例として第１図に示すような回路が
知られている。３同図は、ｍ列の１対のデータ線ＩＤ
Ｉ、ｌＤｏとｎ行の語選択線１１〜１ｎとを有し、それ
ぞれにメモリセルがマトリクス状に形成されてなるメモ
リセルマトリクスの１列のみを示すものであり、３ａ〜
３ｎがメモリセルである。

このメモリセル３ａは、４個のＦＥＴＱ４〜Ｑ７よりな
り、伝送ゲー５卜用ＦＥＴＱ４とＱ６のドレインがデ
ータ線ＩＤ７、ｌＤｏに接続され、そのゲートが語選択
線１１に接続され、上記ＦＥＴＱ４、Ｑ６のそれぞれの
ソースと接地間にはＦＥＴＱ５、Ｑ７を設け、このＦＥ
ＴＱ５のドレインをＦＥＴＱ７のゲートに、ＦＥＴＱ７
のドレ０インをＦＥＴＱ５のゲートにそれぞれ接続し
、ゲート容量などのＣｌ、Ｃ２を記憶容量として用いる
。他のメモリセル３ｂ〜３ｎも同様な構成よりなる。電
源ＶＤＤ側に存するＦＥＴＱ１、Ｑメまデータ線をブリ
チャージするためのＦＥＴであり、ＦＥＴＱ３ワは１
対のデータ線ＩＤＩ、ＩＤＯを上記プリチヤージ時に同
一レベルに保つためのＦＥＴであり、このＦＥＴＱ１〜
Ｑ３のゲートには、チップ非選択時にＶＤＤレベルが印
加される信号ＣＥが印加されている。図中のブラックボ
ックス１はＴＴＬフ（ＴｒａｎｓｉｓｔｅｒＴｒａｎ
ｓｉｓｔｅｒＬｏｇｉｃ）回路であり、外部からの論理
信号によりメモリ装置に信号を送りだすものである。

図中２は、上記ＴＴＬ回路の出力Ｄｉｎを受けてＭＩＳ
レベルに増幅して２つの相反する出力ｄｉｎ、泪ｉを得
る書き込みアンプで、あり、この出力ｄｉｎ線は伝送ゲ
ートＦＥＴＱ８を介して前述の１対のデータ線のうちＩ
ＤＩに接続され、他方の出力ｄｉｎ線は、伝送ゲートＦ
ＥＴＱ９を介してデータ線ｌＤｏに接続されている。伝
送ゲートＦＥＴＱ８、Ｑ。は読み出し・書き込み指令信
号Ｄ ″ に／ｗによつて制御されるようになつてお
り、この信号に／ｗは、システムによつて制御される読
み出し／書き込み信号Ｒ／Ｗ（ＴＴＬレベル）を列選
択デコーダ（以下Ｙデコーダという）５を介して、ＭＩ
Ｓレベル反転信号として得られる。なお、図中４は読み
出しアンプ（センスアンプ）であり、このアンプの出力
から読み出し出力ｄ。、ｄｏを得るものである。この読
み出しアンプ４は、前記Ｙデコーダ５の出力によつてこ
の列が選ばれた場合にのみ出力を送出するようになつて
いる。

上記構成において、ＦＥＴＱｌ〜Ｑ９は全てｎチャンネ
ル、エンハンスメント型のものであり、電源は正電源を
用いるものとする。上記構成の記憶回路の動作説明の概
略は次の通りである。

先ず、チツプ非選択時にはＣ内の信号Ｖ。

Ｏレベルになり、ブリチャージ用ＦＥＴＱｌ，Ｑ２及び
同一レベル保持用ＦＥＴＱ３がオンとなり、データ線１
Ｄ１，１Ｄ０がプリチヤージされ、書き込み動作の準備
がなされる。次にチツプ選択時には上記信号ＣＥがグラ
ンド（ＧＮＤ）レベルとなり、書き込み信号ｒ／ｗ印加
により、メモリセルの書き込み動作が開始する。この書
き込み動作は、Ｙデコーダ５によつて図示の列が選ばれ
、書き込み指令信号７７；がＶＤＤレベルとなり、伝送
ゲートＦＥＴＱ８，Ｑ，をオンさせることにより、選択
された任意のメモリセルへ対して行われるものである。
したがつて、例えば、Ｘデコーダ（行選択回路、図示せ
ず）によつて、語選択線１１が選ばれたとすると、そこ
に接続されるメモリセル３ａに対してデータ線の信号が
記憶されることになる。すなわち、語選択線１１にＶＤ
Ｏレベルが印加されると、メモリセルのＦ胛Ｑ４，Ｑ６
がオンとなり、例えば、書き込みアンプ２の出力Ｄｉｎ
がＶＤＤレベル、ＤｉｎがＧＮＤレベルであれば、デー
タ線１Ｄ１、メモリセルのＦＥＴＱ４を介してＦＥＴＱ
７の容量Ｃ２がＶＤＤレベルまでチヤージされ、このＦ
ＥＴＱ７がオンとなる。これに対して、メモリセルのＦ
ＥＴＱ５の容量Ｃ１の電荷はＦＥＴＱ６、データ線１。
０を介して放電するので、ＦＥＴＱ５はオフとなり、こ
のメモリセル３ａの状態は、データ線１０１側が。

ｏレベル、１００側がＧＮＤレベルに保持されることに
なる。この段階で、語選択が書き込み終了するとデータ
線１。１，１Ｄ０は再びＦＥＴＱｌ，Ｑ２によりプリチ
ヤージされる。

次に、読み出し時には、例えば、Ｙデコーダ５によつて
図示の列が選択されると、この列のセンスアンプ４が動
作し、ｒ／ｗ信号がＧＮＤレベルとなり、伝送ゲートＦ
ＥＴＱ８，Ｑ，がオフとなり、語選択線１１が選択され
たとすれば、メモリセル３ａの上記書き込み状態がセン
スアンプ４に読み込まれる。すなわち、語選択線１１が
。ｏレベルになることにより、メモリセル３ａ（７１）
ＦＥＴＱ４，Ｑ６がオンとなる。このため、データ線１
Ｄ０の電荷がＦＥＴＱ６及びＱ７を介して放電し、他方
、ＦＥＴＱ５はオフであるからデータ線１Ｄ１はＶＤＤ
レベルに保たれる。このデータ線の状態がセンスアンプ
４に感知され、このセンスアンプの出力によつて読み出
しが行われる。ところで、上記記憶回路に用いられる書
き込みアンプ２の回路構成の一例としては、第２図のよ
うな回路が考えられる。

同図に示すように、ＦＥＴＱｌ３，Ｑｌ４からなるイン
バータと、ＦＥＴＱ，６，Ｑｌ７からなるインバータを
縦続接続してレベル変換回路６を構成する。

このレベル変換回路６の各インバータは、ＶＤＤレベル
出力を十分に得ることができるようにプートストラツプ
構成となつている。すなわち、初段のインバータＱ，３
，Ｑｌ４の負荷用ＦＥＴＱｌ３のゲートにはコンデンサ
Ｃ３を介してチツプ選択信号ＣＥが印加され、そのゲー
トと電源端子ＶＤＤとの間にはゲートとドレインが接続
された逆流防止用ＦＥＴＱｌ２が接続されている（この
逆流防止用ＦＥＴＱｌ２は、ブートストラツプ作用によ
つて、ＦＥＴＱｌ３のゲートの電圧が電源電圧Ｖ。Ｄよ
りも高くなつた場合に、電流が逆流してコンデンサの両
端のレベルが悪くなろうとするときに、オフとなり、上
記逆流防止を図るものである。以下同様の意味で同一用
語を用いるものとする）。次段のインバータＱｌ６，
Ｑｌ７に設けられたコンデンサＣ４、逆流防止用ＦＥＴ
Ｑｌ５も上記同様である。なお、人力側のインバータの
ＦＥＴＱｌ４のゲートに設けられたＦＥＴＱｌｌは、チ
ツプ非選択時ＣＥに、このレベル変換回路の出力状態を
入力状態に関係なく強制的に一方の値に規定するための
ものである。上記ＦＥＴＱｌ４には、チツプ選択時ＣＥ
にオンとなる伝送ゲートＦＥＴＱｌＯを介して、ＴＴＬ
回路の出力Ｄｉｎが印加される。上記構成のレベル変換
回路によつて、ＴＴＬレベルと、ＭＩＳＦＥＴ回路のレ
ベルとのインターフエイスが行えるのである。次に、こ
の書き込みアンプの出力段には、第１のインバータＦＥ
ＴＱｌ８，Ｑｌ，と第２のインバータＦＥＴＱ２Ｏ，Ｑ
２ｌとからなる駆動回路７が構成されている。

すなわち、第１のインバータの１駆動用ＦＥＴＱｌ９と
第２のインバータの負荷用ＦＥＴＱ２Ｏには、前記レベ
ル変換回路の初段のインバータＱｌ３，Ｑｌ４の出力を
共通に印加し、第１のインバータの負荷用ＦＥＴＱｌ８
と第２のインバータの駆動用ＦＥＴＱ２ｌには前記レベ
ル変換回路の次段のインバータＱｌ６，Ｑｌ７の出力を
共通に印加する・この１駆動回路の第１のインバータの
出力をＤｉｎとし、第２のインバータの出力をＤｉｎと
して、前述のデータ線１Ｄ１，１Ｄ０に送出する。第３
図は、上記書き込みアンプと、前述の記憶回路との動作
の関係を示すためのタイミングチヤートである。

第１図から第３図を参照して書き込みアンプの動作を中
心に、さらに詳細に動作説明、を行う。以下の動作説明
では、ＦＥＴは全てｎチヤンネル型であつて、エンハン
スメント型のものを用いることとし、電源は正電源であ
る。チツプ非選択時（第３図ｔ１の期間）には、第２図
において、入力側に設けられたＦＥＴＱ，，がオンとな
り、レベル変換回路６の初段のインバータＱｌ３，Ｑｌ
４の出力がＤＤレベル近くになり、この出力によつて駆
動される次段のインバータＱｌ６，Ｑｌ７はＦＥＴＱｌ
６がオフとなつていることより、その出力にはαのレ
ベルが得られ、したがつて、駆動回路７の第１のインバ
ータＱｌ８，Ｑｌ９の出力ＤｉｎはＧＮＤレベル、第２
のインバータＱ２Ｏ，Ｑ２ｌの出力ＤｉｎはＶ。

Ｏレベル近くになり、第３図に示すような電圧波形を示
す。次にチツプ選択時にはＣＥがＶＤＤレベルとなるた
め、この信号によつて駆動される伝送ゲートＦＥＴＱｌ
Ｏがオンとなり、入力Ｄｉｎがレベル変換回路６の出力
状態を決めることになる。

ここで、第３図（Ｔ２の期間）に示すように入力Ｄｉｎ
はＧＮＤレベルとなつているから、レベル変換回路６の
初段のインバータＱｌ３，Ｑｌ４の出力はＤＤレベル、
従つて、次段のインバータＱｌ６，Ｑｌ７のレベルはＧ
ＮＤレベルとなり、この両出力によつて制御される駆動
回路７の第１のインバータＱｌ８，Ｑｌ９の出力Ｄｉｎ
はＧＮＤレベル、第２のインバータＱ２Ｏ，Ｑ２ｌの出
力ＤｉｎはＶ。Ｄレベルとなる。また、入力ＤｉｎがＶ
ｃｃレベル（ＶＤＤレベルに近いレベル）になると、上
記書き込みアンプの出力は反転する（ＤｉｎがＶＤＤレ
ベル、ＤｉｎがＧＮＤレベル）。以後はチツプ選択信号
ＣＥが切れるまで、書き込みアンプの出力状態は変化し
ない。そして、第３図における期間Ｔ３の段階で、Ｒ／
Ｗ信号により前述したような、書き込みまたは読み出し
動作がなされるのである。

なお、第３図において、読み出し／書き込み選択信号Ｒ
／Ｗと、読み出し／書き込み指令信号ｒ／Ｗのレベルが
相違するのは、前者はＭＩＳ集積回路の外部で形成され
るのに対し、後者はその内部で形成されるものであるこ
とを意味する。ところで、かかる書き込みアンプを用い
た場合には、次のような問題点を有する。

（１）チツプ非選択時（第３図の期間Ｔ，）には、この
書き込みアンプの出力は、ＤｉｎがＧＮＤレベル、Ｄｉ
ｎがＶ。

Ｏレベルとなつているため、第１図で示したｒ／ｗ指令
信号にわずかに雑音が乗つただけで、伝送ゲートＦＥＴ
Ｑ８，Ｑ，がオンとなり、データ線１Ｄ１，１Ｄ０のプ
リチヤージレベルが悪くなり、したがつて、電源利用率
が低下する。さらに、データ線のブリチヤージが十分な
されないことにより、メモリセルに影響を与え、このた
め、誤書き込みや誤読み出しが生ずる。（２）チツプ選
択時であつても、読み出し動作時には、書き込みアンプ
の出力状態は、Ｄｉｎ入力信号に対応するレベルになつ
ており、例えばＤｉｎ入力がＬＯｗのときに、第１図に
おけるｒ／ｗ指令信号にわずかの雑音が乗ると伝送ゲー
トＦＥＴＱ８，Ｑ９がオンとなり、Ｄｉｎ（ＧＮＤレベ
ル）側に接続されているデータ線１Ｄ１のプリチヤージ
レベルが下がり読み出し時に誤動作を起すことになる。

以上のような問題は、上述のような２本のデータ線を１
対として用いた記憶回路に限つて起る問題ではなく、全
ての記憶回路に共通の問題である。

このことを確認するために、１本のデータ線を用いてな
る記憶回路の概要を示し、その問題点を指摘する。第４
図は、３個のトランジスタを用いてメモリセルを構成し
たものを含むダイナミツク型記憶回路の一例を示すもの
である。

同図に示すように、ＦＥＴＱ２３〜Ｑ２５の３個のトラ
ンジスタによつてメモリセル１０を構成し、１本のデー
タ線１Ｄに上記ＦＥＴＱ２３とＱ２４のドレインを接続
し、読み出し選択線１ＲにはＦＥＴＱ２３のゲートを、
書き込み選択線１ｗにはＦＥＴＱ２４のゲートをそれぞ
れ接続し、ＦＥＴＱ２５の容量Ｃ５を記憶容量として用
いる。

図中１１はリフレツシユ回路であり、データ線１Ｄの状
態を読み出し信号ｒ／ｗによつて制御される伝送ゲート
ＦＥＴＱ２６を介して読み出しアンプＡ，に入力し、そ
の出力を読み出し信号Ｄ。とするとともに、リフレツシ
ユアンプＡ２を介してデータ線１。に帰環している。図
中９はＴＴＬ回路であり、８はＴＴＬ回路の出力Ｄｉｎ
を入力とする書き込みアンプであり、その出力Ｄｉｎは
、書き込み信号ｒ／ｗによつて制御されるＦＥＴＱ２７
を介してデータ線１０に印加されるようになつている。
但し、図中のｒ／Ｗ，ｒ／ｗはＤｅｃＯｄｅされた読み
出し信号、書き込み信号である。なお、データ線１Ｄは
電源ＶＤＤ側に設けられたＦＥＴＱ２２によつてプリチ
ヤージされるようになつている。実際のこの種の記憶回
路は、同様な構成からなるデータ線をｍ列、選択線をｎ
行有し、メモリセルがマトリクス状に構成されるもので
あるが、同図では、１列、１行のみの構成を示した。上
記記憶回路の概略動作は前述第１図の動作とほぼ同様で
ある（データ線が１本になつたにすぎない）ことにより
、重複を避けるためその説明を省略する。

第５図は、上記記憶回路に用いられる書き込みアンプ８
の構成の一例を示す回路図である。

同図に示すように、２つのインバータＱ２８，Ｑ２９，
Ｑ３Ｏ，Ｑ３ｌによつてレベル変換回路１２を構成し、
レシオレス型のインバータＱ３２〜Ｑ３３によつて駆動
回路１３を構成し、レベル変換回路の出力を駆動回路の
負荷用ＦＥＴＱ３２に、インバータＱ２８，Ｑ２９の出
力を駆動回路の１駆動用ＦＥＴＱ３３に印加する。この
書き込みアンプによつて、入力信号Ｄｉｎ（ＴＴＬレベ
ル）をＭＩＳレベルに変換増幅して、同相の出力Ｄｉｎ
を取り出す。かかる書き込みアンプを用いた場合の問題
点は次の通りである。（１）仮りに書き込みアンプの出
力ＤｉｎがＧＮＤレベルになつているとすれば、チツプ
非選択時ＣＥには、プリチヤージ用ＦＥＴＱ２２オンに
よりデータ線１Ｄにプリチャージがなされることになる
が、この段階で、ｒ／ｗ信号に雑音が乗るとＦＥＴＱ２
７がオンとなり、上］已ＤｉｎのＧＮＤレベルの影響に
よりプリチャージレベルが低下し、電？利用率が悪くな
るとともにメモリセルへの書き込みレベルが下り、リフ
レツシユ特性を劣下させることになる。

（２）上記のようにプリチャージレベルが悪くなつてい
ると、第６図に示すように、リフレツシユ回路１１のデ
ータ線との接続点Ｚの電圧２が低下し、書き込み時（図
中ｔ１の期間）に定常の書き込みがなされたとしても、
そのときの出力Ｖ２は読み出しアンプＡ１のスレツシヨ
ルド電圧ＶＬＴには達することができず、したがつて、
読み出し時（期間Ｔ２のとき）には誤読み出しが生ずる
ことになる。

このため、信頼性が低下するとともに、設計自由度が制
約されることとなる。以上の問題は、１つのトランジス
タによつてメモリセルを構成した記憶回路にも同様に生
ずるものであり、また、上記回路のように、ＴＴＬ回路
の出力をＤｉｎとして用いる場合のみならず、入力Ｄｉ
ｎがＭＩＳ集積回路によつて形成されるものについても
生じうるものであることは言うまでもないであろう。

したがつて、本発明の目的とするところは、わずかの雑
音に対しても誤動作の生じないような半導体記憶回路を
提供することにある。

本発明の他の目的は電源利用率の高い半導体記憶回路を
提供することにある。

本発明のさらに他の目的は、設計自由度が制約されない
半導体記憶回路を提供することにある。

本発明のさらに他の目的は信頼性の向上が図れる半導体
記憶回路を提供することにある。上記目的を達成するた
めの本願発明の基本的構成は、メモリセルが結合される
データ線と、そのゲートに書き込み指令信号を受けるこ
とによりそのソース・ドレイン通路を介して書き込みア
ンプの出力線と上記データ線とを接続するための伝送ゲ
ートＦＥＴとを有する半導体記憶回路において、書き込
み動作時である場合以外は上記書き込みアンプの出力状
態がその入力信号に影響されないようにされてなること
を特徴とする。

以下実施例にそつて図面を参照し本発明を具体的に説明
する。

第７図は本発明の一例を示す書き込みアンプの回路図で
ある。

同図に示すように、上記書き込みアンプはレベル変換回
路１４と駆動回路１５とからなる。

レベル変換回路１４の構成は次の通りである。負荷用Ｆ
ＥＴＱ３６と駆動用ＦＥＴＱ３７とによつて第１のイン
バータを構成し、負荷用ＦＥＴＱ４Ｏと１駆動用ＦＥＴ
Ｑ４ｌによつて第２のインバータを構成し、第１のイン
バータには入力信号Ｄｉｎを印加し、この第１のインバ
ータの出力を第２のインバータの入力に印加する。なお
上記各インバータの負荷側には、ブートストラツプ効実
用コンデンサ及び逆流防止用ＦＥＴをそれぞれ設ける。
すなわち、ＦＥＴＱ３６，Ｑ４Ｏのゲートをコンデンサ
Ｃ６，Ｃ７を介してソースに接続するとともに、そのゲ
ートと電源電圧ＶＤＤ端子間にはチツプ選択信号ＣＥに
よつて制御される逆流防止用ＦＥＴＱ３５，Ｑ３，をそ
れぞれ接続する。さらに、本発明では前述の目的を達成
するために特に、各インバータの駆動用ＦＥＴＱ３７，
Ｑ４ｌに対して並列にｒ／ｗ信号（書き込み動作時のみ
ＧＮＤレベル、他は、ＶＤＯレベルとなる信号）が印加
されるＦＥＴＱ３８，Ｑ４２をそれぞれ設けるものとす
る。かかるｒ／ｗ信号は、前述第１図の出力ｒ／ｗの反
転信号を用いればよい。次に１駆動回路１５の構成は次
の通りである。

負荷用ＦＥＴＱ４３と１駆動用ＦＥＴＱ４４によつて第
１のインバータを構成し、負荷用ＦＥＴＱ４６及び駆動
用ＦＥＴＱ４７によつて第２のインバータを構成し、チ
ツプ非選択時第１図におけるＤｉｎ、Ｄｉｎ信号が１Ｄ
１、１Ｄ０信号と同一レベルにするため負荷用ＦＥＴＱ
４３，Ｑ４６に対して並列にチツプ非選択信号ＣＥによ
つて制御されるプリチヤージ用ＦＥＴＱ４５，Ｑ４８を
それぞれ接続する。第７図の，駆動回路１５の出力をレ
シオレスタイプとするため、第１のインバータの負荷用
ＦＥＴＱ４３と第２のインバータの駆動用ＦＥＴＱ４７
には、前記レベル変換回路のインバータＱ４Ｏ，Ｑ４ｌ
の出力を共通に印加し、第１のインバータの１駆動用Ｆ
ＥＴＱ４４と第２のインバータの負荷用ＦＥＴＱ４６に
はレベル変換回路１４のインバータＱ３６，Ｑ３７の出
力を共通に印加し、第１のインバータから出力Ｄｉｎを
、第２のインバータ出力Ｄｉｎをそれぞれ取り出すもの
とする。なお、出力Ｄｉｎ，ｄｉｎに接続されるＦＥＴ
Ｑ４９は、本発明の目的達成をより確実化せんとするも
のであり、チツプ非選択時ＣＥに両出力レベルを同一高
レベルに保つためのものである。上記構成の書き込みア
ンプを例えば、第１図に示した一般的な構成よりなる４
トランジスタメモリセルを用いた記憶回路に利用した場
合には、以下に示すような理由によりその目的が達成で
きる。

なお、以下の動作説明では、ＦＥＴは全てｎチャンネル
、エンハンスメント型のものであり、電源は正電源を用
いる。第８図は、上記実施例に示した書き込みアンプを
用いた記憶回路の動作説明のためのタイミングチヤート
である。

以下の動作説明では、説明上の重複をできるだけ避ける
ための本発明の特徴部分を中心に説明する。（１）書き
込み動作時（第８図Ａ）。

第７図に示した。

本発明の書き込みアンプに着目すれば、チツプ非選択時
ＣＥ（期間ｔ１の時）には、ｒ／ｗ（読み出し、書き込
み信号の反転信号）はＶＤＤレベルになつており、した
がつて、レベル変換回路１４の各インバータの１駆動側
に設けられたＦＥＴＱ３８，Ｑ４２がオンとなり各イン
バータの出力を強制的にＧＮＤレベルに規定する。かか
るＧＮＤレベルが印加される駆動回路１５のＦＥＴＱ４
３，Ｑ４７及びＱ４４，Ｑ４６はオフとなる。一方、チ
ツプ非選択信号ＣＥが印加されるＦＥＴＱ４５，Ｑ４８
は共にオンとなり、さらに、出力線に設けられたＦＥＴ
Ｑ４９もオンとなる。この結果、書き込みアンプの出力
Ｄｉｎ，ｄｉｎは共にＶＤＤレベルとなる。次に、チツ
プ選択信号ＣＥがＤＤレベルになり、レベル変換回路１
４の各インバータの負荷側に設けられたＦＥＴＱ３６及
びＱ４Ｏがオンとなつても、上記ｒ／ｗ信号が変化しな
い期間（期間Ｔ２）内は、ＦＥＴＱ３８，Ｑ４２がオン
となつていることにより書き込みアンプの出力Ｄｉｎ，
ｄｉｎの状態は変わらない。

そして、書き込み信号印加（ｒ／ｗがＶＤＤレベル）時
には（期間Ｔ３）、ｒ／ｗ信号レベルがＧＮＤレベルと
なるから上記レベル変換回路１４の各インバータの駆動
側に設けられたＦＥＴＱ３８，Ｑ４２はオフとなる。

この段階では、ＴＴＬ回路からの信号（入力信号）Ｄｉ
ｎがＶｃｃレベルとなつているため、入力側インバータ
のＦＥＴＱ３７がオンとなりこのインバータの出力はＧ
ＮＤレベル、他方、このＧＮＤレベルが印加される次段
のインバータの，駆動用ＦＥＴＱ４ｌはオフとなり、こ
のインバータの出力はＶＤＯレベルとなる、したがつて
、１駆動回路１５に着目すれば、上記入力側のインバー
タの出力（ＧＮＤレベル）が印加されるＦＥＴＱ４４，
Ｑ４６がオフとなるのに対し、次段のインバータの出力
（ＶＤＤレベル）が印加されるＦＥＴＱ４３，Ｑ４７は
オンとなる。また、ＣＥはＧＮＩ）／ベルであるからＦ
ＥＴＱ４５，Ｑ４８はオフとなる。この結果書き込みア
ンプの一方の出１力ＤｉｎはＶＤＤレベルとなり、他
方の出力１はＧＮＤレベルとなる。この書き込みタイミ
ングでメモリセルへの書を込み動作がなされる。（２）
読み出し動作（第８図Ｂ）第７図の書き込みアンプに着
目すれば、チツｌプ非選択時（ＣＥ、期間ｔ１のとき
）には、ｒ／ｗ信号はＶ。

Ｏレベルであり、レベル変換回路１４の各インバータの
ＦＥＴＱ３８，Ｑ４２がオンとなり各インバータの出力
を強制的にグランドレベルに規定する。したがつて、こ
の各イ闘ンバータの出力（ＧＮＤレベル）が印加され
る１駆動回路１５の出力Ｄｉｎ，五はＦＥＴＱ４５，Ｑ
４８により共にＤＤレベルとなつている。次にチツプ選
択信号ＣＥがＤＤレベルになり、レベル変換回録１４の
各インバータに設け二られたＦＥＴＱ３６，Ｑ４Ｏが
オンとなつても上記ｒ／ｗ信号がＶ。

Ｏレベルのままであることにより、この期間（期間Ｔ２
）頃各インバータの出力は強制的にＧＮＤレベルに規定
されており、したがつて、１駆動回路の出力Ｄｉｎ，吊
ｗは前の状態と同様に、共にフローテイングのＶＤＤレ
ベルとなつている。さらに、記憶回路の読み出し時、す
なわち、読み出し信号ｒ／ｗがＧＮＤレベルのとき（期
間Ｔ３）にも、上記ｒ／ｗ信号は依然としてＶＤＤレベ
ルとなつているから、この書き込みアンプの出力状態は
変わらず、Ｄｉｎ，７ｎ共にＤＤレベルとなつている。

以上要するに、本発明の書き込みアンプは、記憶回路が
書き込み動作を行うときには、その出力を、入力信号Ｄ
ｉｎに応じた出力状態とし、書き込み動作以外の時（非
選択時及び読み出し動作時）には、その出力をＤｉｎ，
ｉ冨共に強制的にＶＤＤレベルにしておくことを特徴と
するものである。

以下、第１図の記憶回路との関係において、その目的が
達成できる理由を本発明の効果とともに更に詳細に説明
する。（１）チツプ非選択時ＣＥ（第８図の期間ｔ１）
には、書き込みアンプの出力Ｄｉｎ，ｄｉｎが共にＤＤ
レベルとなつていることにより、第１図に示した記憶回
路の読み出し、書き込み信号７７ｉにわずかに雑音が乗
つて、伝送ゲートＦＥＴＱ８，Ｑ９がオンとなつても、
データ線１Ｄ１，１Ｄ０プリチヤージレベルのいずれか
がＧＮＤレベルに引つ張られて、レベルが悪くなるとい
うような問題は起らない。

したがつて、電源利用率が低下することはない。また、
プリチヤージレベルが十分保たれることより、メモリセ
ルへの書き込みレベルが高くメモリセルの記憶内容に影
響を与えることはなく、したがつて誤書き込みが生ずる
ことはない。（２）チツプ選択時ＣＥに、第１図におけ
る實信号に雑音が乗り、ＦＥＴＱ８，Ｑ，がオンとなつ
ても、書き込みアンプの出力Ｄｉｎ，山下はＤＯレベル
であるから、データ線のプリチヤージレベルは十分保た
れることとなり、したがつて、書き込み動作時のレベル
が悪くなるということがない。

したがつて、電源利用率は向上する。（３）読み出し時
（第８図Ｂの期間Ｔ３）に、第１図におけるｒ／ｗ信号
に雑音が乗つてＦＥＴＱ８，Ｑ９がオンとなつても、書
き込みアンプの出力Ｄｉｎ，ｄｉｎは共にフローテイン
グのＶＤＤレベルとなつているため、メモリセルの記憶
内容が変化するおそれはなく、誤読み出しが生じない。

（４）以上全体として、記憶回路が雑音によつて誤動作
するということが殆んどなくなるから信頼性が向上し、
また、書き込みアンプの出力状態との兼ね合いで、書き
込み、読み出し、及び誤選択のタイミングをそれほど厳
格に設定する必要がなくなるから設計自由度が向上する
。

（５）さらに、上記実施例のように、書き込み動作以外
の書き込みアンプの出力Ｄｉｎ，ｉの状態を共にＶ。

Ｄレベルとしておけば、書き込み動作が迅速に行われる
という効果をも有する（一般にＭＩＳＦＥＴでは、容量
の充電動作よりも放電動作の方が速いものとされている
ことによる）。（６）さらにまた、上記実施例（第７
図）で示した書き込みアンプでは、その出力Ｄｉｎ，ｄ
ｉｎ端子間にＦＥＴＱ６２を設けたから、チツプ非選択
時ＣＥには、その出力Ｄｉｎ，ｄｉｎを確実に同一のＶ
ＤＤレベルに保つことができる。

すなわち、両出力を取り出すインバータを構成するＦＥ
Ｔ間にインピーダンス等のバラツキがあつても、このＦ
ＥＴが存することにより同一レベルに保つことができる
のである。したがつて、製造上の歩留りの向上も図るこ
とができる。本発明は上記実施例に限定されず種々の変
形を用いることができる。

例えば、上記実施例では、本発明による効果をより確実
にするために、その出力Ｄｉｎ．ｄｉｎ端子間にチツプ
非選択時にオンとなるＦＥＴＱ４９を設けたが、これは
特に設ける必要はなく、第９図に示すように、１駆動回
路１５の出力をそのままＤｉｎ，ｄｉｎとして取り出し
てもよい。

また、第１０図のような構成を有する書き込みアンプと
してもよい。

同図は、上記第７図と同一の技術的思想より生ずるもの
であり、以下の構成よりなる。チツプ選択時ＣＥにオン
となる負荷用ＦＥＴＱ４，及び人力信号Ｄｉｎが印加さ
れる１駆動用ＦＥＴＱ５Ｏからなる入力段のインバータ
、同じくＣＥが印加される負荷用ＦＥＴＱ５２及び５駆
動用ＦＥＴＱ５３からなる次段のインバータを縦続接続
したレベル変換回路１６を構成し、このレベル変換回路
の各インバータの駆動側にはチツプ非選択信号ＣＥによ
つて制御されるＦＥＴＱ５ｌ，Ｑ５４をそれぞれ並列接
続する。

また、負荷用ＦＥＴＱ５５と駆動用ＦＥＴＱ５６よりな
る第１のインバータと、負荷用ＦＥＴＱ５８と１駆動用
ＦＥＴＱ５９からなる第２のインバータを設け、この第
１と第２のインバータをレシオレスタイプとするために
、レベル変換回路１６の２本の出力をＦＥＴＱ５５，Ｑ
５９およびＱ５６，Ｑ５８に接続し、その各負荷側には
チツプ非選択信号ＣＥによつて匍脚されるＦＥＴＱ５７
，Ｑ５Ｏをそれぞれ並列接続する。また、特に、本発明
の目的を達成するために、読み出し・書き込み信号ｒ／
ｗによつて制御されるＦＥＴＱ６ｌを設け、これを介し
て、上記第１と第２のインバータの，駆動側を接地する
。このＦＥＴＱ５５〜Ｑ６ｌにより５駆動回路１７を構
成する。なお、出力Ｄｉｎ，ｎ端子間に設けられたＦＥ
ＴＱ６２は前述したように、本発明の効果を確実にする
ための同一レベル保持用のＦＥＴである。かかる構成の
書き込みアンプを用いても、前記同様な効果が得られる
ことは以下の動作説明より明らかとなろう。

以下の動作説明では、前記実施例同様、ＦＥＴは全てｎ
チヤンネルエンハンスメスト型のＦＥＴを用い、電源は
正電源とする。第１１図は、上記動作説明のためのタイ
ミングチヤートである。先ず、チップ非選択時（ＣＥ−
ＶＯＯ）には、レベル変換回路１６の各インバータの駆
動側に設けられたＦＥＴＱ５ｌ，Ｑ５４がオンとなり、
この各インバータの出力を強制的にＧＮＤレベルに規定
する。

したがつて、この出力（ＧＮＤレベル）が印加される。
駆動回路１７のＦＥＴＱ５５，Ｑ５，，及びＱ５６，Ｑ
５８はオフとなるが、工により制御されるＦＥＴＱ５７
，Ｑ６Ｏはオンとなつている。また、ｒ／ｗ信号がＧＮ
Ｄレベルであることにより、ＦＥＴＱ６ｌはオフとなつ
ている。このため、出力Ｄｉｎ．ｄｉｎは共にＶＤＤレ
ベルとなり、ＦＥＴＱ６２により確実に同一レベルに保
たれる。次に、チツプ選択信号ＣＥがＶ。Ｄレベルにな
ると、人力信号Ｄｉｎの状態によりレベル変換回路１６
の出力状態が決まる。すなわち、入力信号ＤｉｎがＶ。
Ｏレベルとなるとこのレベルが印加されるＦＥＴＱ５Ｏ
がオンとなり入力段のインバータ（ＦＥＴＱ４９，Ｑ５
Ｏ）の出力はＧＮＤレベル、この０ＪＤレベルが印加さ
れるＦＥＴＱ５３はオフとなり、次段のインバータ（Ｆ
ＥＴＱ５２，Ｑ５３）の出力はＶＯＯレベルとなる。こ
のため、駆動回路１７のＦＥＴＱ５５及びＱ５９はオン
、ＦＥＴＱ５６，Ｑ５８はオフとなる。読み出し動作の
ときは、ｒ／ｗ信号がＧＮＤレベルであり、ＦＥＴＱ５
９がオンとなつても、接地側のＦＥＴＱ６ｌがオフであ
ることにより、ＦＥＴＱ５９のドレインは、プリチヤー
ジレベルとなつているから、出力Ｄｉｎ＜）ＤｉｎもＤ
Ｄレベルとなつている。さらに、書き込み動作時には、
１駆動回路１７の接地側に説けられたＦＥＴＱ６ｌせオ
ンとなるため、この書き込みアンプは入力信号Ｄｉｎの
レベルに基づいた出力Ｄｉｎ，Ｊ曹を出力することとな
り、定常の書き込み動作が行われる。

以上のような、第１０図に示した構成の書き込みアンプ
によつても、書き込み動作時以外は、その出力Ｄｉｎ，
ｄｉｎを強制的にＶＤＤレベルとすることができるもの
であるから、前記同様の効果が得られる。

さらに、上記実施例は書き込みアンプの出力を２本Ｄｉ
ｎ，ｄｉｎ用いて、２本のデータ線１。

１，１００を有する記憶回路に適用する書き込みアンプ
の構成を示したが、これに限らず、一本のデータ線を用
いる記憶回路（前述第４図のような場合）に適用できる
書き込みアンプを上記同一の技術的思想の下に構成して
もよい。

かかる構成の一例を第１２図及び第１３図に掲げその概
略動作を説明する。第１２図は、２つのインバータＱ６
４，Ｑ６５、Ｑ６８，Ｑ６９を縦続接続することによつ
てレベル変換回路１８を構成する。

そして、各インバータにプートストラツプ効果を持たせ
るため、コンデンサＣ８，Ｃ９を設けるとともに、逆流
防止用ＦＥＴＱ６３，Ｑ６７を設ける。さらに、本発明
の目的を達成するために、駆動側には、読み出し、書き
込みの反転信号ｒ／ｗによつて制御されるＦＥＴＱ６６
，Ｑ７Ｏを並列接続する。また、ＦＥＴＱ７ｌとＱ７２
によつてインバータを構成するとともに、この駆動回路
１９の出力をレシオレス構成とするため、チツプ非選択
信号ＣＥによつて制御されるＦＥＴＱ７３を設ける。上
記レベル変換回路１８の一方のインバータＱ６４，Ｑ６
５の入力に入力信号Ｄｉｎを印加し、この出力を駆動回
路１９の，駆動用ＦＥＴＱ７２に印加するとともに、第
２のインバータＱ６８，Ｑ６，の出力を駆動回路１９の
負荷用ＦＥＴＱ７ｌに印加する。この５駆動回路より出
力Ｄｉｎを取り出す。第１４図は、上記回路の動作説明
のためのタイミングチヤートである。

以下の動作説明では、前記第６図に示したように、従米
のものでは、入力信号ＤｉｎがＧＮＤレベルであるとき
の動作が特に問題であることにより、その点を中心に説
明する。先ずチップ非選択時（（１９Ｅ−ＶＤＤ）には
、ｒ／ｗ信号がＤＤレベルであることより、レベル変換
回路の各インバータの駆動側に設けられたＦＥＴＱ６６
，Ｑ７Ｏはオンとなつているため、入力側インバータＱ
６４，Ｑ６５及び次段インバータＱ６８，Ｑ６９の出力
は共にＧＮＤレベルでぁる。このため、駆動回路１９の
負荷用ＦＥＴＱ７ｌ、１駆動用ＦＥＴＱ７２は共にオフ
となり、また、プリチヤージ用ＦＥＴＱ７３はオンとな
つている。したがつて、出力ＤｉｎにはＶＤＤレベルが
得られる。次にチツプ選択状態となり（ＣＥ−ＶＤＯ）
、読み出し時には（期間ｔ１）プリチヤージ用ＦＥＴＱ
７３がオフとなつても、ｒ／ｗ信号によつて、レベル変
換回路１８のインバータのＦＥＴＱ６６，Ｑ７Ｏはオン
となつているため各インバータの出力状態は変わらず（
ＧＮＤレベル）、したがつて、駆動回路１９の駆動用Ｆ
ＥＴＱ７２がオフであることより、その出力Ｄｉｎはプ
リチヤージレベル（ＶＤＤレベル）を保持している。書
き込み時（図中の期間Ｔ２）にはｒ／ｗがＧＮＤレベル
となつて、入力段及び、次段のインバータの駆動側に設
けられたＦＥＴＱ６６，Ｑ７Ｏが共にオフとなる。

このため、この書き込みアンプの出力は入力信号Ｄｉｎ
によつて規定されることになる。すなわち、図に示した
ように、ＤｉｎがＧＮＤレベルであれば、この入力によ
つて駆動されるインバータＱ６４，Ｑ６５のＦＥＴＱ６
５はオフとなり、このインバータの出力はＤＤレベルと
なる。この出力によつて駆動される次段インバータＱ６
８，Ｑ６９の駆動用ＦＥＴＱ６９がオンとなり、その出
力はＧＮＤレベルとなる。したがつて、入力段のインバ
ータＱ６４，Ｑ６５の出力（ＶＤＤレベル）によつて制
御される，駆動回路１９のＦＥＴＱ７２はオン、また、
次段インバータＱ６８，Ｑ６９の出力（ＧＮＤレベル）
によつて制御されるＦＥＴＱ７ｌはオフとなる。この結
果出力ＤｉｎにはＧＮＤレベルが得られる。このタイミ
ングでｒ／ｗ信号がＶＤＤレベルとなり所定のメモリセ
ルに対して書き込み動作がなされる。ここで、第４図に
示した３個のトランジスタを用いてメモリセルを構成し
てなる記憶回路のデータ線１Ｄの電圧Ｖ２Ｓに注目すれ
ば、読み出し動作時には第１４図に示すように、メモリ
セルの蓄積データによりＶ。ＯレベルからＧＮＤレベル
に変化する。（メモリセルの蓄積データが逆の場合は、
Ｖ２はプリチヤージレベルを保持する）読み出し動作が
終了すると、再びプリチャージがなされ（ＦＥＴＱ：７
３オン）、前述同様にｒ／ｗ信号がＤＯレベルとなり、
ＦＥＴＱ６６，Ｑ７Ｏをオンさせ、出力ＤｉｎはＶ。

Ｏレベルとなる（期間ｔ１″）次に書き込み動作を説明
する。

第１４図の期間Ｔ２のときは、書き込みアンプの出力Ｄ
ｉｎはＤｉｎ入力信号に応じて、ＧＮＤレベルになる。
このため、データ線１Ｄの電圧ＶｚはＤｉｎ入力信号に
応じてＧＮＤレベルとなり、情報がメモリセルに書き込
まれる。以上要するに、本発明の書き込みアンプを用い
れば、書き込み、読み出し動作以外は、書き込みアンプ
の出力Ｄｉｎを強制的にプリチヤージレベル（ＶＤＤレ
ベル）にしておくものであることにより、以下のような
効果が得られる。

（１）プリチヤージ時（ＣＥ−ＶＯＯ）には、書き込み
アンプの出力ＤｉｎをＶＤＤレベルにしておくものであ
ることより、ｒ／ｗ信号に雑音が乗つたとしても、デー
タ線のプリチャージレベルが低下することはない。

したがつて、電源利用率がよい。（２）プリチヤージレ
ベルの低下がないから、リフレツシユ回路のデーター線
との接続部（第４図のＺ部）の電圧が低下することはな
く、したがつて、そのレベルは十分読み出しアンプＡ１
のスレツシヨルド電圧ＶＬＴ以上になるから誤読み出し
が生ずることはない。

（３）この結果、信頼度が向上するとともに、設計自
由度が増す。

第１３図は、上記第１２図の回路の変形であり、同一の
技術的思想に基づくものである。

同図に示すように、ＦＥＴＱ７３とＱ７４よりなる第１
のインバータと、ＦＥＴＱ７６とＱ７７よりなる第２の
インバータを縦続接続し、第１のインバータの駆動側に
チツプ非選択信号西によつて制御されるＦＥＴＱ７５を
並列接続し、レベル変換回路２０を構成し、また、上記
第２のインバータの出力によつて制御される負荷用ＦＥ
ＴＱ７８と第１のインバータの出力によつて制御される
５駆動用ＦＥＴＱ７９及びｒ／ｗ信号によつて制御され
るＦＥＴＱ８ｌを直列接続するとともに、上記ＦＥＴＱ
７８と並列にチツプ非選択信号ＣＥによつて制御される
ＦＥＴＱ８Ｏを設け、駆動回路２１を構成する。

レベル変換回路２０に入力Ｄｉｎを印加し、１駆動回路
２１から出力Ｄｉｎを取り出す。この回路における各信
号のタイミングチヤートは前述した第１４図と全く向様
となるから、その説明は省略する。

以上の実施例では、ＴＴＬレベルＤｉｎを受ける書き込
みアンプについて述べたが、ＭＩＳレベルＤｉｎを受け
る場合にも同様に適用できるものであることは言うまで
もない。

かかる場合には、レベル変換回路と称していたものは、
入力回路という名称に変わるに過ぎない。また、上記実
施例ではＦＥＴは全てｎチヤンネルエンハンスメント型
のものを用いたが、ｐチャンネルエハンスメント型のも
のを用いてもよい。

かかる場合には電源の極性を変える必要がある。さらに
、本発明になる書き込みアンプを利用できる記憶回路は
上記説明のものに限られずどんなものであつてもよい。
本発明は、記憶回路に広く適用できる。

【図面の簡単な説明】

第１図は４個のトランジスタを用いてメモリセルを構成
した記憶回路の概略を示す回路図、第２図は、一般に考
えられる書き込みアンプの構成を示す回路図、第３図は
その動作説明のためのタイミングチヤート、第４図は３
個のトランジスタを用いてメモリセルを構成した記憶回
路の概略を示す回路図、第５図は書き込みアンプの一例
を示した回路図、第６図は欠点が生ずる理由を示すため
のタイミングチヤート、第７図は本発明の書き込みアン
プの一例を示す回路図、第８図はその動作説明のための
タイミングチヤート、第９図は第７図における駆動回路
の他例を示す回路図、第１０図は本発明の書き込みアン
プの他例を示す回路図、第１１図はその動作説明のため
のタイミングチヤート、第１２図は本発明の書き込みア
ンプのさらに他の一例を示す回路図、第１３図は本発明
の書き込みアンプのさらに他の一例を示す回路図、第１
４図は第１２図及び第１３図の回路の動作説明のための
タイミングチヤートである。１，９・・・・・・ＴＴＬ回路、２，８・・・・・・書
き込みアンプ・３ａ〜３ｃ，３ｎ，１０・・・・・・
メモリセル、４・・・・・・センスアンプ、５・・・・
・・Ｙデコーダ、６，１２，１４，１６，１８，２０・
・・・・・レベル変換回路、７，１３，１５，１７，１
９，２１・・・・・・１駆動回路、１１・・・・・・リ
フレツシユ回路、Ｑ１〜Ｑ８ｌ・・・・・・ＦＥＴ，．
Ｃｌ〜Ｃ９・・・・・・コンデンサ、Ａｌ，Ａ２・・・
アンプ。

Claims

【特許請求の範囲】１メモリセルが結合されるデータ線と、そのゲートに
書き込み指令信号を受けることによりそのソース・ドレ
イン通路を介して書き込みアンプの出力線と上記データ
線とを接続するための伝送ゲートＦＥＴとを有する半導
体記憶回路において、書き込み動作時であろ場合以外は
上記書き込みアンプの出力状態がその入力信号に影響さ
れないようにされてなることを特徴とする半導体記憶回
路。２書き込み動作時以外における書き込みアンプの出力
をメモリセルのプリチャージ用電源レベルとしてなるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
回路。