JPH0563563A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は外部リファレンス信号のジッタが大
きい場合にも、ＶＣＯ回路から出力されるクロック信号
の周波数を安定させてジッタを低減させる。 【構成】 位相比較回路１によって外部入力信号と帰還
信号との位相差を検出し、ＰＮＭ回路２によって前記検
出結果を量子化して周波数制御データを生成した後、移
動平均フィルタ回路３によって前記周波数制御データを
移動平均処理して高周波成分を取り除くとともに、語長
を伸ばして低ノイズ化し、この後Ｄ／Ａ変換回路４によ
って前記移動平均フィルタ回路３で処理された周波数制
御データをＤ／Ａ変換して周波数制御信号を生成すると
ともに、この周波数制御信号に基づいてＶＣＯ回路５の
発振周波数を制御してこの制御内容に応じたクロック信
号を生成し、このクロック信号に基づいてタイミングジ
ェネレータ回路６から出力される帰還信号の出力タイミ
ングを制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はオーディオ回路や各種の
同期回路等で使用されるＰＬＬ回路に関する。

【０００２】

【従来の技術】オーディオ回路や各種の同期回路等で使
用されるＰＬＬ回路（フェーズ・ロックド・ループ回
路）として、従来、図３に示す回路が知られている。こ
の図に示すＰＬＬ回路は位相比較回路１０１と、ローパ
スフィルタ回路１０２と、ＶＣＯ回路（電圧制御型発振
回路）１０３と、分周回路１０４とを備えており、外部
リファレンスクロック信号に基づいてＶＣＯ回路１０３
の発振周波数を制御して前記外部リファレンスクロック
信号に同期した所定周波数のクロック信号を生成し、こ
れを外部に出力する。位相比較回路１０１は外部リファ
レンスクロック信号と、帰還信号とが供給されたとき、
これら外部リファレンスクロック信号と、帰還信号との
位相差に応じた信号を生成してこれをローパスフィルタ
回路１０２に供給する。ローパスフィルタ回路１０２は
３つの抵抗１０６、１０７、１０８と、１つのコンデン
サ１０９と、このコンデンサ１０９および前記抵抗１０
７に対し並列に接続されるインバータ１１０と、前記抵
抗１０８の出力端側と接地点との間に介挿される１つの
コンデンサ１１１とを備えており、前記位相比較回路１
０１から出力される信号を平滑して周波数制御信号を生
成し、これをＶＣＯ回路１０３に供給する。

【０００３】ＶＣＯ回路１０３は前記ローパスフィルタ
回路１０２から出力される周波数制御信号に応じた周波
数で発振してクロック信号を生成し、これを外部に出力
するとともに、分周回路１０４に供給する。分周回路１
０４は予め設定されている分周比で前記ＶＣＯ回路１０
３から出力されるクロック信号を分周して帰還信号を生
成し、これを前記位相比較回路１０１に供給する。

【０００４】このように、このＰＬＬ回路では、ＶＣＯ
回路１０３から出力されるクロック信号を分周して得ら
れた帰還信号の位相と、外部リファレンスクロック信号
の位相とを比較してこれらの位相が一致するように前記
ＶＣＯ回路１０３の発振周波数を制御し、この制御動作
によって決定した周波数および位相のクロック信号を外
部に出力する。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＰＬＬ回路においては、低次のアナログフィル
タによってローパスフィルタ回路１０２を構成し、この
ローパスフィルタ回路１０２によって位相比較回路１０
１から出力される信号を平滑するようにしているので、
図４（ａ）に示す如く外部リファレンスクロック信号が
入力されるとともに、図４（ｂ）に示す如く帰還信号が
入力され、位相比較回路１０１から図４（ｃ）に示す信
号が出力され、ローパスフィルタ回路１０２によってこ
れを平滑化して周波数制御信号を生成するとき、ローパ
スフィルタ回路１０２を構成するコンデンサ１１１のリ
ーク等によって図４（ｄ）に示す如く前記ローパスフィ
ルタ回路１０２から出力される周波数制御信号の値が漸
次、低下してＶＣＯ回路１０３から出力されるクロック
信号の周波数が変動してしまうという問題があった。

【０００６】また、ローパスフィルタ回路１０２を構成
するアナログフィルタの次数が低いため、位相比較回路
１０１に入力される外部リファレンスクロック信号が高
い周波数のジッタを持ち、これによって位相比較回路１
０１から出力される信号がハイからローに、またローか
らハイに頻繁に切り替わるとき、ローパスフィルタ回路
１０２から出力される周波数制御信号に比較周期に対応
した高周波成分が重畳されてＶＣＯ回路１０３から出力
されるクロック信号のジッタが大きくなってしまうとい
う問題があった。

【０００７】本発明は上記の事情に鑑み、外部リファレ
ンスクロック信号のジッタが大きい場合にも、ＶＣＯ回
路から出力されるクロック信号の周波数を安定させてジ
ッタを低減させることができるＰＬＬ回路を提供するこ
とを目的としている。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明によるＰＬＬ回路は、外部入力信号と帰還信
号との位相差を検出してこの検出結果に対応する信号を
生成する位相比較回路と、この位相比較回路から出力さ
れる信号を量子化して周波数制御データを生成する量子
化回路と、予め設定されている平均化方式に基づいて前
記量子化回路から出力される周波数制御データをオーバ
ーサンプリングして高周波成分を取り除くとともに、語
長を伸ばして低ノイズ化する平均化回路と、この平均化
回路によって処理された周波数制御データをＤ／Ａ変換
して周波数制御信号を生成するＤ／Ａ変換回路と、この
Ｄ／Ａ変換回路から出力される周波数制御信号に基づい
た周波数で発振してクロック信号を生成するＶＣＯ回路
と、このＶＣＯ回路から出力されるクロック信号に基づ
いて帰還信号を生成して前記位相比較回路に供給するタ
イミング回路とを備えたことを特徴としている。

【０００９】

【作用】上記の構成において、位相比較回路によって外
部入力信号と帰還信号との位相差が検出され、量子化回
路によって前記検出結果が量子化されて周波数制御デー
タが生成された後、平均化回路によって前記周波数制御
データがオーバーサンプリングされて高周波成分が取り
除かれるとともに、語長が伸ばされて低ノイズ化され、
この後Ｄ／Ａ変換回路によって前記平均化回路で処理さ
れた周波数制御データがＤ／Ａ変換されて周波数制御信
号が生成されるとともに、この周波数制御信号に基づい
てＶＣＯ回路の発振周波数が制御されてこの制御内容に
応じたクロック信号が生成され、このクロック信号に基
づいてタイミング回路から出力される帰還信号の出力タ
イミングが制御される。

【００１０】

【実施例】図１は本発明によるＰＬＬ回路の一実施例を
示すブロック図である。この図に示すＰＬＬ回路は位相
比較回路１と、ＰＮＭ回路２と、移動平均フィルタ回路
３と、Ｄ／Ａ変換回路４と、ＶＣＯ回路５と、タイミン
グジェネレータ回路６とを備えており、外部リファレン
スクロック信号の位相と帰還信号の位相とを比較して得
られたアナログ信号をＰＮＭ変調方式でＰＣＭ化した
後、これを移動平均処理でオーバーサンプリングして高
周波成分を取り除くとともに、語長を伸長して高精度
化、低ノイズ化した後、Ｄ／Ａ変換して帰還信号を生成
し、これを位相比較回路１に供給してループ全体の動作
を安定させ、ＶＣＯ回路５から安定した周波数のクロッ
ク信号を出力させる。

【００１１】位相比較回路１は外部リファレンスクロッ
ク信号と、帰還信号とが供給されたとき、これら外部リ
ファレンスクロック信号と、帰還信号との位相差に応じ
た信号を生成してこれをＰＮＭ回路２に供給する。ＰＮ
Ｍ回路２は３つの抵抗７、８、９によって構成され、前
記位相比較回路１から出力される信号が進相を示す“Ｈ
ｉ”信号になっているとき、ハイ側制御信号、ロー側制
御信号として“１”信号を出力し、前記位相比較回路１
から出力される信号が遅相を示す“Ｌｏ”信号になって
いるとき、ハイ側制御信号、ロー側制御信号として
“０”信号を出力し、前記位相比較回路１から出力され
る信号が同相を示す中間値になっているとき、ハイ側制
御信号として“１”信号を出力し、ロー側制御信号とし
て“０”信号を出力する制御信号生成回路１０と、この
制御信号生成回路１０から出力されるハイ側制御信号の
値が“１”になっているとき、前記ＶＣＯ回路５から出
力されるクロック信号を通過させるアンド回路１１と、
このアンド回路１１から出力されるクロック信号をカウ
ントするカウンタ回路１２と、前記制御信号生成回路１
０から出力されるロー側制御信号の値が“１”になって
いるとき、前記ＶＣＯ回路５から出力されるクロック信
号を通過させるアンド回路１３と、このアンド回路１３
から出力されるクロック信号をカウントするカウンタ回
路１４と、このカウンタ回路１４のカウント結果と前記
カウンタ回路１２のカウント結果とを加算して周波数制
御データを生成する加算器１５とを備えている。

【００１２】そして、各比較周期において、前記位相比
較回路１から出力される信号が進相を示しているときに
は、一方のアンド回路１１が連続的に開状態となって前
記ＶＣＯ回路５から出力されるクロック信号を通過させ
てカウンタ回路１２によってこれが計数されるともに、
前記位相比較回路１から信号が出力されている間、他方
のアンド回路１３が開状態となって前記ＶＣＯ回路５か
ら出力されるクロック信号を通過させてカウンタ回路１
４によってこれが計数された後、加算器１５によってこ
れら各カウンタ回路１２、１４の計数結果が加算され、
この加算結果が周波数制御データとして移動平均フィル
タ回路３に供給される。

【００１３】また、各比較周期において、前記位相比較
回路１から出力される信号が遅相を示しているときに
は、前記位相比較回路１から信号が出力されているとき
以外の間、一方のアンド回路１１が開状態となって前記
ＶＣＯ回路５から出力されるクロック信号を通過させて
カウンタ回路１２によってこれが計数されるとともに、
他方のアンド回路１３が連続的に閉状態となって前記Ｖ
ＣＯ回路５から出力されるクロック信号の通過を禁止
し、カウンタ回路１４のカウント値を零に保持させた
後、加算器１５によってこれら各カウンタ回路１５の計
数結果が加算され、この加算結果が周波数制御データと
して移動平均フィルタ回路３に供給される。また、各比
較周期において、前記位相比較回路１から出力される信
号が同相を示しているときには、一方のアンド回路１１
が連続的に開状態となって前記ＶＣＯ回路５から出力さ
れるクロック信号を通過させてカウンタ回路１２によっ
てこれが計数されるともに、他方のアンド回路１３が連
続的に閉状態となって前記ＶＣＯ回路５から出力される
クロック信号の通過を禁止してカウンタ回路１４のカウ
ント値を零に保持させた後、加算器１５によってこれら
各カウンタ回路１２、１５の計数結果が加算され、この
加算結果が周波数制御データとして移動平均フィルタ回
路３に供給される。

【００１４】移動平均フィルタ回路３は各比較周期毎に
前記ＰＮＭ回路２から出力される周波数制御データを取
り込んでこれを記憶し、オーバーサンプリング処理およ
び移動平均処理によって記憶している前回の周波数制御
データの値から今回の周波数制御データの値に滑らかに
変化する移動直線を演算するとともに、この移動直線に
基づいて１５ビットの周波数制御データを生成した後、
前記タイミングジェネレータ回路６からタイミング信号
が出力される毎に、記憶している周波数制御データを順
次、出力してこれをＤ／Ａ変換回路４に供給する。Ｄ／
Ａ変換回路４は前記タイミングジェネレータ回路６から
タイミング信号が出力される毎に、前記移動平均フィル
タ回路３から出力される周波数制御データを取り込み、
これをＤ／Ａ変換（デジタル／アナログ変換）して周波
数制御信号を生成するＤ／Ａコンバータ１６と、このＤ
／Ａコンバータ１６から出力される周波数制御信号中の
高周波成分を除去するアナログフィルタ回路１７とを備
えており、前記タイミングジェネレータ回路６からタイ
ミング信号が出力される毎に、前記移動平均フィルタ回
路３から出力される周波数制御データを取り込み、これ
をＤ／Ａ変換して周波数制御信号を生成し、この後この
周波数制御信号中の高周波成分を除去してＶＣＯ回路５
に供給する。

【００１５】ＶＣＯ回路５は前記Ｄ／Ａ変換回路４から
出力される周波数制御信号の値に応じた周波数で発振し
てクロック信号を生成しこれをタイミングジェネレータ
回路６と前記ＰＮＭ回路２とに供給するとともに、外部
に出力する。タイミングジェネレータ回路６は各種の分
周回路等によって構成されており、前記ＶＣＯ回路５か
ら出力されるクロック信号に基づいて所定クロック毎
（例えば、１比較周期を８分割するタイミング毎）にタ
イミング信号を生成してこれを前記移動平均フィルタ回
路３とＤ／Ａ変換回路４とに供給するとともに、１比較
周期毎に帰還信号を生成してこれを前記位相比較回路１
に供給する。

【００１６】次に、図２に示す模式図を参照しながら本
実施例の動作を説明する。まず、外部リファレンスクロ
ック信号や帰還信号が入力される毎に、位相比較回路１
によって前記リファレンスクロック信号の位相と、帰還
信号の位相とが比較され、この比較結果に基づいて図２
（ａ）に示すような信号が出力される。そして、図２
（ａ）の時期ｔ1に示す如く前記位相比較回路１から
“Ｈｉ”信号が出力されれば、ＰＮＭ回路２に設けられ
た一方のアンド回路１１が常時、開状態になってＶＣＯ
回路５から出力されるクロック信号を通過させて図２
（ｂ）に示すようなクロック信号を出力し、図２（ｄ）
に示す如くこれを一方のカウンタ回路１２でカウントさ
せるとともに、前記位相比較回路１から“Ｈｉ”信号が
出力されている間だけ他方のアンド回路１３が開状態と
なってＶＣＯ回路５から出力されるクロック信号を通過
させて図２（ｃ）に示すようなクロック信号を出力し、
図２（ｅ）に示す如くこれを他方のカウンタ回路１４で
カウントさせる。

【００１７】この後、１比較周期が終了すれば、加算器
１５によって各カウンタ回路１２、１４のカウント値が
加算されて、図２（ｆ）に示す如く９ビットの周波数制
御データが生成され、これが移動平均フィルタ回路３に
よってオーバーサンプリング処理および移動平均処理さ
れて、前回の周波数制御データの値と、今回の周波数制
御データの値とに応じた移動直線が生成されるととも
に、タイミングジェネレータ回路６からタイミング信号
が出力される毎に、図２（ｇ）に示す如く前記移動直線
に応じた１５ビットの周波数制御データが生成され、こ
れがＤ／Ａ変換回路４で高精度Ｄ／Ａ変換された後、高
周波成分が除去されて図２（ｈ）に示す滑らかな周波数
制御信号が生成され、これがＶＣＯ回路５に供給され
る。これによって、ＶＣＯ回路５の発振周波数が滑らか
に変化して前記外部リファレンスクロック信号に同期し
たクロック信号が生成されて外部に出力されるととも
に、タイミングジェネレータ回路６に供給されてこのタ
イミングジェネレータ回路６から出力されるタイミング
信号および帰還信号の出力タイミングが調整される。

【００１８】以下、上述した動作が繰り返されて、タイ
ミングジェネレータ回路６から出力される帰還信号の位
相と、前記外部リファレンスクロック信号の位相とが一
致したとき、位相比較回路１から信号が“Ｈｉ”信号
と、“Ｌｏ”信号の中間の値にになってループ全体の動
作が安定し、ＶＣＯ回路５から出力されるクロック信号
の周波数および位相が安定する。

【００１９】このようにこの実施例においては、位相比
較回路１から出力されるアナログ信号をＰＮＭ変調方式
でＰＣＭ化した後、これを移動平均方式でオーバーサン
プリングして高周波成分を取り除くとともに、語長を伸
長して高精度化、低ノイズ化した後、Ｄ／Ａ変換してＶ
ＣＯ回路５の発振周波数を制御するようにしているの
で、外部リファレンスクロック信号のジッタが大きい場
合にも、ＶＣＯ回路５から出力されるクロック信号の周
波数を安定させてジッタを低減させることができる。

【００２０】

【発明の効果】以上説明したように本発明によれば、外
部リファレンスクロック信号のジッタが大きい場合に
も、ＶＣＯ回路から出力されるクロック信号の周波数を
安定させてジッタを低減させることができる。

【図面の簡単な説明】

【図１】本発明によるＰＬＬ回路の一実施例を示すブロ
ック図である。

【図２】図１に示すＰＬＬ回路の動作例を示す波形図で
ある。

【図３】従来から知られているＰＬＬ回路の一例を示す
ブロック図である。

【図４】図３に示すＰＬＬ回路の動作例を示す波形図で
ある。

【符号の説明】 １ 位相比較回路 ２ ＰＮＭ回路（量子化回路） ３ 移動平均フィルタ回路（平均化回路） ４ Ｄ／Ａ変換回路 ５ ＶＣＯ回路 ６ タイミングジェネレータ回路（タイミング回路）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部入力信号と帰還信号との位相差を検
   出してこの検出結果に対応する信号を生成する位相比較
   回路と、 この位相比較回路から出力される信号を量子化して周波
   数制御データを生成する量子化回路と、 予め設定されている平均化方式に基づいて前記量子化回
   路から出力される周波数制御データをオーバーサンプリ
   ングして高周波成分を取り除くとともに、語長を伸ばし
   て低ノイズ化する平均化回路と、 この平均化回路によって処理された周波数制御データを
   Ｄ／Ａ変換して周波数制御信号を生成するＤ／Ａ変換回
   路と、 このＤ／Ａ変換回路から出力される周波数制御信号に基
   づいた周波数で発振してクロック信号を生成するＶＣＯ
   回路と、 このＶＣＯ回路から出力されるクロック信号に基づいて
   帰還信号を生成して前記位相比較回路に供給するタイミ
   ング回路と、 を備えたことを特徴とするＰＬＬ回路。