JPH06177651A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH06177651A JPH06177651A JP4327781A JP32778192A JPH06177651A JP H06177651 A JPH06177651 A JP H06177651A JP 4327781 A JP4327781 A JP 4327781A JP 32778192 A JP32778192 A JP 32778192A JP H06177651 A JPH06177651 A JP H06177651A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- clock
- output
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高速に切り替え可能で、しかも低消費電力で
比較的高い周波数の信号を発生できる周波数シンセサイ
ザを提供する。 【構成】 クロック発生回路２１と、単位クロックあた
りの位相増加量をプログラムされる周波数設定回路１０
と、位相増加量を累積するフェーズアキュムレータ１２
と、累積位相出力に応じたディジタル信号を出力するＲ
ＯＭ１４と、ディジタル信号をアナログ信号に変換し、
クロック周期毎に出力の正負の符号を反転するＤ／Ａ変
換器と、バンドパスフィルタ２６とを備えている。
比較的高い周波数の信号を発生できる周波数シンセサイ
ザを提供する。 【構成】 クロック発生回路２１と、単位クロックあた
りの位相増加量をプログラムされる周波数設定回路１０
と、位相増加量を累積するフェーズアキュムレータ１２
と、累積位相出力に応じたディジタル信号を出力するＲ
ＯＭ１４と、ディジタル信号をアナログ信号に変換し、
クロック周期毎に出力の正負の符号を反転するＤ／Ａ変
換器と、バンドパスフィルタ２６とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、複数の周波数を切り換
えることにより発生させる周波数シンセサイザにおい
て、特に、周波数切り替え時に位相が連続で、しかも切
り替え時間を高速にかつ低消費電力で実現できる周波数
シンセサイザに関する。
えることにより発生させる周波数シンセサイザにおい
て、特に、周波数切り替え時に位相が連続で、しかも切
り替え時間を高速にかつ低消費電力で実現できる周波数
シンセサイザに関する。
【０００２】
【従来の技術】従来の周波数シンセサイザは図１に示す
ように、基準信号発生器１から発生する基準周波数ｆ0
の信号２を位相比較器３に入力し、電圧制御発振器（Ｖ
ＣＯ）５の出力を分周回路６により分周した信号７を位
相比較器３のもう一方の入力に接続して、位相を比較す
る。位相比較器出力８はループフィルタ４に入力された
後にＶＣＯ５に接続され、ＶＣＯの制御を行うことによ
ってフィードバックループを構成する。分周回路６の分
周比Ｎはプログラム可能となっているため、フィードバ
ックループが収束することによりＶＣＯ出力９がｎ×ｆ
0 の周波数のシンセサイザ出力として得られる。通常、
ループフィルタは基準周波数成分を十分遮断するように
なっているため、フィードバックループの収束時間は基
準周波数の周期に対応した値以下に制限される。このた
め、比較的高速の切り替え時間を必要とするシンセサイ
ザにはこのままでは適用できないという欠点があった。
ように、基準信号発生器１から発生する基準周波数ｆ0
の信号２を位相比較器３に入力し、電圧制御発振器（Ｖ
ＣＯ）５の出力を分周回路６により分周した信号７を位
相比較器３のもう一方の入力に接続して、位相を比較す
る。位相比較器出力８はループフィルタ４に入力された
後にＶＣＯ５に接続され、ＶＣＯの制御を行うことによ
ってフィードバックループを構成する。分周回路６の分
周比Ｎはプログラム可能となっているため、フィードバ
ックループが収束することによりＶＣＯ出力９がｎ×ｆ
0 の周波数のシンセサイザ出力として得られる。通常、
ループフィルタは基準周波数成分を十分遮断するように
なっているため、フィードバックループの収束時間は基
準周波数の周期に対応した値以下に制限される。このた
め、比較的高速の切り替え時間を必要とするシンセサイ
ザにはこのままでは適用できないという欠点があった。
【０００３】この欠点を解決する手段として、図２に示
すようなダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）がある。周波数設定回路１０は周波数設定値入力２
０により、発生しようとする周波数に対応した単位クロ
ックあたりの位相増加量１１をプログラムし、位相増加
量１１はフェーズアキュムレータ１２に入力され、クロ
ック発生器２１からのクロック信号２３の単位クロック
毎の位相の累積を求める。累積位相１３は位相に対する
正弦波波形の値を記憶したＲＯＭ１４に入力され、ＲＯ
Ｍ出力はＤ／Ａ変換器１５に接続され、アナログ電圧に
変換された正弦波１６として出力される。アナログ出力
１６はクロック周期でサンプルされた電圧であるため、
図３（ａ）に示すような波形であり、高調波成分を多く
含んでいる。そのため、ローパスフィルタ（ＬＰＦ）１
７を挿入して高調波成分を除去して図３（ｂ）に示すよ
うな波形の所要のシンセサイザ出力１８を得る。このよ
うにすることによって、フィードバックループ構成とな
らないため、高速の切り替えが可能となった。
すようなダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）がある。周波数設定回路１０は周波数設定値入力２
０により、発生しようとする周波数に対応した単位クロ
ックあたりの位相増加量１１をプログラムし、位相増加
量１１はフェーズアキュムレータ１２に入力され、クロ
ック発生器２１からのクロック信号２３の単位クロック
毎の位相の累積を求める。累積位相１３は位相に対する
正弦波波形の値を記憶したＲＯＭ１４に入力され、ＲＯ
Ｍ出力はＤ／Ａ変換器１５に接続され、アナログ電圧に
変換された正弦波１６として出力される。アナログ出力
１６はクロック周期でサンプルされた電圧であるため、
図３（ａ）に示すような波形であり、高調波成分を多く
含んでいる。そのため、ローパスフィルタ（ＬＰＦ）１
７を挿入して高調波成分を除去して図３（ｂ）に示すよ
うな波形の所要のシンセサイザ出力１８を得る。このよ
うにすることによって、フィードバックループ構成とな
らないため、高速の切り替えが可能となった。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
ＤＤＳは信号を発生するためにロジック部（フェーズ・
アキュムレータとＲＯＭ）とＤ／Ａ変換器を使用してい
るため、両者の速度制約を受け、比較的高い周波数の発
生が困難であるという欠点があった。また、比較的高い
周波数を発生しようとするとクロック周波数を高くしな
ければならず、ロジック回路およびＤ／Ａ変換器の消費
電力が大きくなるという欠点があった。
ＤＤＳは信号を発生するためにロジック部（フェーズ・
アキュムレータとＲＯＭ）とＤ／Ａ変換器を使用してい
るため、両者の速度制約を受け、比較的高い周波数の発
生が困難であるという欠点があった。また、比較的高い
周波数を発生しようとするとクロック周波数を高くしな
ければならず、ロジック回路およびＤ／Ａ変換器の消費
電力が大きくなるという欠点があった。
【０００５】本発明の目的は、上記の欠点を解決するた
め、高速に切り替え可能で、しかも低消費電力で比較的
高い周波数の信号を発生できる周波数シンセサイザを提
供することにある。
め、高速に切り替え可能で、しかも低消費電力で比較的
高い周波数の信号を発生できる周波数シンセサイザを提
供することにある。
【０００６】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、クロック発生手段と、周波数設定値入力により
発生しようとする周波数に対応した単位クロックあたり
の位相増加量をプログラムされる周波数設定手段と、こ
の周波数設定手段により設定される位相増加量と１クロ
ック前の位相累積値とを加算することにより位相累積値
とする位相アキュムレータと、前記位相アキュムレータ
からの累積位相出力に応じた振幅情報を出力する波形参
照手段と、前記波形参照手段からの振幅情報をアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器から
のアナログ信号に帯域制限を行い信号を出力するバンド
パスフィルタとを備えている。
イザは、クロック発生手段と、周波数設定値入力により
発生しようとする周波数に対応した単位クロックあたり
の位相増加量をプログラムされる周波数設定手段と、こ
の周波数設定手段により設定される位相増加量と１クロ
ック前の位相累積値とを加算することにより位相累積値
とする位相アキュムレータと、前記位相アキュムレータ
からの累積位相出力に応じた振幅情報を出力する波形参
照手段と、前記波形参照手段からの振幅情報をアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器から
のアナログ信号に帯域制限を行い信号を出力するバンド
パスフィルタとを備えている。
【０００７】また本発明の周波数シンセサイザは、クロ
ック発生手段と、周波数設定値入力により発生しようと
する周波数に対応した単位クロックあたりの位相増加量
をプログラムされる周波数設定手段と、この周波数設定
周波数により設定される位相増加量と１クロック前の位
相累積値とを加算することにより位相累積値とする位相
アキュムレータと、前記位相アキュムレータからの累積
位相出力に応じた振幅情報を出力する波形参照手段と、
前記クロック発生手段からのクロックを１／２分周する
分周回路と、前記波形参照手段からの振幅情報と、前記
分周回路からの分周出力とを入力し、前記振幅情報をア
ナログ信号に変換し、前記分周出力の論理により、クロ
ック周期毎に出力の正負の符号を反転するＤ／Ａ変換器
と、このＤ／Ａ変換器からのアナログ信号の成分のう
ち、クロック周波数の１／２の周波数よりも高い周波数
成分を通すフィルタとを備えている。
ック発生手段と、周波数設定値入力により発生しようと
する周波数に対応した単位クロックあたりの位相増加量
をプログラムされる周波数設定手段と、この周波数設定
周波数により設定される位相増加量と１クロック前の位
相累積値とを加算することにより位相累積値とする位相
アキュムレータと、前記位相アキュムレータからの累積
位相出力に応じた振幅情報を出力する波形参照手段と、
前記クロック発生手段からのクロックを１／２分周する
分周回路と、前記波形参照手段からの振幅情報と、前記
分周回路からの分周出力とを入力し、前記振幅情報をア
ナログ信号に変換し、前記分周出力の論理により、クロ
ック周期毎に出力の正負の符号を反転するＤ／Ａ変換器
と、このＤ／Ａ変換器からのアナログ信号の成分のう
ち、クロック周波数の１／２の周波数よりも高い周波数
成分を通すフィルタとを備えている。
【０００８】また本発明の周波数シンセサイザは、クロ
ック発生手段と、周波数設定値入力により発生しようと
する周波数に対応した単位クロックあたりの位相増加量
をプログラムされる周波数設定手段と、この周波数設定
手段により設定される位相増加量と１クロック前の位相
累積値とを加算することにより位相累積値とする位相ア
キュムレータと、前記位相アキュムレータからの累積位
相出力に応じた振幅情報とを出力する波形参照手段と、
前記波形参照手段からの振幅情報をアナログ信号に変換
するＤ／Ａ変換器と、このＤ／Ａ変換器からのアナログ
信号の成分のうち、クロック周波数の１／２の周波数よ
りも高い周波数成分を通すフィルタを備え、前記位相増
加量の最上位ビットを“１”とすることを特徴とする。
ック発生手段と、周波数設定値入力により発生しようと
する周波数に対応した単位クロックあたりの位相増加量
をプログラムされる周波数設定手段と、この周波数設定
手段により設定される位相増加量と１クロック前の位相
累積値とを加算することにより位相累積値とする位相ア
キュムレータと、前記位相アキュムレータからの累積位
相出力に応じた振幅情報とを出力する波形参照手段と、
前記波形参照手段からの振幅情報をアナログ信号に変換
するＤ／Ａ変換器と、このＤ／Ａ変換器からのアナログ
信号の成分のうち、クロック周波数の１／２の周波数よ
りも高い周波数成分を通すフィルタを備え、前記位相増
加量の最上位ビットを“１”とすることを特徴とする。
【０００９】さらに本発明の周波数シンセサイザは、上
記シンセサイザに、さらに、前記フィルタからの出力を
一方の入力とする位相比較器と、この位相比較器の出力
が入力されるループフィルタと、このループフィルタの
出力により制御される電圧制御発振器と、この電圧制御
発振器の出力を分周し、前記位相比較器の他方の入力に
加えてフィードバックループを構成する分周回路とを設
け、前記電圧制御発振器の出力を、信号出力とする。
記シンセサイザに、さらに、前記フィルタからの出力を
一方の入力とする位相比較器と、この位相比較器の出力
が入力されるループフィルタと、このループフィルタの
出力により制御される電圧制御発振器と、この電圧制御
発振器の出力を分周し、前記位相比較器の他方の入力に
加えてフィードバックループを構成する分周回路とを設
け、前記電圧制御発振器の出力を、信号出力とする。
【００１０】
【作用】本発明の特徴は、図２のＤＤＳの発生する不要
な周波数成分を積極的に利用して比較的高い周波数を発
生させることにある。図２のＤＤＳでＤ／Ａ変換された
アナログ出力は、クロック周波数をｆc 、その周期をＴ
c 、発生しようとしている正弦波の周波数をｆs とすれ
ば、以下のような畳み込み積分で表される。
な周波数成分を積極的に利用して比較的高い周波数を発
生させることにある。図２のＤＤＳでＤ／Ａ変換された
アナログ出力は、クロック周波数をｆc 、その周期をＴ
c 、発生しようとしている正弦波の周波数をｆs とすれ
ば、以下のような畳み込み積分で表される。
【００１１】
【数１】
【００１２】ここで、ｘ（ｔ）はパルス幅Ｔc の単一パ
ルスである。畳み込み積分のフーリエ変換は、畳み込み
積分を行うそれぞれの関数のフーリエ変換の積で表され
る。それぞれの関数の時間領域での波形と周波数領域で
の波形を図４に示す。図に示すようにＤ／Ａ変換後のス
ペクトラムには周波数ｆs の通常出力する周波数成分の
他に、ｎｆc ±ｆs （但しｎは整数）の周波数成分が存
在する。これらの周波数は、この式を用いれば図２のＤ
ＤＳの周波数設定回路１０によりプログラムすることが
可能である。周波数ｆs の最大値はサンプリング定理か
ら、１／２Ｔc であることから、ｎｆc −ｆc ／２から
ｎｆc までの周波数成分のみ通過させるバンドパスフィ
ルタまたはｎｆc からｎｆc ＋ｆc ／２までの周波数成
分のみを通過させるバンドパスフィルタをＤ／Ａ変換器
の後段に接続することによって単一周波数のシンセサイ
ザ出力を得ることができる。しかもこれらの周波数は、
従来と比べて高いものとなっている。
ルスである。畳み込み積分のフーリエ変換は、畳み込み
積分を行うそれぞれの関数のフーリエ変換の積で表され
る。それぞれの関数の時間領域での波形と周波数領域で
の波形を図４に示す。図に示すようにＤ／Ａ変換後のス
ペクトラムには周波数ｆs の通常出力する周波数成分の
他に、ｎｆc ±ｆs （但しｎは整数）の周波数成分が存
在する。これらの周波数は、この式を用いれば図２のＤ
ＤＳの周波数設定回路１０によりプログラムすることが
可能である。周波数ｆs の最大値はサンプリング定理か
ら、１／２Ｔc であることから、ｎｆc −ｆc ／２から
ｎｆc までの周波数成分のみ通過させるバンドパスフィ
ルタまたはｎｆc からｎｆc ＋ｆc ／２までの周波数成
分のみを通過させるバンドパスフィルタをＤ／Ａ変換器
の後段に接続することによって単一周波数のシンセサイ
ザ出力を得ることができる。しかもこれらの周波数は、
従来と比べて高いものとなっている。
【００１３】このようにして得られるシンセサイザ出力
は、従来と比べて同じ消費電力で高い周波数を得られる
という利点があるが、一方でその出力レベルが低くな
る。特にｎｆc 付近では図４からも明らかなように、振
幅が零に近くなり、シンセサイザ出力の信号対雑音比
（Ｓ／Ｎ）を犠牲にすることとなる。
は、従来と比べて同じ消費電力で高い周波数を得られる
という利点があるが、一方でその出力レベルが低くな
る。特にｎｆc 付近では図４からも明らかなように、振
幅が零に近くなり、シンセサイザ出力の信号対雑音比
（Ｓ／Ｎ）を犠牲にすることとなる。
【００１４】シンセサイザ出力のＳ／Ｎ比を大きく劣化
させない方法として、本発明ではＤ／Ａ変換を行うとき
にクロック周期毎にその出力の極性の反転を行ってい
る。クロック周期毎に極性を反転することによって、図
５（ａ）に示すようなＤ／Ａ変換出力をえることができ
る。これは、周波数ｆs の正弦波と周期１／２Ｔc の連
続する矩形波を乗算した波形となっている。このスペク
トラムは正弦波および連続矩形波をそれぞれフーリエ変
換した波形の畳み込み積分で表され、図５（ｂ）に示す
ようにｎｆc ／２±ｆs （但しｎは奇数）の周波数成分
を持つ。これらの周波数成分のレベルは周波数ｆs によ
って影響を受けないため、周波数による出力レベルの大
きな低下を招かない。そのため、ｎｆc ／２−ｆc ／２
からｎｆc（但しｎは奇数）までの周波数成分のみ通過
させるバンドパスフィルタまたはｎｆc からｎｆc ／２
＋ｆc ／２（但しｎは奇数）までの周波数成分のみを通
過させるバンドパスフィルタをＤ／Ａ変換器の後段に接
続することによってシンセサイザ出力を得ることができ
る。
させない方法として、本発明ではＤ／Ａ変換を行うとき
にクロック周期毎にその出力の極性の反転を行ってい
る。クロック周期毎に極性を反転することによって、図
５（ａ）に示すようなＤ／Ａ変換出力をえることができ
る。これは、周波数ｆs の正弦波と周期１／２Ｔc の連
続する矩形波を乗算した波形となっている。このスペク
トラムは正弦波および連続矩形波をそれぞれフーリエ変
換した波形の畳み込み積分で表され、図５（ｂ）に示す
ようにｎｆc ／２±ｆs （但しｎは奇数）の周波数成分
を持つ。これらの周波数成分のレベルは周波数ｆs によ
って影響を受けないため、周波数による出力レベルの大
きな低下を招かない。そのため、ｎｆc ／２−ｆc ／２
からｎｆc（但しｎは奇数）までの周波数成分のみ通過
させるバンドパスフィルタまたはｎｆc からｎｆc ／２
＋ｆc ／２（但しｎは奇数）までの周波数成分のみを通
過させるバンドパスフィルタをＤ／Ａ変換器の後段に接
続することによってシンセサイザ出力を得ることができ
る。
【００１５】シンセサイザ出力のＳ／Ｎ比を劣化させな
い他の方法としては、図２のＤＤＳにおいて、フェーズ
アキュムレータ１２に入力する位相増加量の最上位ビッ
トを“１”にする方法がある。この方法によれば、上述
したＤ／Ａ変換を行うときにクロック周期毎にその出力
の極性を反転を行うことと同様の効果が得られる。
い他の方法としては、図２のＤＤＳにおいて、フェーズ
アキュムレータ１２に入力する位相増加量の最上位ビッ
トを“１”にする方法がある。この方法によれば、上述
したＤ／Ａ変換を行うときにクロック周期毎にその出力
の極性を反転を行うことと同様の効果が得られる。
【００１６】上述の各シンセサイザよりも更に高い周波
数の信号を発生させる手段として、本発明では位相比較
によるフィードバックループいわゆるＰＬＬの基準周波
数信号源として前記本発明のＤＤＳを用いている。ＰＬ
Ｌの切り替え時間は前にも述べたようにフィードバック
ループのループフィルタの特性に大きく依存し、これは
基準周波数に大きく影響される。すなわち、本発明ＤＤ
Ｓにより発生した比較的高い周波数を基準周波数とする
ことによって従来のＰＬＬと比べて速い切り替え時間が
期待できる。この周波数シンセサイザによって発生され
る周波数は、ＤＤＳの設定周波数とフィードバックルー
プの分周器の分周比により決定されるため、非常に広範
囲の周波数を発生することが可能となる。
数の信号を発生させる手段として、本発明では位相比較
によるフィードバックループいわゆるＰＬＬの基準周波
数信号源として前記本発明のＤＤＳを用いている。ＰＬ
Ｌの切り替え時間は前にも述べたようにフィードバック
ループのループフィルタの特性に大きく依存し、これは
基準周波数に大きく影響される。すなわち、本発明ＤＤ
Ｓにより発生した比較的高い周波数を基準周波数とする
ことによって従来のＰＬＬと比べて速い切り替え時間が
期待できる。この周波数シンセサイザによって発生され
る周波数は、ＤＤＳの設定周波数とフィードバックルー
プの分周器の分周比により決定されるため、非常に広範
囲の周波数を発生することが可能となる。
【００１７】
【実施例】図６は、図２の従来のＤＤＳローパスフィル
タ１７に代えて、バンドパスフィルタ（ＢＰＦ）２２を
用いた本発明の実施例である周波数シンセサイザを示
す。図２と同じ構成要素には、同一の参照番号を付して
示してある。作用の項で詳しく説明したように、Ｄ／Ａ
変換器１５の出力周波数のスペクトラムには周波数ｆs
の通常出力する周波数成分の他に、ｎｆc ±ｆs （但し
ｎは整数）の周波数成分が存在する。したがって、バン
ドパスフィルタ２２に、ｎｆc −ｆc ／２からｎｆc ま
での周波数成分のみ通過させるバンドパスフィルタまた
はｎｆc からｎｆc ＋ｆc ／２までの周波数成分のみを
通過させるバンドパスフィルタを用いれば、ｎｆc −ｆ
s またはｎｆc ＋ｆs の単一周波数のシンセサイザ出力
が得られる。
タ１７に代えて、バンドパスフィルタ（ＢＰＦ）２２を
用いた本発明の実施例である周波数シンセサイザを示
す。図２と同じ構成要素には、同一の参照番号を付して
示してある。作用の項で詳しく説明したように、Ｄ／Ａ
変換器１５の出力周波数のスペクトラムには周波数ｆs
の通常出力する周波数成分の他に、ｎｆc ±ｆs （但し
ｎは整数）の周波数成分が存在する。したがって、バン
ドパスフィルタ２２に、ｎｆc −ｆc ／２からｎｆc ま
での周波数成分のみ通過させるバンドパスフィルタまた
はｎｆc からｎｆc ＋ｆc ／２までの周波数成分のみを
通過させるバンドパスフィルタを用いれば、ｎｆc −ｆ
s またはｎｆc ＋ｆs の単一周波数のシンセサイザ出力
が得られる。
【００１８】本実施例の動作を説明する。周波数設定値
入力２０は周波数設定回路１０に入力され、発生しよう
とする周波数に対応した単位クロックあたりの位相増加
量１１をプログラムし、位相増加量１１はフェーズアキ
ュムレータ１２に入力され、単位クロック毎の位相の累
積を求める。単位クロックあたりの位相増加量は、２π
ｆs Ｔc で表される値である。クロック信号２３はクロ
ック発生器２１により発生され、フェーズアキュムレー
タ１２に入力される。累積位相１３は位相に対する正弦
波波形の値を記憶したＲＯＭ１４に入力され、ＲＯＭ出
力はＤ／Ａ変換器１５に接続され、アナログ電圧に変換
された信号１６として出力される。周波数設定回路１０
からＤ／Ａ変換器１５までの信号は複数ビットのディジ
タル信号である。高速に信号を処理する必要から、これ
らのディジタル信号は通常複数の線によってパラレルに
信号を伝えている。アナログ出力１６はバンドパスフィ
ルタ２２に接続され、単一の周波数成分を持った正弦波
信号１８を出力する。
入力２０は周波数設定回路１０に入力され、発生しよう
とする周波数に対応した単位クロックあたりの位相増加
量１１をプログラムし、位相増加量１１はフェーズアキ
ュムレータ１２に入力され、単位クロック毎の位相の累
積を求める。単位クロックあたりの位相増加量は、２π
ｆs Ｔc で表される値である。クロック信号２３はクロ
ック発生器２１により発生され、フェーズアキュムレー
タ１２に入力される。累積位相１３は位相に対する正弦
波波形の値を記憶したＲＯＭ１４に入力され、ＲＯＭ出
力はＤ／Ａ変換器１５に接続され、アナログ電圧に変換
された信号１６として出力される。周波数設定回路１０
からＤ／Ａ変換器１５までの信号は複数ビットのディジ
タル信号である。高速に信号を処理する必要から、これ
らのディジタル信号は通常複数の線によってパラレルに
信号を伝えている。アナログ出力１６はバンドパスフィ
ルタ２２に接続され、単一の周波数成分を持った正弦波
信号１８を出力する。
【００１９】図７は、Ｄ／Ａ変換器の出力をクロック周
期毎に正負の符号を反転させる実施例を示す。周波数設
定回路１０，フェーズアキュムレータ１２，クロック発
生器２１，ＲＯＭ１４は、図６に記載のものと同じであ
る。本実施例の周波数シンセサイザは、さらに、クロッ
ク発生器２１の出力を１／２に分周する分周回路２４を
備え、１／２分周したクロック信号をＤ／Ａ変換器２５
に供給する。バンドパスフィルタ２６は、ｎｆc ／２−
ｆc ／２からｎｆc （但しｎは奇数）までの周波数成分
のみ通過させるバンドパスフィルタまたはｎｆc からｎ
ｆc ／２＋ｆc／２（但しｎは奇数）までの周波数成分
のみを通過させるバンドパスフィルタを用いる。
期毎に正負の符号を反転させる実施例を示す。周波数設
定回路１０，フェーズアキュムレータ１２，クロック発
生器２１，ＲＯＭ１４は、図６に記載のものと同じであ
る。本実施例の周波数シンセサイザは、さらに、クロッ
ク発生器２１の出力を１／２に分周する分周回路２４を
備え、１／２分周したクロック信号をＤ／Ａ変換器２５
に供給する。バンドパスフィルタ２６は、ｎｆc ／２−
ｆc ／２からｎｆc （但しｎは奇数）までの周波数成分
のみ通過させるバンドパスフィルタまたはｎｆc からｎ
ｆc ／２＋ｆc／２（但しｎは奇数）までの周波数成分
のみを通過させるバンドパスフィルタを用いる。
【００２０】周波数設定回路１０，フェーズアキュムレ
ータ１２，ＲＯＭ１４の動作は、図６と同じである。Ｄ
／Ａ変換器２５には、前述したように分周回路２４によ
り１／２分周されたクロック信号が接続され、論理の１
または０によってＤ／Ａ変換出力の極性を反転する。ア
ナログ出力２７はバンドパスフィルタ（ＢＰＦ）２６に
接続され、単一の周波数成分を持った正弦波信号２８を
出力する。バンドパスフィルタ２６は単一周波数成分の
み取り出すため、例えば低域遮断周波数をｆc／２、高
域遮断周波数をｆc とすることにより、ｆc ／２＋ｆs
の周波数成分を取り出せる。
ータ１２，ＲＯＭ１４の動作は、図６と同じである。Ｄ
／Ａ変換器２５には、前述したように分周回路２４によ
り１／２分周されたクロック信号が接続され、論理の１
または０によってＤ／Ａ変換出力の極性を反転する。ア
ナログ出力２７はバンドパスフィルタ（ＢＰＦ）２６に
接続され、単一の周波数成分を持った正弦波信号２８を
出力する。バンドパスフィルタ２６は単一周波数成分の
み取り出すため、例えば低域遮断周波数をｆc／２、高
域遮断周波数をｆc とすることにより、ｆc ／２＋ｆs
の周波数成分を取り出せる。
【００２１】なお、作用の項で説明したように、Ｄ／Ａ
変換を行うときにクロック周期毎のその出力の極性の反
転を行わずに、フェーズアキュムレータ１２に入力する
位相増加量の最上位ビットを“１”にすることによって
も同様の効果が得られる。この考えによる実施例は、図
６の構成のＤＤＳにおいて、位相増加量１１の最上位ビ
ットを“１”にする。
変換を行うときにクロック周期毎のその出力の極性の反
転を行わずに、フェーズアキュムレータ１２に入力する
位相増加量の最上位ビットを“１”にすることによって
も同様の効果が得られる。この考えによる実施例は、図
６の構成のＤＤＳにおいて、位相増加量１１の最上位ビ
ットを“１”にする。
【００２２】図８は、図７のＤＤＳに図１の従来のシン
セサイザを接続した実施例を示す。バンドパスフィルタ
２６の後段には、位相比較器２９，ループフィルタ３
０，ＶＣＯ３１，１／Ｎ分周回路３２が接続されてい
る。
セサイザを接続した実施例を示す。バンドパスフィルタ
２６の後段には、位相比較器２９，ループフィルタ３
０，ＶＣＯ３１，１／Ｎ分周回路３２が接続されてい
る。
【００２３】本実施例では、周波数設定回路１０には、
第１の周波数設定値３３が入力され、分周回路３２には
第２の周波数設定値３４が入力される。図７の実施例に
おいて説明したバンドパスフィルタ２６のｆc ／２＋ｆ
s の正弦波信号出力２８は基準周波数信号源として位相
比較器２９に接続される。位相比較器２９のもう一方の
入力には、ＶＣＯ３１の出力を分周器３２により１／Ｎ
分周した信号が加えられる。位相比較器出力はループフ
ィルタ３０に入力され、その後ＶＣＯに接続されて、フ
ィードバックループを構成する。分周回路３２の分周比
Ｎは第２の周波数設定入力３４によりプログラム可能で
あり、ＶＣＯ３１の出力がシンセサイザ出力３５として
Ｎ×（ｆc ／２＋ｆs ）の周波数を出力する。
第１の周波数設定値３３が入力され、分周回路３２には
第２の周波数設定値３４が入力される。図７の実施例に
おいて説明したバンドパスフィルタ２６のｆc ／２＋ｆ
s の正弦波信号出力２８は基準周波数信号源として位相
比較器２９に接続される。位相比較器２９のもう一方の
入力には、ＶＣＯ３１の出力を分周器３２により１／Ｎ
分周した信号が加えられる。位相比較器出力はループフ
ィルタ３０に入力され、その後ＶＣＯに接続されて、フ
ィードバックループを構成する。分周回路３２の分周比
Ｎは第２の周波数設定入力３４によりプログラム可能で
あり、ＶＣＯ３１の出力がシンセサイザ出力３５として
Ｎ×（ｆc ／２＋ｆs ）の周波数を出力する。
【００２４】図８の実施例では、図７のＤＤＳに図１の
シンセサイザを接続したが、図６のＤＤＳに図１のシン
セサイザを接続することもできる。
シンセサイザを接続したが、図６のＤＤＳに図１のシン
セサイザを接続することもできる。
【００２５】
【発明の効果】以上説明したように、本発明では比較的
簡易な回路構成で高速に周波数を切り替えることのでき
るシンセサイザを低消費電力で実現できるという利点を
持っている。また、極めて高い周波数を発生する場合
に、前記利点を有しつつ広範囲の周波数を発生すること
が可能となる。
簡易な回路構成で高速に周波数を切り替えることのでき
るシンセサイザを低消費電力で実現できるという利点を
持っている。また、極めて高い周波数を発生する場合
に、前記利点を有しつつ広範囲の周波数を発生すること
が可能となる。
【図１】従来のシンセサイザの構成を示した図である。
【図２】従来のダイレクト・ディジタル・シンセサイザ
（ＤＤＳ）の構成を示した図である。
（ＤＤＳ）の構成を示した図である。
【図３】ＤＤＳの出力波形を示した図である。
【図４】ＤＤＳ出力の時間領域波形と周波数領域波形を
示した図である。
示した図である。
【図５】本発明の原理を説明するための出力波形の時間
領域と周波数領域の波形を示した図である。
領域と周波数領域の波形を示した図である。
【図６】本発明の実施例を示す図である。
【図７】本発明の実施例を示す図である。
【図８】本発明の実施例を示す図である。
１０ 周波数設定回路 １１ 位相増加量 １２ フェーズアキュムレータ １３ 累積位相 １４ ＲＯＭ １５ Ｄ／Ａ変換器 １６ アナログ出力 １８ シンセサイザ出力 ２０ 周波数設定値入力 ２１ クロック発生器 ２５ Ｄ／Ａ変換器 ２６ バンドパスフィルタ ２９ 位相比較器 ３０ ループフィルタ ３１ ＶＣＯ ３２ 分周回路 ３３ 第１の周波数設定値入力 ３４ 第２の周波数設定値入力
Claims (9)
- 【請求項１】クロック発生手段と、 周波数設定値入力により発生しようとする周波数に対応
した単位クロックあたりの位相増加量をプログラムされ
る周波数設定手段と、 この周波数設定手段により設定される位相増加量と１ク
ロック前の位相累積値とを加算することにより位相累積
値とする位相アキュムレータと、 前記位相アキュムレータからの累積位相出力に応じた振
幅情報を出力する波形参照手段と、 前記波形参照手段からの振幅情報をアナログ信号に変換
するＤ／Ａ変換器と、 このＤ／Ａ変換器からのアナログ信号に帯域制限を行い
信号を出力するバンドパスフィルタとを備え、 前記バンドパスフィルタの高域遮断周波数が、クロック
周波数の整数倍未満で、且つ、低域遮断周波数がクロッ
ク周波数の前記整数倍からクロック周波数の１／２を減
じた周波数よりも高いことを特徴とする周波数シンセサ
イザ。 - 【請求項２】クロック発生手段と、 周波数設定値入力により発生しようとする周波数に対応
した単位クロックあたりの位相増加量をプログラムされ
る周波数設定手段と、 この周波数設定手段により設定される位相増加量と１ク
ロック前の位相累積値とを加算することにより位相累積
値とする位相アキュムレータと、 前記位相アキュムレータからの累積位相出力に応じた振
幅情報を出力する波形参照手段と、 前記波形参照手段からの振幅情報をアナログ信号に変換
するＤ／Ａ変換器と、 このＤ／Ａ変換器からのアナログ信号に帯域制限を行い
信号を出力するバンドパスフィルタとを備え、 前記バンドパスフィルタの低域遮断周波数が、クロック
周波数の整数倍以上で、且つ、高域遮断周波数がクロッ
ク周波数の前記整数倍にクロック周波数の１／２を加え
た周波数未満であることを特徴とする周波数シンセサイ
ザ。 - 【請求項３】クロック発生手段と、 周波数設定値入力により発生しようとする周波数に対応
した単位クロックあたりの位相増加量をプログラムされ
る周波数設定手段と、 この周波数設定手段により設定される位相増加量と１ク
ロック前の位相累積値とを加算することにより位相累積
値とする位相アキュムレータと、 前記位相アキュムレータからの累積位相出力に応じた振
幅情報を出力する波形参照手段と、 前記クロック発生手段からのクロックを１／２分周する
分周回路と、 前記波形参照手段からの振幅情報と、前記分周回路から
の分周出力とを入力し、前記振幅情報をアナログ信号に
変換し、前記分周出力の論理により、クロック周期毎に
出力の正負の符号を反転するＤ／Ａ変換器と、 このＤ／Ａ変換器からのアナログ信号の成分のうち、ク
ロック周波数の１／２の周波数よりも高い周波数成分を
通すフィルタとを備えることを特徴とする周波数シンセ
サイザ。 - 【請求項４】前記フィルタは、バンドパスフィルタであ
り、その高域遮断周波数がクロック周波数の１／２の奇
数倍（１を除く）未満で、且つ、低域遮断周波数がクロ
ック周波数の整数倍よりも高く、この整数は前記奇数か
ら１を減じた値を２で除した値であることを特徴とする
請求項３記載の周波数シンセサイザ。 - 【請求項５】前記フィルタは、バンドパスフィルタであ
り、その低域遮断周波数がクロック周波数の１／２の奇
数倍（１を除く）以上で、高域遮断周波数がクロック周
波数の整数倍よりも低く、この整数は前記奇数から１を
加えた値を２で除した値であることを特徴とする請求項
３記載の周波数シンセサイザ。 - 【請求項６】クロック発生手段と、 周波数設定値入力により発生しようとする周波数に対応
した単位クロックあたりの位相増加量をプログラムされ
る周波数設定手段と、 この周波数設定手段により設定される位相増加量と１ク
ロック前の位相累積値とを加算することにより位相累積
値とする位相アキュムレータと、 前記位相アキュムレータからの累積位相出力に応じた振
幅情報を出力する波形参照手段と、 前記波形参照手段からの振幅情報をアナログ信号に変換
するＤ／Ａ変換器と、 このＤ／Ａ変換器からのアナログ信号の成分のうち、ク
ロック周波数の１／２の周波数よりも高い周波数成分を
通すフィルタとを備え、 前記位相増加量の最上位ビットを“１”とすることを特
徴とする周波数シンセサイザ。 - 【請求項７】前記フィルタは、バンドパスフィルタであ
り、その高域遮断周波数がクロック周波数の１／２の奇
数倍（１を除く）未満で、且つ、低域遮断周波数がクロ
ック周波数の整数倍よりも高く、この整数は前記奇数か
ら１を減じた値を２で除した値であることを特徴とする
請求項６記載の周波数シンセサイザ。 - 【請求項８】前記フィルタは、バンドパスフィルタであ
り、その低域遮断周波数がクロック周波数の１／２の奇
数倍（１を除く）以上で、且つ、高域遮断周波数がクロ
ック周波数の整数倍よりも低く、この整数は前記奇数か
ら１を加えた値を２で除した値であることを特徴とする
請求項６記載の周波数シンセサイザ。 - 【請求項９】前記フィルタからの出力を一方の入力とす
る位相比較器と、 この位相比較器の出力が入力されるループフィルタと、 このループフィルタの出力により制御される電圧制御発
振器と、 この電圧制御発振器の出力を分周し、前記位相比較器の
他方の入力に加えてフィードバックループを構成する分
周回路とを備え、 前記電圧制御発振器の出力を、信号出力とすることを特
徴とする請求項１〜８のいずれかに記載の周波数シンセ
サイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327781A JPH06177651A (ja) | 1992-12-08 | 1992-12-08 | 周波数シンセサイザ |
| DE69316857T DE69316857T2 (de) | 1992-12-08 | 1993-12-06 | Frequenzsynthetisierer |
| EP93119635A EP0601519B1 (en) | 1992-12-08 | 1993-12-06 | Frequency synthesizer |
| US08/162,982 US5428308A (en) | 1992-12-08 | 1993-12-08 | Direct digital synthesizer and phase locked loop frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327781A JPH06177651A (ja) | 1992-12-08 | 1992-12-08 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177651A true JPH06177651A (ja) | 1994-06-24 |
Family
ID=18202914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4327781A Pending JPH06177651A (ja) | 1992-12-08 | 1992-12-08 | 周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5428308A (ja) |
| EP (1) | EP0601519B1 (ja) |
| JP (1) | JPH06177651A (ja) |
| DE (1) | DE69316857T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097343A (ja) * | 2009-10-29 | 2011-05-12 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604679A (en) * | 1994-10-17 | 1997-02-18 | Nomadic Technologies, Inc. | Signal generating device using direct digital synthesis |
| JP2836526B2 (ja) * | 1995-04-10 | 1998-12-14 | 日本電気株式会社 | 周波数シンセサイザ |
| US5519343A (en) * | 1995-07-10 | 1996-05-21 | Fluke Corporation | Two channel direct digital synthesizer with waveform memory interleaving circuit |
| US5742208A (en) * | 1996-09-06 | 1998-04-21 | Tektronix, Inc. | Signal generator for generating a jitter/wander output |
| DE19727810C1 (de) * | 1997-06-30 | 1999-02-18 | Siemens Ag | Hochfrequenz-Signalgenerator |
| US7027484B1 (en) | 1998-07-10 | 2006-04-11 | Qualcomm Incorporated | Method and apparatus for transmitting and receiving high speed data using code division multiple access channels |
| US6219088B1 (en) * | 1998-11-03 | 2001-04-17 | Broadcom Corporation | NTSC interference rejection filter |
| AU6349900A (en) * | 1999-07-16 | 2001-02-05 | Advanced Testing Technologies, Inc. | Method and device for spectrally pure, programmable signal generation |
| JP3226906B2 (ja) * | 1999-09-24 | 2001-11-12 | 埼玉日本電気株式会社 | 局部発振信号供給方法およびその回路 |
| IT1320247B1 (it) * | 2000-07-21 | 2003-11-26 | Gambro Dasco Spa | Metodo e dispositivo di impostazione di un trattamento dialitico inuna macchina per dialisi. |
| WO2002037684A1 (de) * | 2000-10-24 | 2002-05-10 | Sz Testsysteme Ag | Programmierbarer frequenzgenerator |
| US20090086795A1 (en) * | 2007-09-28 | 2009-04-02 | Ahmadreza Rofougaran | Method and system for a low-complexity variable frequency oscillator using direct digital frequency synthesis |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905177A (en) * | 1988-01-19 | 1990-02-27 | Qualcomm, Inc. | High resolution phase to sine amplitude conversion |
| US4926130A (en) * | 1988-01-19 | 1990-05-15 | Qualcomm, Inc. | Synchronous up-conversion direct digital synthesizer |
| US4965533A (en) * | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
| US5028887A (en) * | 1989-08-31 | 1991-07-02 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter |
| US5081603A (en) * | 1990-04-02 | 1992-01-14 | Easton Corporation | Amplitude-control system for a signal generator |
-
1992
- 1992-12-08 JP JP4327781A patent/JPH06177651A/ja active Pending
-
1993
- 1993-12-06 DE DE69316857T patent/DE69316857T2/de not_active Expired - Fee Related
- 1993-12-06 EP EP93119635A patent/EP0601519B1/en not_active Expired - Lifetime
- 1993-12-08 US US08/162,982 patent/US5428308A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097343A (ja) * | 2009-10-29 | 2011-05-12 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0601519A3 (en) | 1995-01-11 |
| DE69316857T2 (de) | 1998-06-18 |
| EP0601519A2 (en) | 1994-06-15 |
| US5428308A (en) | 1995-06-27 |
| EP0601519B1 (en) | 1998-02-04 |
| DE69316857D1 (de) | 1998-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06177651A (ja) | 周波数シンセサイザ | |
| US4368439A (en) | Frequency shift keying system | |
| JPS6247379B2 (ja) | ||
| US5931891A (en) | Digital frequency synthesizer | |
| US7242225B2 (en) | Direct digital frequency synthesizer | |
| US7912882B2 (en) | Apparatus for generating clock pulses using a direct digital synthesizer | |
| US4963839A (en) | Wide bandwidth phase locked loop circuit with sliding window averager | |
| JP3267260B2 (ja) | 位相同期ループ回路及びそれを使用した周波数変調方法 | |
| JP3434627B2 (ja) | クロック発生回路 | |
| US20020012412A1 (en) | Phase lock loop circuit | |
| JP3344790B2 (ja) | 周波数シンセサイザ | |
| JPH08288844A (ja) | 周波数シンセサイザ | |
| JP2000332539A (ja) | 周波数シンセサイザ | |
| JPH0730422A (ja) | サンプリングクロック生成回路 | |
| JP2001237700A (ja) | 位相同期ループ回路 | |
| JP3798253B2 (ja) | 位相同期回路 | |
| JP3019434B2 (ja) | 周波数シンセサイザ | |
| JP2733528B2 (ja) | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 | |
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 | |
| JPS63185105A (ja) | 高周波任意信号発生回路 | |
| JP2907108B2 (ja) | 周波数合成回路 | |
| JP2639315B2 (ja) | Ｐｌｌ回路 | |
| KR960006943B1 (ko) | 디지탈 위상동기루프(pll) | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| JP3389915B2 (ja) | 位相同期ループ回路並びに位相同期ループ回路における周波数変調方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020402 |