JPH04179314A - ディジタルｖｆｏ誤差制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタルＶ　Ｆ　Ｏ（Ｖａｒｉａｂｌｅ　
Ｆｒｅｑｕｅｎｃｙ　０ｓｃｉｌｌａｔｏｒ　）誤差制
御方式に関し、特に磁気記録装置などに使用されるディ
ジタルＶＦＯにおいて、ディジタル動作によるサンプリ
ング誤差かＶＦＯの動作に影響を与えることのないディ
ジタルＶＦＯ誤差制御方式に適用して有効な技術に関す
る。

［従来の技術］ 従来、ディジタルＶＦＯについては、たとえば電子通信
学会論文誌、１９８２年３月、Ｖｏｌ。

Ｊ６５−Ｂ、Ｎｏ、３、第３１７頁〜第３２３頁などに
おいて論じられている。その概要は、第２図に示すよう
にエツジ検出回路ｌ、多値量子化位相比較器２、バッフ
ァカウンタ３、ＵＰ−ＤＯＵＮカウンタ４、およびディ
ジタルＶ　ＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅ
ｄ　Ｏｓ＋ｊｌ［ａｔｏｒ　）　５から構成されている
。

たとえば、フリップフロップ６およびＥＸＯＲ７から構
成されるエツジ検出回路Ｉにより入力データ列の立ち上
かり、立ち下かりてエツジパルスが出力され、このエツ
ジパルスとＶＦＯ出力パルス列との位相が多値量子化位
相比較器２によって比較される。そして、比較された位
相差かバッファカウンタ３に入力され、ＶＣＯ５の１出
力周期分の位相差が記憶されて次のｖｃｏｓの出力周期
に出力される。この場合に、多値量子化位相比較器２に
おいて、エツジのない入力周期で発生されてしまう誤差
パルス列か除去されて出力される。

さらに、この位相差パルス列かＵＰ−ＤＯＵＮカウンタ
４によってＵＰまたはＤＯＷＮカウントされ、ＵＰ−Ｄ
ＯＵＮカウンタ４の値か“２Ｎ。

″または“０”に達するとＮ、にリセットされる。

そして、“２Ｎ、″に達した時に、ディジタルＶＣＯ５
の１パルス加減器８により内部高速クロックＲｆ、のパ
ルス列から１パルス除去され、一方“０”に達した時に
は１パルス付加される。このパルスの付加、または除去
されたパルス列か分周器９によりＲ分周されたものかデ
ィジタルＶＣＯ５の出力、すなわちＶＦＯの出力パルス
列として出力される。

［発明が解決しようとする課題］ ところが、前記のような従来技術においては、ＶＦＯの
出力パルス列がＲｆ、の基本動作クロックに１パルス付
加、または除去したクロックを分周することで生成する
ので、平均的な出力パルス列の分解能は基本動作クロッ
ク１周期となり、出力周期誤差は最大上（基本動作クロ
ック周期）となる。

また、位相比較器の出力は、入力データ列の“１”とＶ
ＦＯ出力パルス列の“１”との位相差になるので、たと
えば入力データ列に”０″が多く、“ｌ”−“１″間隔
か長くなってしまうと位相比較器の８力が得られず、“
０”か続く間はＶＦＯは現在自分か保持している周期で
出力し続けることになる。

従って、ＶＦＯの出力周期最大誤差は、入力データ列が
“！”の連続パターンの時には前述のように士（基本動
作クロック周期）となるか、入力データ列に“０”が続
くとＶＦＯは位相誤差検出が行えず、その時のＶＦＯの
出力周期最大誤差は±（（“０”の個数＋１）Ｘ基本動
作クロック周期）となり、“０″の儂数だけ誤差が累積
してしまうという問題がある。

また、位相比較器にしても、Ｒｆ、の基本動作クロック
で動作しているので、検出する位相誤差には最大上（基
本動作クロック周期）を含むことになり、これにＶＦＯ
の出力周期最大誤差である±（基本動作クロック周期）
を加えた士（２×基本動作クロック周期）が位相差検出
の最大誤差となり、検出誤差がさらに大きくなるという
問題がある。

そこで、本発明の目的は、入力データ列に“０″が連続
しても誤差が累積せず、かつ位相差を正確に検出してサ
ンプリングによる慝影響を排除した正確な出力パルス列
を得ることができるディジタルＶＦＯ誤差制御方式を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

［課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明のディジタルＶＦＯ誤差制御方式は、
入力データ列とＶＦＯ出力パルス列との位相差を検出し
て平均化し、さらにこの平均化されたＶＦＯ出力パルス
幅を整数化し、この整数化されたＶＦＯ出力出力パルス
ティジタルｖＣ○を制御するものである。

この場合に、整数化されたＶＦＯ出力の位相と、ＶＦＯ
が内部で算出した整数値以下の精度を持つ正確なＶＦＯ
出力の位相との差を保持し、この保持された位相差を平
均化されたＶＦＯ出力に加えたものをＶＦＯ出力パルス
幅とするようにしだものである。

また、整数化されたＶＦＯ出力の位相と、ＶＦＯが内部
で算出した整数値以下の精度を持つ正確なＶＦＯ出力の
位相との差を保持し、この保持された位相差から算出し
た正確なＶＦＯ出力の位相と入力データ列の位相とを比
較するようにしたものである。

［作用コ 前記したディジタルＶＦＯ誤差制御方式によれば、ディ
ジタルｖＣＯが、入力データ列とＶＦＯ出力パルス列と
の位相差の平均化および整数化によるＶＦＯ出力出力パ
ルス側御されることにより、基本動作クロックの検出に
よって生じる入力データ列のサンプリング誤差をプラス
、マイナスの値で平均化し、さらに小数点以下を四捨五
入することができる。これにより、入力データ列のサン
プリング誤差を低減することができる。

この場合に、ＶＦＯ出力パルス幅に、ＶＦＯ出力の位相
と整数値以下の正確なＶＦＯ出カの位相との位相差が加
えられることにより、たとえばＶＦＯ出力の位相と正確
な位相との誤差が±０．５を越えた時に、出力パルス周
期のクロックを±１とした場合に、すなわち四捨五入に
よって常に出力位相を真値の±０．５クロック以内の誤
差とすることかできる。これにより、入力データ列に“
０”か連続しても誤差の累積を生じることなく、検出誤
差を基本動作クロック周期の半分以内に抑えることかで
きる。

また、入力データ列の位相と、整数値以下の■ＦＯ出力
の位相による正確なＶＦＯ出力の位相とが比較されるこ
とにより、入力データ列とＶＦＯ出力パルス列との位相
差を正確に求めることができる。これにより、最終的な
検出誤差を一層低減することができる。

［実施例］ 第１図は本発明のディジタルＶＦＯ誤差制御方式の一実
施例であるディジタルＶＦＯを示す構成図である。

まず、第１図により本実施例のディジタルＶＦＯの構成
を説明する。

本実施例のディジタルＶＦＯは、たとえば磁気記録装置
に使用されるディジタルＶＦＯとされ、入力データ列と
ＶＦＯ出力パルス列との位相差を検出する位相差検出部
１１と、位相差検出部１１による位相差を平均化する平
均化回路Ｉ２と、平均化回路１２により平均化されたＶ
ＦＯ出力パルス幅を整数化する整数化回路１３と、整数
化回路１３によるパルス幅に応じてＶＦＯ出力パルス列
を出力するＶＣＯ１４と、ＶＣＯ１４を動作させる基本
動作クロックを発生するクロック発生回路１５と、位相
誤差を保持する誤差レジスタ１６とから構成されている
。

位相差検出部１１は、入力データ列の位相とＶＦＯ出力
パルス列の位相を比較してその差を出力する位相比較器
１７と、整数値である位相差にＶＦＯが持っている正確
な出力位相との端数を加える加算器１８とから構成され
、位相比較器１７および加算器１８によって入力データ
列の位相とＶＦＯか内部で持っている正確な出力位相と
の位相差を出力するものである。

平均化回路１２は、位相差の高周波ジッタ成分や誤差を
平均化し、後段に接続される加算器１９によって平均化
回路１２か出力した正確なＶＣ０周期に前のＶＦＯ出力
位相の誤差を加えるものである。

整数化回路１３は、整数値以下の値を持つ正確なりＣｏ
周期を整数化し、後段に接続される加算器２０によって
ＶＦＯが出力する整数値の位相と正確な位相との誤差を
算出するものである。

ＶＣＯ１４は、整数化回路１３の出力を受けてパルス列
を出力するものである。

誤差レジスタ】６は、ＶＦＯ出力位相の真値（正確な出
力位相）の誤差を保持し、位相誤差の補正のために設け
られるものである。

クロック発生回路１５は、ＶＣＯ１４を動作させるため
の基本動作クロックを発生するものである。

次に、本実施例の作用について説明する。

まず、位相差検出部１１の位相比較器１７により、入力
データ列とＶＦＯ出力パルス列の位相差を求める。そし
て、この位相差に誤差レジスタ１６が保持しているＶＦ
Ｏ出力位相の真値との誤差を加算器１８で加える。これ
によって、位相差検出部１１の出力を、正確なＶＦＯ出
力位相と入力データ列位相との位相差とすることができ
る。

続いて、平均化回路１２により、位相差検出部１１の出
力をｖＣＯＣｏパルス幅換する。この際、入力パルス列
の高周波ジッタなどの不要成分も除去する。また、変換
されたＶＣＯＣｏパルス幅クロック発生回路１５の基本
動作クロック数であるので整数値以下の正確な値を持つ
。そして、この正確なりＣｏパルス幅に、誤差レジスタ
■６が保持しているＶＦＯ出力位相誤差を加算器１９で
加える。これによって、ＶＣＯ１４が次に出力する正確
なパルス幅とすることができる。

さらに、この正確なパルス幅を整数化回路１３で整数化
して、ＶＣＯ１４でＶＦＯ出力パルス列を生成する。こ
の場合に、ＶＣＯ１４によってＶＣＯＣｏパルス幅算し
、ＶＦＯ出力パルス列の立ち上がり、立ち下がりタイミ
ング、すなわち出力位相を算出する。この時、実際のＶ
ＦＯ出力パルス列の立ち上かり、立ち下がりタイミング
は、整数化回路１３によって出力位相の小数点以下第１
位を四捨五入することにより求め、端数をＶＣＯＣｏパ
ルス幅際の出力値との誤差として誤差レジスタ１６に積
算する。

すなわち、ＶＦＯ出力パルス列の出力位相は、実際のＶ
ＦＯ出力パルス列の位相と、この誤差レジスタ１６内の
値を加えたものとなる。従って、出力位相の四捨五入は
、この誤差レジスタ１６の内容か＋０．５以上、−〇、
５以下の場合に＋１、−１をＶＦＯ出力位相に加え、誤
差レジスタの内容も＋１．−１を加算することで実現で
きる。

従って、本実施例のディジタルＶＦＯによれば、入力デ
ータ列とＶＦＯ出力パルス列との位相差を平均化する平
均化回路１２と、この平均化されたＶＦＯ出力パルス幅
を整数化する整数化回路１３と、整数化されたＶＦＯ出
力の位相とＶＦＯが内部で算出した整数値以下の精度を
持つ正確なＶＦＯ出力の位相との差を保持する誤差レジ
スタ１６とを備えることにより、ＶＣＯ１４を平均化お
よび整数化されたＶＦＯ出力パルス幅で制御することが
できるので、ＶＦＯが実際に出力する位相を、正確な出
力位相に対して士（０，５Ｘ基本動作クロック周期）以
内に抑えることかできる。

また、誤差レジスタ１６によって加算器２０で演算した
ＶＦＯが実際に出力する位相と正確な位相との差を保持
しておき、加算器１８．１９に出力を与えることにより
、位相比較および平均化の２段階において誤差の補正を
行うことかできる。

さらに、以上の各部がディジタル回路で構成可能なため
、高集積化（ＬＳＩ化）に適しており、温度変動、電源
電圧変動および経時変化に関係なく、無調整で安定した
動作が可能である。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、本実施例のディジタルＶＦＯについては、第
１図に示す回路構成に限定されるものではなく、たとえ
ば入力データ列とＶＦＯ出力パルス列との位相差を検出
して平均化する平均化回路１２と、この平均化されたＶ
ＦＯ出力パルス輻ヲ整数化する整数化回路１３のみの回
路構成の場合においても適用され、この場合にもサンプ
リング誤差の低減が可能である。

以上の説明では、主として本発明者によってなされた発
明をその利用分野である磁気記録装置に用いられるディ
ジタルＶＦＯに適用した場合について説明したが、これ
に限定されるものではなく、他の装置についても広く適
用可能である。

［発明の効果］ 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）、入力データ列とＶＦＯ出力パルス列との位相差
を検出して平均化し、さらにこの平均化されたＶＦＯ出
力パルス幅を整数化し、この整数化されたＶＦＯ出力出
力パルスティジタルＶＣＯが制御されることにより、基
本動作クロックの検出によって生じる入力データ列のサ
ンプリング誤差をプラス、マイナスの値で平均化し、さ
らに小数点以下を四捨五入することができるので、入力
データ列のサンプリング誤差を低減することができる。

（２）、整数化されたＶＦＯ出力の位相と、ＶＦＯか内
部で算出した整数値以下の精度を持つ正確なＶＦＯ出力
の位相との差を保持し、この保持された位相差を平均化
されたＶＦＯ出力に加えたものがＶＦＯ出力パルス輻と
されることにより、出力位相を真値の基本動作クロック
周期の半分以内の誤差とすることができるので、入力デ
ータ列に“０”が連続しても誤差の累積を生じることな
く、検出誤差を基本動作クロック周期の半分以内に抑え
ることができる。

（３）、整数化されたＶＦＯ出力の位相と、ＶＦＯが内
部で算出した整数値以下の精度を持つ正確なＶＦＯ出力
の位相との差を保持し、この保持された位相差から算出
した正確なＶＦＯ出力の位相と入力データ列の位相とが
比較されることにより、入力データ列とＶＦＯ出力パル
ス列との位相差を正確に求めることかできるので、最終
的な検出誤差を一層低減することかできる。

（４）、前記＋１）〜（３）により、サンプリングによ
る悪影響を排除した正確な出力パルス列を得ることかで
き、基本動作クロックを高周波にすることなく、回路構
成上においてサンプリングによる悪影響を排除した正確
な出力パルス列を得ることかでき、精度の向上および回
路構成の簡易化が可能とされるディジタルＶＦＯ誤差制
御方式を得ることができる。

（５）、前記（１１〜（３）により、回路をディジタル
回路で構成できるので、高集積化が容易であり、温度変
動、電源電圧変動および経時変化に関係なく、無調整で
安定した動作が可能となる。

【図面の簡単な説明】

第１図は本発明のディジタルＶＦＯ誤差制鈍方式の一実
施例であるディジタルＶＦＯを示す構成図、 第２図は従来技術の一例であるディジタルＶＦ０を示す
構成図である。 ｌ・・・エツジ検出回路、２・・・多値量子化位相比較
器、３・・・バッファカウンタ、４・・・ＵＰ−ＤＯＵ
Ｎカウンタ、５・・・ディジタルＶＣ○、６・・・フリ
ップフロップ、７・・・ＥＸＯＲ，８・・・１パルス加
減器、９・・・分周器、１１・・・位相差検出部、１２
・・・平均化回路、１３・・・整数化回路、１４・・・
Ｖｃｏ、１５・・・クロック発生回路、１６・・・誤差
レジスタ、１７・・・位相比較器、１８，１９．２０・
・・加算器。 代理人　弁理士　　筒　井　大　和

Claims (1)

1. 【特許請求の範囲】 １、入力データ列とＶＦＯ出力パルス列との位相差を検
   出して平均化し、さらに該平均化されたＶＦＯ出力パル
   ス幅を整数化し、該整数化されたＶＦＯ出力パルス幅で
   ディジタルＶＣＯを制御することを特徴とするディジタ
   ルＶＦＯ誤差制御方式。 ２、前記整数化されたＶＦＯ出力の位相と、ＶＦＯが内
   部で算出した整数値以下の精度を持つ正確なＶＦＯ出力
   の位相との差を保持し、該保持された位相差を前記平均
   化されたＶＦＯ出力に加えたものを前記ＶＦＯ出力パル
   ス幅とすることを特徴とする請求項１記載のディジタル
   ＶＦＯ誤差制御方式。 ３、前記整数化されたＶＦＯ出力の位相と、ＶＦＯが内
   部で算出した整数値以下の精度を持つ正確なＶＦＯ出力
   の位相との差を保持し、該保持された位相差から算出し
   た正確なＶＦＯ出力の位相と入力データ列の位相とを比
   較することを特徴とする請求項１記載のディジタルＶＦ
   Ｏ誤差制御方式。