JPH0349319A - 同期検出方式 - Google Patents
同期検出方式Info
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- JPH0349319A JPH0349319A JP1185421A JP18542189A JPH0349319A JP H0349319 A JPH0349319 A JP H0349319A JP 1185421 A JP1185421 A JP 1185421A JP 18542189 A JP18542189 A JP 18542189A JP H0349319 A JPH0349319 A JP H0349319A
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- 238000001514 detection method Methods 0.000 title claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000005070 sampling Methods 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期検出方式に関し、特に位相同期ループの同
期検出方式に関する。
期検出方式に関する。
位相同期ループが同期外れを起こしたときにアラームを
発生したり、あるいは、同期が確立した後に次の動作に
移るために同期が確立したことを知らせる信号を得たり
するために同期検出が行われる。
発生したり、あるいは、同期が確立した後に次の動作に
移るために同期が確立したことを知らせる信号を得たり
するために同期検出が行われる。
第３図は従来のかかる同期検出方式の第１の例のブロッ
ク図、第４図はこの第１の従来例の動作を説明するため
のタイミングチャートである。
ク図、第４図はこの第１の従来例の動作を説明するため
のタイミングチャートである。
電圧制御発振器（以下ｖＣＯという）１が出力したＶＣ
Ｏ出力Ｓ１をＮ分周回路２でＭ分周した信号８１１、及
び、基準周波数信号Ｓ２をＮ分周回路３でＮ分周した信
号Ｓ１２を排他的論理和回路である位相比較回路４で位
相比較し、比較結果Ｓ３をループフィルタ５で平滑化し
て制御信号Ｓ８をつくり、制御信号Ｓ８でＶＣＯＬを制
御して位相同期ループを構成している。比較結果Ｓ３は
、第４図に示すように、信号Ｓｌｌ、８１２の周波波の
２倍の周波数の矩形波信号になる。この矩形波信号の高
いレベルの電圧なり１！、低いレベルの電圧をｖＬとす
ると、制御信号Ｓ８の電圧が（ｖＦ１＋ｖｔ、）／２に
なるようにｖｃｏｉは制御される。
Ｏ出力Ｓ１をＮ分周回路２でＭ分周した信号８１１、及
び、基準周波数信号Ｓ２をＮ分周回路３でＮ分周した信
号Ｓ１２を排他的論理和回路である位相比較回路４で位
相比較し、比較結果Ｓ３をループフィルタ５で平滑化し
て制御信号Ｓ８をつくり、制御信号Ｓ８でＶＣＯＬを制
御して位相同期ループを構成している。比較結果Ｓ３は
、第４図に示すように、信号Ｓｌｌ、８１２の周波波の
２倍の周波数の矩形波信号になる。この矩形波信号の高
いレベルの電圧なり１！、低いレベルの電圧をｖＬとす
ると、制御信号Ｓ８の電圧が（ｖＦ１＋ｖｔ、）／２に
なるようにｖｃｏｉは制御される。
従って、比較結果Ｓ３の矩形波信号のデユーティ比が５
０％になる状態、いいかえれば信号８１１．３１２の位
相差θがπ／２になる状態が正常な位相同期状態である
。
０％になる状態、いいかえれば信号８１１．３１２の位
相差θがπ／２になる状態が正常な位相同期状態である
。
Ｄフリップフロップ１２のクロック端子Ｃに信号３１１
を入力し、データ入力端子りに信号Ｓ１２を入力し、Ｑ
端子出力を判定信号Ｓ９とする。
を入力し、データ入力端子りに信号Ｓ１２を入力し、Ｑ
端子出力を判定信号Ｓ９とする。
Ｄフリップフロップ１２は、信号Ｓｌｌの立上りのタイ
ミング（第４図に矢印で図示した）で信号Ｓ１２をサン
プリングして出力するから、位相同期状態では判定信号
Ｓ９は“ｌ”の連続となる。
ミング（第４図に矢印で図示した）で信号Ｓ１２をサン
プリングして出力するから、位相同期状態では判定信号
Ｓ９は“ｌ”の連続となる。
同期外れの状態が長く続けば、０１″と“０”とがほぼ
同じ確率で出力される。信号８１１の各周期ごとに判定
信号Ｓ９が得られるので、多数決回路のような保護回路
（図示せず）に判定信号Ｓ９を入力して外乱れによる誤
判定を防止することができる。
同じ確率で出力される。信号８１１の各周期ごとに判定
信号Ｓ９が得られるので、多数決回路のような保護回路
（図示せず）に判定信号Ｓ９を入力して外乱れによる誤
判定を防止することができる。
第５図は従来の同期検出方式の第２の例のブロック図、
第６図はこの第２の従来例の動作を説明するためのタイ
ミングチャートである。
第６図はこの第２の従来例の動作を説明するためのタイ
ミングチャートである。
第５図に示す従来例において同期判定される位相同期ル
ープの構成及び動作は第３図に示す従来例における位相
同期ループの構成及び動作とまったく同じである。
ープの構成及び動作は第３図に示す従来例における位相
同期ループの構成及び動作とまったく同じである。
正常な位相同期状態では、第６図に示すように、制御信
号Ｓ８の電圧が（Ｖヨ＋ＶＬ）／２の近傍にあルノテ、
制御信号Ｓ８が（Ｖ、＋ＶＬ）／２（７）近傍、例えば
、ＶＬ〜Ｖｍの範囲内にあるか否かをしきい値判定回路
１３によってアナログ的に判定し、判定結果を判定信号
８１０とする。
号Ｓ８の電圧が（Ｖヨ＋ＶＬ）／２の近傍にあルノテ、
制御信号Ｓ８が（Ｖ、＋ＶＬ）／２（７）近傍、例えば
、ＶＬ〜Ｖｍの範囲内にあるか否かをしきい値判定回路
１３によってアナログ的に判定し、判定結果を判定信号
８１０とする。
上述した第３図に示す従来例は、信号８１１゜Ｓ１２の
位相差θ（第４図参照）が正しい同期状態における値π
／２からずれて０〜πの範囲の端の方で定常状態になっ
た場合（この場合、わずかの外乱で同期が外れる）や、
Ｏ〜πの範囲内で変動する場合を検出できない欠点があ
る。
位相差θ（第４図参照）が正しい同期状態における値π
／２からずれて０〜πの範囲の端の方で定常状態になっ
た場合（この場合、わずかの外乱で同期が外れる）や、
Ｏ〜πの範囲内で変動する場合を検出できない欠点があ
る。
一方、第５図に示す従来例は、ループフィルタ５の出力
によって同期判定をするので判定に時間がかかり保護回
路を用いるのに適さない欠点があり、又、アナログ量を
扱うので構成素子の変動や電源電圧の変動の影響を受は
易く、調整を必要とし、ＩＣ化に適さない欠点がある。
によって同期判定をするので判定に時間がかかり保護回
路を用いるのに適さない欠点があり、又、アナログ量を
扱うので構成素子の変動や電源電圧の変動の影響を受は
易く、調整を必要とし、ＩＣ化に適さない欠点がある。
制御信号Ｓ８をＡ／Ｄ変換器でディジタル化してディジ
タル的にしきい値判定すればアナログ動作に起因する欠
点はかなりに解消できるが、Ａ／Ｄ変換器もＩＣ化に取
り込む必要が生じ、ＩＣとして規模が大きくなり、容易
に構成することが困難となる。
タル的にしきい値判定すればアナログ動作に起因する欠
点はかなりに解消できるが、Ａ／Ｄ変換器もＩＣ化に取
り込む必要が生じ、ＩＣとして規模が大きくなり、容易
に構成することが困難となる。
本発明の目的は、ディジタル的に処理し易くアナログ処
理に起因する欠点を避けやす＜ＩＣ化に適し、しかも、
精度を高くでき、誤判定の少い同期検出方式を提供する
ことにある。
理に起因する欠点を避けやす＜ＩＣ化に適し、しかも、
精度を高くでき、誤判定の少い同期検出方式を提供する
ことにある。
本発明の同期検出方式は、電圧制御発振器と、この電圧
制御発振器の出力信号により周波数及び位相がきまる信
号と基準周波数信号とを位相比較し比較結果を矩形波信
号のデユーティ比として出力する位相比較器と、この位
相比較器が出力した前記矩形波信号に基づいて前記電圧
制御発振器を制御する信号をつくるループフィルタとを
備えた位相同期ループの同期検出方式において、前記矩
形波信号の繰返し周波数の２倍以上のサンプリング周波
数で前記矩形波信号をサンプリングし前記矩形波信号の
繰返し周期のあらかじめ定めた整数倍の計数周期ごとに
この計数周期内で得た前記矩形波信号の高いレベルの値
のサンプルの個数又は低いレベルの値のサンプルの個数
の少くとも一方を計数し計数値があらかじめ定めた第１
のしきい値以上になるか又はあらかじめ定めた第２のし
きい値以下になるとオーバフロー信号を出力する第１の
手段と、この第１の手段が出力した前記オーバフロー信
号の発生パターン又は発生確率に基づいて前記位相同期
ループの同期・非同期を判定する第２の手段とを含んで
いる。
制御発振器の出力信号により周波数及び位相がきまる信
号と基準周波数信号とを位相比較し比較結果を矩形波信
号のデユーティ比として出力する位相比較器と、この位
相比較器が出力した前記矩形波信号に基づいて前記電圧
制御発振器を制御する信号をつくるループフィルタとを
備えた位相同期ループの同期検出方式において、前記矩
形波信号の繰返し周波数の２倍以上のサンプリング周波
数で前記矩形波信号をサンプリングし前記矩形波信号の
繰返し周期のあらかじめ定めた整数倍の計数周期ごとに
この計数周期内で得た前記矩形波信号の高いレベルの値
のサンプルの個数又は低いレベルの値のサンプルの個数
の少くとも一方を計数し計数値があらかじめ定めた第１
のしきい値以上になるか又はあらかじめ定めた第２のし
きい値以下になるとオーバフロー信号を出力する第１の
手段と、この第１の手段が出力した前記オーバフロー信
号の発生パターン又は発生確率に基づいて前記位相同期
ループの同期・非同期を判定する第２の手段とを含んで
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はこの
実施例の動作を説明するためのタイミングチャートであ
る。
実施例の動作を説明するためのタイミングチャートであ
る。
ｖＣＯｌが出力したｖＣＯ出力Ｓ１をＭ分周回路２でＭ
分周した信号、及び、基準周波数信号Ｓ２をＮ分周回路
３でＮ分周した信号を排他的論理和回路である位相比較
回路４で位相比較し、比較結果Ｓ３をループフィルタ５
で平滑化して制御信号をつくり、この制御信号でＶＣＯ
Ｌを制御して位相同期ループを構成しているのは、既に
説明した２つの従来例におけると同じである。
分周した信号、及び、基準周波数信号Ｓ２をＮ分周回路
３でＮ分周した信号を排他的論理和回路である位相比較
回路４で位相比較し、比較結果Ｓ３をループフィルタ５
で平滑化して制御信号をつくり、この制御信号でＶＣＯ
Ｌを制御して位相同期ループを構成しているのは、既に
説明した２つの従来例におけると同じである。
比較結果Ｓ３の矩形波信号の高いレベルを“１”、低い
レベルを“０″、周期をＴとする。
レベルを“０″、周期をＴとする。
タイミング発生回路６は周期Ｔよりはるかに短い周期の
サンプリングクロックＳ４から周期Ｔのリセット信号Ｓ
５をつくる。入力した信号をサンプリングクロックＳ４
のタイミングでサンプリングし、値が“１”であるサン
プルを計数し、周期ＴにおけるサンプリングクロックＳ
４の個数の、例えば、５５％に計数値が達するとオーバ
フロー信号を発生し、リセット信号Ｓ５でリセットされ
る計数回路７及び８に比較結果Ｓ３及び比較結果Ｓ３を
ＮＯＴ回路９で反転した信号を入力する。
サンプリングクロックＳ４から周期Ｔのリセット信号Ｓ
５をつくる。入力した信号をサンプリングクロックＳ４
のタイミングでサンプリングし、値が“１”であるサン
プルを計数し、周期ＴにおけるサンプリングクロックＳ
４の個数の、例えば、５５％に計数値が達するとオーバ
フロー信号を発生し、リセット信号Ｓ５でリセットされ
る計数回路７及び８に比較結果Ｓ３及び比較結果Ｓ３を
ＮＯＴ回路９で反転した信号を入力する。
比較結果Ｓ３のデユーティ比が５５％以上であると、計
数回路７はＯＲ回路１０を介してオーバフロー信号Ｓ６
を発生する。デユーティ比が４５％以下であると、計数
回路８がオーバフロー信号Ｓ６を発生する。デユーティ
比が５０±５％の範囲の内側であればオーバフロー信号
Ｓ６は発生しない。保護回路１１は、リセット信号Ｓ５
の周期でオーバフロー信号Ｓ６の発生を監視し、連続し
てｎ１回オーバフロー信号Ｓ６が発生すれば非同期状態
と判定し、連続してｎ２回の監視で１度もオーバ７ｏ−
信号Ｓ６が発生しなければ同期状態と判定し、判定結果
を判定信号Ｓ７として出力する。
数回路７はＯＲ回路１０を介してオーバフロー信号Ｓ６
を発生する。デユーティ比が４５％以下であると、計数
回路８がオーバフロー信号Ｓ６を発生する。デユーティ
比が５０±５％の範囲の内側であればオーバフロー信号
Ｓ６は発生しない。保護回路１１は、リセット信号Ｓ５
の周期でオーバフロー信号Ｓ６の発生を監視し、連続し
てｎ１回オーバフロー信号Ｓ６が発生すれば非同期状態
と判定し、連続してｎ２回の監視で１度もオーバ７ｏ−
信号Ｓ６が発生しなければ同期状態と判定し、判定結果
を判定信号Ｓ７として出力する。
第１図に示す実施例は、比較結果Ｓ３のデユーティ比が
５０±５％の範囲の内側にあれば同期状態、外側であれ
ば非同期状態と判定していることになる。
５０±５％の範囲の内側にあれば同期状態、外側であれ
ば非同期状態と判定していることになる。
比較結果Ｓ３の周波数と比較してサンプリングクロック
Ｓ４の周波数が高いほど判定精度を高くすることができ
、少くとも２倍は高くなければ判定できない。
Ｓ４の周波数が高いほど判定精度を高くすることができ
、少くとも２倍は高くなければ判定できない。
Ｍ分周回路２の分局比Ｍが２以上であればｖＣＯ出力Ｓ
１をサンプリングクロックＳ４として用いることができ
、Ｎ分周回路３の分周比Ｎが２以上であれば基準周波数
信号Ｓ２をサンプリングクロックＳ４として用いること
ができる。又、サンプリングクロックＳ４がｖＣＯ出力
Ｓ１や基準周波数信号Ｓ２と非同期であってもよい。
１をサンプリングクロックＳ４として用いることができ
、Ｎ分周回路３の分周比Ｎが２以上であれば基準周波数
信号Ｓ２をサンプリングクロックＳ４として用いること
ができる。又、サンプリングクロックＳ４がｖＣＯ出力
Ｓ１や基準周波数信号Ｓ２と非同期であってもよい。
リセット信号Ｓ５の周期は周期Ｔの整数倍であってもよ
い。又、保護回路１１のかわりに多数決判定を用いる保
護回路を用いることもできる。
い。又、保護回路１１のかわりに多数決判定を用いる保
護回路を用いることもできる。
更に、計数回路７．計数回路８．ＮＯＴ回路９及びＯＲ
回路１０によってオーバフロー信号Ｓ６を得るかわりに
、比較結果Ｓ３をサンプリングクロックＳ４のタイミン
グでサンプリングし、リセット信号Ｓ５の周期で発生す
る値″１″ （あるいは“０″）のサンプルを計数し、
計数値がある範囲を超えて多くなっても少なくなっても
オーバフロー信号Ｓ６を発生する回路を用いることもで
きる。
回路１０によってオーバフロー信号Ｓ６を得るかわりに
、比較結果Ｓ３をサンプリングクロックＳ４のタイミン
グでサンプリングし、リセット信号Ｓ５の周期で発生す
る値″１″ （あるいは“０″）のサンプルを計数し、
計数値がある範囲を超えて多くなっても少なくなっても
オーバフロー信号Ｓ６を発生する回路を用いることもで
きる。
なお、位相同期ループがＭ分周回路２やＮ分周回路３を
用いない場合にも本発明は適用できる。
用いない場合にも本発明は適用できる。
以上説明したように本発明は、位相同期ループの位相比
較器が出力した矩形波信号を高速でサンプリングし、値
″１″のサンプルの個数と値“０”のサンプルの個数と
の比に基づいて同期・非同期を判定することにより、デ
ィジタル回路で構成できるので構成素子の変動や電源電
圧の変動による影響が少なく、調整を必要とせず、ＩＣ
化に適する効果があり、又、サンプリング周波数を高く
して判定精度を向上することができる効果があり、更に
、値“ｌ”のす・ンプルの個数を値“０″のサンプルの
個数との比に対応する信号を短時間に多数得ることがで
き、保護回路を設けているので誤判定を防止できる効果
がある。
較器が出力した矩形波信号を高速でサンプリングし、値
″１″のサンプルの個数と値“０”のサンプルの個数と
の比に基づいて同期・非同期を判定することにより、デ
ィジタル回路で構成できるので構成素子の変動や電源電
圧の変動による影響が少なく、調整を必要とせず、ＩＣ
化に適する効果があり、又、サンプリング周波数を高く
して判定精度を向上することができる効果があり、更に
、値“ｌ”のす・ンプルの個数を値“０″のサンプルの
個数との比に対応する信号を短時間に多数得ることがで
き、保護回路を設けているので誤判定を防止できる効果
がある。
周回路、４・・・・・・位相比較回路、５・・・・・・
ループフィルタ、６・・・・・・タイミング発生回路、
７，８・・・・・・計数回路、９・・・・・・ＮＯＴ回
路、１０・・・・・・ＯＲ回路、１１・・・・・・保護
回路。
ループフィルタ、６・・・・・・タイミング発生回路、
７，８・・・・・・計数回路、９・・・・・・ＮＯＴ回
路、１０・・・・・・ＯＲ回路、１１・・・・・・保護
回路。
Claims (1)
- 電圧制御発振器と、この電圧制御発振器の出力信号によ
り周波数及び位相がきまる信号と基準周波数信号とを位
相比較し比較結果を矩形波信号のデューティ比として出
力する位相比較器と、この位相比較器が出力した前記矩
形波信号に基づいて前記電圧制御発振器を制御する信号
をつくるループフィルタとを備えた位相同期ループの同
期検出方式において、前記矩形波信号の繰返し周波数の
２倍以上のサンプリング周波数で前記矩形波信号をサン
プリングし前記矩形波信号の繰返し周期のあらかじめ定
めた整数倍の計数周期ごとにこの計数周期内で得た前記
矩形波信号の高いレベルの値のサンプルの個数又は低い
レベルの値のサンプルの個数の少くとも一方を計数し計
数値があらかじめ定めた第１のしきい値以上になるか又
はあらかじめ定めた第２のしきい値以下になるとオーバ
フロー信号を出力する第１の手段と、この第１の手段が
出力した前記オーバフロー信号の発生パターン又は発生
確率に基づいて前記位相同期ループの同期・非同期を判
定する第２の手段とを含むことを特徴とする同期検出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185421A JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185421A JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349319A true JPH0349319A (ja) | 1991-03-04 |
| JP2531269B2 JP2531269B2 (ja) | 1996-09-04 |
Family
ID=16170497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185421A Expired - Fee Related JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531269B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04351120A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 位相同期検出装置 |
| JPH05243988A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの同期化検出装置 |
| JPH0738430A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | Ｐｌｌ回路 |
| JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112021000363T5 (de) * | 2021-02-01 | 2022-10-13 | Jin Min Choi | Entfernbares filtersystem |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
-
1989
- 1989-07-17 JP JP1185421A patent/JP2531269B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04351120A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 位相同期検出装置 |
| JPH05243988A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの同期化検出装置 |
| JPH0738430A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | Ｐｌｌ回路 |
| JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531269B2 (ja) | 1996-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |