JPH08212058A - 加算オーバフロ検出回路 - Google Patents
加算オーバフロ検出回路Info
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Abstract
(57)【要約】
【目的】 出力ビット数が入力ビット数に比べて大幅に
短いときでも、高速に加算オーバフロ検出が行なえる回
路を、少ないハードウェア量で実現する。 【構成】 符号なしｎビット長の被加数１１および加数
１２を下位ｍビット、上位（ｎ−ｍ）ビットに分割す
る。下位側１３，１４は加算器１に入力し、第（ｍ−
１）ビットから第ｍビットへのキャリ１８を求める。上
位側１５，１６は２組の高速加算比較器２，３に入力
し、両者の和が全ビット０もしくは全ビット１になるこ
とを検出する。キャリ１８の有無により、高速加算比較
器の検出出力１９，２０のうちいずれかを選択し、論理
反転して出力し、オーバフロ検出結果２１とする。 【効果】 被加数と加数の下位側の加算と、上位側の高
速加算比較は並列に実行できるため、高速に加算オーバ
フロ検出を行なえる。
短いときでも、高速に加算オーバフロ検出が行なえる回
路を、少ないハードウェア量で実現する。 【構成】 符号なしｎビット長の被加数１１および加数
１２を下位ｍビット、上位（ｎ−ｍ）ビットに分割す
る。下位側１３，１４は加算器１に入力し、第（ｍ−
１）ビットから第ｍビットへのキャリ１８を求める。上
位側１５，１６は２組の高速加算比較器２，３に入力
し、両者の和が全ビット０もしくは全ビット１になるこ
とを検出する。キャリ１８の有無により、高速加算比較
器の検出出力１９，２０のうちいずれかを選択し、論理
反転して出力し、オーバフロ検出結果２１とする。 【効果】 被加数と加数の下位側の加算と、上位側の高
速加算比較は並列に実行できるため、高速に加算オーバ
フロ検出を行なえる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、符号なし数の加算結果
または符号つき数の加算結果が正しく表現できないとき
のオーバフロを検出する加算オーバフロ検出回路、特に
加算器と並列に動作し、オーバフロ判定結果を高速に生
成する加算オーバフロ検出回路に関する。
または符号つき数の加算結果が正しく表現できないとき
のオーバフロを検出する加算オーバフロ検出回路、特に
加算器と並列に動作し、オーバフロ判定結果を高速に生
成する加算オーバフロ検出回路に関する。
【０００２】
【従来の技術】従来の加算オーバフロ検出回路につい
て、図１８から図２１を用いて説明する。いま、符号な
しあるいは符号つき２進数で表された、ｎビット長の被
加数Ａ＝ａi とＢ＝ｂi （いずれも０≦ｉ≦ｎ−１）を
加算器に入力し、（ｎ＋１）ビット長の加算結果Ｓ＝ｓ
i （０≦ｉ≦ｎ）を得たとき、結果ｓi が、規定のビッ
ト幅ｍ（ｍ≦ｎ）で表現できるか、または表現できずに
オーバフロが発生するかを検出したいとする。
て、図１８から図２１を用いて説明する。いま、符号な
しあるいは符号つき２進数で表された、ｎビット長の被
加数Ａ＝ａi とＢ＝ｂi （いずれも０≦ｉ≦ｎ−１）を
加算器に入力し、（ｎ＋１）ビット長の加算結果Ｓ＝ｓ
i （０≦ｉ≦ｎ）を得たとき、結果ｓi が、規定のビッ
ト幅ｍ（ｍ≦ｎ）で表現できるか、または表現できずに
オーバフロが発生するかを検出したいとする。
【０００３】最も基本的なオーバフロ検出回路は、加算
器の出力Ｓを参照してオーバフロ検出を行う。ｎ＝ｍ＝
１６の場合の例を図１８に示す。図１８に示す構成で
は、被加数Ａ１４１と加数Ｂ１４２を１６ビット長加算
器１３１で加算し、その加算結果１４３とビット１５か
らのキャリ１４４をオーバフロ検出回路１３２に入れ、
オーバフロ検出結果１４５を得ている。ところが、この
構成では、図１９に示すように、加算器１３１での１６
ビット長加算処理１４７が終了してからオーバフロ検出
回路１３２でオーバフロ検出処理１４８を開始するた
め、加算器１３１に被加数および加数１４６を与えてか
らオーバフロ検出処理１４８が終了するまでの遅延が長
いという欠点がある。
器の出力Ｓを参照してオーバフロ検出を行う。ｎ＝ｍ＝
１６の場合の例を図１８に示す。図１８に示す構成で
は、被加数Ａ１４１と加数Ｂ１４２を１６ビット長加算
器１３１で加算し、その加算結果１４３とビット１５か
らのキャリ１４４をオーバフロ検出回路１３２に入れ、
オーバフロ検出結果１４５を得ている。ところが、この
構成では、図１９に示すように、加算器１３１での１６
ビット長加算処理１４７が終了してからオーバフロ検出
回路１３２でオーバフロ検出処理１４８を開始するた
め、加算器１３１に被加数および加数１４６を与えてか
らオーバフロ検出処理１４８が終了するまでの遅延が長
いという欠点がある。
【０００４】この欠点を補うため、加算とオーバフロ検
出を一部並列に行う手法が特開平３−６２１２４公報で
提案されている。その回路構成を図２０に示す。同図で
は図１８と同様にｎ＝ｍ＝１６の場合が示されている。
この図２０の回路では、被加数１６１と加数１６２とを
１６ビット長加算器１５１に入力し、加算結果１６５を
得るとともに、被加数１６１の上位２ビットａ14, 15 １
６３と加数１６２の上位２ビットｂ14, 15 １６４とビッ
ト１３からのキャリ１６６の計５ビットをオーバフロ検
出回路１５２に入力し、図２１に示すように、被加数お
よび加数１７１の１６ビット加算１７２のうち上位２ビ
ットの加算１７３とオーバフロ検出１７４を並列に行う
ことで、オーバフロ検出を高速化している。
出を一部並列に行う手法が特開平３−６２１２４公報で
提案されている。その回路構成を図２０に示す。同図で
は図１８と同様にｎ＝ｍ＝１６の場合が示されている。
この図２０の回路では、被加数１６１と加数１６２とを
１６ビット長加算器１５１に入力し、加算結果１６５を
得るとともに、被加数１６１の上位２ビットａ14, 15 １
６３と加数１６２の上位２ビットｂ14, 15 １６４とビッ
ト１３からのキャリ１６６の計５ビットをオーバフロ検
出回路１５２に入力し、図２１に示すように、被加数お
よび加数１７１の１６ビット加算１７２のうち上位２ビ
ットの加算１７３とオーバフロ検出１７４を並列に行う
ことで、オーバフロ検出を高速化している。
【０００５】
【発明が解決しようとする課題】ところが、図２０に示
す構成は、入力のビット長ｎが増え、さらに結果のビッ
ト長ｍがｎより大幅に短いときには、回路規模が大きく
なりすぎ、事実上適用できない。図２０に示す回路構成
では、オーバフロ検出回路１５２への入力線数は５ビッ
トであり、オーバフロ検出回路１５２は２5 ＝３２通り
の入力に対して１ビットのオーバフロ検出結果を決定す
る組合せ論理回路である。オーバフロ検出回路１５２の
内部構成については、特開平３−６２１２４号公報に
は、具体的に開示されていないが、例えば汎用な組合せ
回路の実現手段であるプログラマブル・ロジック・アレ
イにより実現するとしても、入力ビット数からみて充分
実現可能な回路規模である。
す構成は、入力のビット長ｎが増え、さらに結果のビッ
ト長ｍがｎより大幅に短いときには、回路規模が大きく
なりすぎ、事実上適用できない。図２０に示す回路構成
では、オーバフロ検出回路１５２への入力線数は５ビッ
トであり、オーバフロ検出回路１５２は２5 ＝３２通り
の入力に対して１ビットのオーバフロ検出結果を決定す
る組合せ論理回路である。オーバフロ検出回路１５２の
内部構成については、特開平３−６２１２４号公報に
は、具体的に開示されていないが、例えば汎用な組合せ
回路の実現手段であるプログラマブル・ロジック・アレ
イにより実現するとしても、入力ビット数からみて充分
実現可能な回路規模である。
【０００６】ところが、例えば、３２ビットのマイクロ
プロセッサで、３２ビット長のレジスタ上に置かれた符
号つきの２値を乗算し、結果をまた３２ビット長のレジ
スタに書き戻す場合を考える。すると、乗算器内部の部
分積加算器ツリーの最終段では、被加数および加数につ
き６４ビット長の２値ａ0 〜63とｂ0 〜63を加算し、そ
の結果が３２ビットで正しく表せる範囲を超えた場合、
オーバフロが発生したとする必要がある。この場合、図
２０と同様の構成をとれば、オーバフロ検出回路とし
て、６７ビット入力（入力２値の上位３３ビットａ31〜
63とｂ31〜63および入力を加算したとき第３０ビットか
ら発生するキャリ１ビット）の組合せ論理回路が必要に
なる。入力線数が６７ビットに達する組合せ論理回路
は、プログラマブル・ロジック・アレイで実現したので
は回路規模が大きくなりすぎ、実用的ではない。
プロセッサで、３２ビット長のレジスタ上に置かれた符
号つきの２値を乗算し、結果をまた３２ビット長のレジ
スタに書き戻す場合を考える。すると、乗算器内部の部
分積加算器ツリーの最終段では、被加数および加数につ
き６４ビット長の２値ａ0 〜63とｂ0 〜63を加算し、そ
の結果が３２ビットで正しく表せる範囲を超えた場合、
オーバフロが発生したとする必要がある。この場合、図
２０と同様の構成をとれば、オーバフロ検出回路とし
て、６７ビット入力（入力２値の上位３３ビットａ31〜
63とｂ31〜63および入力を加算したとき第３０ビットか
ら発生するキャリ１ビット）の組合せ論理回路が必要に
なる。入力線数が６７ビットに達する組合せ論理回路
は、プログラマブル・ロジック・アレイで実現したので
は回路規模が大きくなりすぎ、実用的ではない。
【０００７】本発明の目的は、加算と並列にオーバフロ
検出を行う回路のうち、加算器への入力ビット長ｎが大
きく、かつｎと比較して結果のビット長ｍがかなり短い
ため、オーバフロ検出回路への入力ビット数が非常に多
くなる場合でも、小さな回路規模で実現できる並列オー
バフロ検出回路の構成方法を提供することにある。
検出を行う回路のうち、加算器への入力ビット長ｎが大
きく、かつｎと比較して結果のビット長ｍがかなり短い
ため、オーバフロ検出回路への入力ビット数が非常に多
くなる場合でも、小さな回路規模で実現できる並列オー
バフロ検出回路の構成方法を提供することにある。
【０００８】
【課題を解決するための手段】このため本発明の加算オ
ーバフロ検出回路では、符号なし数を扱うときは第（ｍ
−１）ビットと第ｍビットの間を、符号つき数を扱うと
きは第（ｍ−２）ビットと第（ｍ−１）ビットの間を境
界にして、被加数と加数を上位側と下位側に分離し、下
位側を加算する１個の加算器と、上位側の加算結果があ
る目標値に等しいことを検出する１個以上の高速加算比
較器、および加算器が生成するキャリと高速加算比較器
の出力からオーバフロの有無を判定する回路を設け、上
記目的を達成している。
ーバフロ検出回路では、符号なし数を扱うときは第（ｍ
−１）ビットと第ｍビットの間を、符号つき数を扱うと
きは第（ｍ−２）ビットと第（ｍ−１）ビットの間を境
界にして、被加数と加数を上位側と下位側に分離し、下
位側を加算する１個の加算器と、上位側の加算結果があ
る目標値に等しいことを検出する１個以上の高速加算比
較器、および加算器が生成するキャリと高速加算比較器
の出力からオーバフロの有無を判定する回路を設け、上
記目的を達成している。
【０００９】さらに、いくつかの実施例では、被加数と
加数の上位側のうち１ないし２ビットをあらかじめ加算
する加算器を設け、その結果に基づき高速加算器の出力
を切り替える、もしくは高速加算比較器の動作状態を変
える回路を設けている。
加数の上位側のうち１ないし２ビットをあらかじめ加算
する加算器を設け、その結果に基づき高速加算器の出力
を切り替える、もしくは高速加算比較器の動作状態を変
える回路を設けている。
【００１０】
【作用】本発明においては、加算器による被加数と加数
の下位側の加算と、被加数と加数の上位側の加算結果が
目標値に等しいことを検出する高速加算比較とを並行し
て行なえる。従って、加算結果が確定した後、加算器が
生成するキャリと高速加算比較器の出力からオーバフロ
の有無を判定するだけのわずかな遅延でオーバフロ検出
結果を得られる。また、被加数と加数の上位側のうち１
ないし２ビットをあらかじめ加算する加算器を設け、そ
の結果に基づき高速加算器の出力を切り替える、もしく
は高速加算比較器の動作状態を変えれば、高速加算比較
器の個数を減らし、回路規模を削減できる。
の下位側の加算と、被加数と加数の上位側の加算結果が
目標値に等しいことを検出する高速加算比較とを並行し
て行なえる。従って、加算結果が確定した後、加算器が
生成するキャリと高速加算比較器の出力からオーバフロ
の有無を判定するだけのわずかな遅延でオーバフロ検出
結果を得られる。また、被加数と加数の上位側のうち１
ないし２ビットをあらかじめ加算する加算器を設け、そ
の結果に基づき高速加算器の出力を切り替える、もしく
は高速加算比較器の動作状態を変えれば、高速加算比較
器の個数を減らし、回路規模を削減できる。
【００１１】
【実施例】本発明の５通りの実施例について、図１から
図１７を参照して説明する。まず、符号なし数の加算と
オーバフロの定義を行い、５通りの実施例すべてで使わ
れる高速加算比較器の構成を説明する。次に、符号なし
数の加算オーバフロを検出する第１と第２の実施例を説
明する。最後に、符号つき数の加算とオーバフロの定義
を行い、符号つき数の加算オーバフロを検出する第３か
ら第５の実施例を説明する。
図１７を参照して説明する。まず、符号なし数の加算と
オーバフロの定義を行い、５通りの実施例すべてで使わ
れる高速加算比較器の構成を説明する。次に、符号なし
数の加算オーバフロを検出する第１と第２の実施例を説
明する。最後に、符号つき数の加算とオーバフロの定義
を行い、符号つき数の加算オーバフロを検出する第３か
ら第５の実施例を説明する。
【００１２】第１から第３の実施例を説明するために、
符号なし数の加算とオーバフロを次のように定義する。
まず、ｎビット長の符号なし数の加算について、ｎビッ
ト長の被加数Ａの各ビットを「ａi 」（ただし０≦ｉ≦
ｎ−１）、加数Ｂの各ビットを「ｂi 」（ただし０≦ｉ
≦ｎ−１）と表す。このとき、被加数Ａと加数Ｂの和Ｓ
＝ｓi （ただし０≦ｉ≦ｎ）は、次式(1) で定義され
る。被加数Ａと加数Ｂの和をオーバフロなく表現するた
め、和Ｓは（ｎ＋１）ビット長である。
符号なし数の加算とオーバフロを次のように定義する。
まず、ｎビット長の符号なし数の加算について、ｎビッ
ト長の被加数Ａの各ビットを「ａi 」（ただし０≦ｉ≦
ｎ−１）、加数Ｂの各ビットを「ｂi 」（ただし０≦ｉ
≦ｎ−１）と表す。このとき、被加数Ａと加数Ｂの和Ｓ
＝ｓi （ただし０≦ｉ≦ｎ）は、次式(1) で定義され
る。被加数Ａと加数Ｂの和をオーバフロなく表現するた
め、和Ｓは（ｎ＋１）ビット長である。
【００１３】
【数１】
【００１４】次に符号なし数のオーバフロを定義する。
和Ｓの第ｍビットから第ｎビットがすべて０ならば、
（ｎ＋１）ビット長のＳから下位ｍビット長を取り出し
たものを、再び（ｎ＋１）ビット長へ符号拡張しても値
が変わらない。すなわち和Ｓをｍビットで表してもオー
バフロが発生しない。逆に、オーバフロが発生する条件
は次式(2) で表される。
和Ｓの第ｍビットから第ｎビットがすべて０ならば、
（ｎ＋１）ビット長のＳから下位ｍビット長を取り出し
たものを、再び（ｎ＋１）ビット長へ符号拡張しても値
が変わらない。すなわち和Ｓをｍビットで表してもオー
バフロが発生しない。逆に、オーバフロが発生する条件
は次式(2) で表される。
【００１５】
【数２】
【００１６】ここでｏｖｆunsignedが真ならば、オーバ
フロが発生している。また▽は論理和を表す。さらに、
被加数Ａと加数Ｂの上位（ｎ−ｍ）ビットの和Ｒ＝ｒi
（ただしｍ≦ｉ≦ｎ）を、次式で定義する。ここで、Ｒ
は（ｎ−ｍ＋１）ビット長である。
フロが発生している。また▽は論理和を表す。さらに、
被加数Ａと加数Ｂの上位（ｎ−ｍ）ビットの和Ｒ＝ｒi
（ただしｍ≦ｉ≦ｎ）を、次式で定義する。ここで、Ｒ
は（ｎ−ｍ＋１）ビット長である。
【００１７】
【数３】
【００１８】式(1) で定義されるｓi と、式(3) で定義
されるｒi には、次式の関係がある。
されるｒi には、次式の関係がある。
【００１９】
【数４】
【００２０】ここでｃm-1 は、被加数Ａと加数Ｂ全体を
加算したときの、第ｃm-1 ビットから第ｃm ビットへの
キャリである。すなわちｒm 〜n に、第ｃm-1 ビットか
ら第ｃm ビットへのキャリを加算すれば、ｓm 〜n に等
しくなる。
加算したときの、第ｃm-1 ビットから第ｃm ビットへの
キャリである。すなわちｒm 〜n に、第ｃm-1 ビットか
ら第ｃm ビットへのキャリを加算すれば、ｓm 〜n に等
しくなる。
【００２１】次に、５通りの実施例すべてで使われる高
速加算比較器の構成について説明する。高速加算比較器
(Fast Adder-Comparator) は、式(3) で定義される被加
数Ａと加数Ｂの和ｒi がある目標値Ｋ＝ｋi （ただしｍ
≦ｉ≦ｎ）に等しいか否かを、２値の加算を行わずに高
速に判定する回路である。高速加算比較器の構成は、ア
イ・イー・イー・イー・トランザクションズ・オン・コ
ンピューターズ(IEEETransactions on Computers)第４
１巻１１号 (1992年11月) 1484〜1488ページに掲載され
たCortadellaおよびLlaberiaによる論文、“Evaluation
of Ａ＋Ｂ＝ＫConditions Without Carry Propagation
”に示されているので次に説明する。まず、伝搬キャ
リｐi と生成キャリｇi を次式で定義する。ここで＊は
排他的論理和を、△は論理積を表す。
速加算比較器の構成について説明する。高速加算比較器
(Fast Adder-Comparator) は、式(3) で定義される被加
数Ａと加数Ｂの和ｒi がある目標値Ｋ＝ｋi （ただしｍ
≦ｉ≦ｎ）に等しいか否かを、２値の加算を行わずに高
速に判定する回路である。高速加算比較器の構成は、ア
イ・イー・イー・イー・トランザクションズ・オン・コ
ンピューターズ(IEEETransactions on Computers)第４
１巻１１号 (1992年11月) 1484〜1488ページに掲載され
たCortadellaおよびLlaberiaによる論文、“Evaluation
of Ａ＋Ｂ＝ＫConditions Without Carry Propagation
”に示されているので次に説明する。まず、伝搬キャ
リｐi と生成キャリｇi を次式で定義する。ここで＊は
排他的論理和を、△は論理積を表す。
【００２２】
【数５】
【００２３】
【数６】
【００２４】伝搬キャリｐi は、下位ビットからのキャ
リ、すなわち第（ｉ−１）ビットから第ｉビットへのキ
ャリがあった場合、第ｉビットから第（ｉ＋１）ビット
へのキャリが生成されることを示し、生成キャリｇ
i は、下位ビットからのキャリの有無にかかわらず第ｉ
ビットから第（ｉ＋１）ビットへのキャリが生成される
ことを示す。次に、式(5) 、式(6) で表される伝搬キャ
リｐi と生成キャリｇi から、次式で定義されるキャリ
要求出力ｖi 、キャリ要求入力ｗi を定義する。
リ、すなわち第（ｉ−１）ビットから第ｉビットへのキ
ャリがあった場合、第ｉビットから第（ｉ＋１）ビット
へのキャリが生成されることを示し、生成キャリｇ
i は、下位ビットからのキャリの有無にかかわらず第ｉ
ビットから第（ｉ＋１）ビットへのキャリが生成される
ことを示す。次に、式(5) 、式(6) で表される伝搬キャ
リｐi と生成キャリｇi から、次式で定義されるキャリ
要求出力ｖi 、キャリ要求入力ｗi を定義する。
【００２５】
【数７】
【００２６】
【数８】
【００２７】キャリ要求出力ｖi は、ｋi ＝ｒi と仮定
したときに、第ｉビットから上位ビット（第（ｉ＋１）
ビット）へ発生するキャリを示し、キャリ要求入力ｗi
は、第ｉビットからのキャリに対する、ｋi+1 ＝ｒi+1
になるために必要な条件を示す。従って、以下の式(9)
で表されるｚi は、加算結果の第ｉビットｒi と目標値
の第ｉビットｋi が等しいとき真になり、その全ビット
にわたる論理積Ｚは、ＡとＢの上位（ｎ−ｍ＋１）ビッ
トの和Ｒが目標値Ｋに等しいとき真になる。このＺが、
高速加算比較器の出力である。
したときに、第ｉビットから上位ビット（第（ｉ＋１）
ビット）へ発生するキャリを示し、キャリ要求入力ｗi
は、第ｉビットからのキャリに対する、ｋi+1 ＝ｒi+1
になるために必要な条件を示す。従って、以下の式(9)
で表されるｚi は、加算結果の第ｉビットｒi と目標値
の第ｉビットｋi が等しいとき真になり、その全ビット
にわたる論理積Ｚは、ＡとＢの上位（ｎ−ｍ＋１）ビッ
トの和Ｒが目標値Ｋに等しいとき真になる。このＺが、
高速加算比較器の出力である。
【００２８】
【数９】
【００２９】
【数１０】
【００３０】ここで、式(9) で表されるｚi は、被加数
Ａと加数Ｂの第（ｉ−１）ビットと第ｉビットのみを参
照して生成されていることに注意する。すなわちｚ
i は、被加数Ａと加数Ｂのビット長ｎによらず一定の遅
延で生成でき、高速加算比較器の出力Ｚはｎが増えて
も、高速に求められる。
Ａと加数Ｂの第（ｉ−１）ビットと第ｉビットのみを参
照して生成されていることに注意する。すなわちｚ
i は、被加数Ａと加数Ｂのビット長ｎによらず一定の遅
延で生成でき、高速加算比較器の出力Ｚはｎが増えて
も、高速に求められる。
【００３１】以上説明した、符号なし数の加算とオーバ
フロの定義、および高速加算比較器の動作を参照しなが
ら、符号なし数のオーバフロ検出を行う第１の実施例に
ついて説明する。
フロの定義、および高速加算比較器の動作を参照しなが
ら、符号なし数のオーバフロ検出を行う第１の実施例に
ついて説明する。
【００３２】本発明の第１の実施例は、ｎビット長の符
号なし数の加算結果がｍ（ｍ≦ｎ）ビット長で正しく表
現できずオーバフロすることを検出するもので、図１に
示すように、ｎビット長の被加数Ａ１１の下位ｍビット
１３およびｎビット長の加数Ｂ１２の下位ｍビット１４
を加算するｍビット長以上の加算器１と、被加数Ａ１１
の上位（ｎ−ｍ）ビット１５および加数Ｂ１２の上位
（ｎ−ｍ）ビット１６を加算した結果の各ビットが、す
べて１に等しいことを検出する第１の高速加算比較器２
と、同じくすべて０に等しいことを検出する第２の高速
加算比較器３と、加算器１から取り出される第（ｍ−
１）ビットから第ｍビットへのキャリ１８を参照し、第
１の高速加算比較器２の全ビット１検出出力１９か第２
の高速加算比較器３の全ビット０検出出力２０のいずれ
かを選択して論理反転し、オーバフロ検出結果２１とし
て出力するセレクタ４から構成される。
号なし数の加算結果がｍ（ｍ≦ｎ）ビット長で正しく表
現できずオーバフロすることを検出するもので、図１に
示すように、ｎビット長の被加数Ａ１１の下位ｍビット
１３およびｎビット長の加数Ｂ１２の下位ｍビット１４
を加算するｍビット長以上の加算器１と、被加数Ａ１１
の上位（ｎ−ｍ）ビット１５および加数Ｂ１２の上位
（ｎ−ｍ）ビット１６を加算した結果の各ビットが、す
べて１に等しいことを検出する第１の高速加算比較器２
と、同じくすべて０に等しいことを検出する第２の高速
加算比較器３と、加算器１から取り出される第（ｍ−
１）ビットから第ｍビットへのキャリ１８を参照し、第
１の高速加算比較器２の全ビット１検出出力１９か第２
の高速加算比較器３の全ビット０検出出力２０のいずれ
かを選択して論理反転し、オーバフロ検出結果２１とし
て出力するセレクタ４から構成される。
【００３３】第１の実施例では、まず、ｎビット長の被
加数Ａ１１と加数Ｂ１２の少なくとも下位ｍビットを加
算器１へ入力し、加算結果１７と第（ｍ−１）ビットか
ら第ｍビットへのキャリ１８を取り出す。式(2) に示さ
れるように、符号なし数の加算結果がオーバフロしない
のは、加算結果Ｓの第ｍビットから第ｎビットがすべて
０であるときに限られる。この条件がみたされる場合
は、式(4) によれば、キャリ１８の有無により、図２に
示す条件2-1 、条件2-2 の２通りがある。
加数Ａ１１と加数Ｂ１２の少なくとも下位ｍビットを加
算器１へ入力し、加算結果１７と第（ｍ−１）ビットか
ら第ｍビットへのキャリ１８を取り出す。式(2) に示さ
れるように、符号なし数の加算結果がオーバフロしない
のは、加算結果Ｓの第ｍビットから第ｎビットがすべて
０であるときに限られる。この条件がみたされる場合
は、式(4) によれば、キャリ１８の有無により、図２に
示す条件2-1 、条件2-2 の２通りがある。
【００３４】そこで、第１の高速加算比較器２では条件
2-1 、すなわち被加数Ａ１１の上位（ｎ−ｍ）ビット１
５と加数Ｂ１２の上位（ｎ−ｍ）ビット１６の和の各ビ
ットがすべて１であることを、言い替えれば式(7) と式
(8) においてｋi ＝１，（ｍ≦ｉ≦ｎ）としたときの式
(10)を判定し、第２の高速加算比較器３では条件2-2、
すなわち被加数Ａ１１の上位（ｎ−ｍ）ビット１５と加
数Ｂ１２の上位（ｎ−ｍ）ビット１６の和の各ビットが
すべて０であることを、言い替えれば式(7) と式(8) に
おいてｋi ＝０，（ｍ≦ｉ≦ｎ）としたときの、式(10)
を判定する。そして、セレクタ４により、キャリ１８が
１のとき第１の高速加算比較器２の出力を、キャリ１８
が０のとき第２の高速加算比較器３の出力を選んで論理
反転し、オーバフロ検出結果２１として出力すれば、こ
の出力は、ｎビット長の被加数Ａ１１と加数Ｂ１２を加
算した結果がｍビット長で表せず、オーバフロが発生し
たとき真となる。
2-1 、すなわち被加数Ａ１１の上位（ｎ−ｍ）ビット１
５と加数Ｂ１２の上位（ｎ−ｍ）ビット１６の和の各ビ
ットがすべて１であることを、言い替えれば式(7) と式
(8) においてｋi ＝１，（ｍ≦ｉ≦ｎ）としたときの式
(10)を判定し、第２の高速加算比較器３では条件2-2、
すなわち被加数Ａ１１の上位（ｎ−ｍ）ビット１５と加
数Ｂ１２の上位（ｎ−ｍ）ビット１６の和の各ビットが
すべて０であることを、言い替えれば式(7) と式(8) に
おいてｋi ＝０，（ｍ≦ｉ≦ｎ）としたときの、式(10)
を判定する。そして、セレクタ４により、キャリ１８が
１のとき第１の高速加算比較器２の出力を、キャリ１８
が０のとき第２の高速加算比較器３の出力を選んで論理
反転し、オーバフロ検出結果２１として出力すれば、こ
の出力は、ｎビット長の被加数Ａ１１と加数Ｂ１２を加
算した結果がｍビット長で表せず、オーバフロが発生し
たとき真となる。
【００３５】図３に、第１の実施例（図１）に用いた第
１の高速加算比較器２、第２の高速加算比較器３、セレ
クタ４を論理ゲートレベルで実現した例を示す。加算器
１は、キャリ先見加算器やキャリ選択加算器などの一般
的なキャリ伝搬加算器であるため、ここでは内部構成を
特に規定しない。図３には２個の高速加算器が含まれる
ため、それぞれの内部ノードの値を区別するために、図
３中では、第１の高速加算比較器２における式(9) の値
をｚ１i 、第２の高速加算比較器３における式(7) およ
び式(9) の値をそれぞれｖ０i およびｚ０i と書いてい
る。ｖ０i の値は、式(7) においてｋi ＝０とおいた場
合、
１の高速加算比較器２、第２の高速加算比較器３、セレ
クタ４を論理ゲートレベルで実現した例を示す。加算器
１は、キャリ先見加算器やキャリ選択加算器などの一般
的なキャリ伝搬加算器であるため、ここでは内部構成を
特に規定しない。図３には２個の高速加算器が含まれる
ため、それぞれの内部ノードの値を区別するために、図
３中では、第１の高速加算比較器２における式(9) の値
をｚ１i 、第２の高速加算比較器３における式(7) およ
び式(9) の値をそれぞれｖ０i およびｚ０i と書いてい
る。ｖ０i の値は、式(7) においてｋi ＝０とおいた場
合、
【００３６】
【数１１】
【００３７】と表せるので、図３ではＯＲゲートで生成
している。このＯＲゲートは、ｇiを生成するＡＮＤゲ
ートとともに、ｐi を生成するＥＸＯＲゲートの内部か
ら取り出せ、回路が簡素化できる場合がある。第１の実
施例の動作タイミング・チャートを図４に示す。第１の
実施例によれば、被加数および加数１２１のｍビット長
加算処理１２２と高速加算比較処理１２３を並列に行え
るため、図１９、図２１に示した、加算処理と大部分の
オーバフロ検出処理を直列的に実行する従来の実施例よ
り高速にオーバフロ検出を行なえる。図４において１２
４はセレクタ４の選択処理を示す。
している。このＯＲゲートは、ｇiを生成するＡＮＤゲ
ートとともに、ｐi を生成するＥＸＯＲゲートの内部か
ら取り出せ、回路が簡素化できる場合がある。第１の実
施例の動作タイミング・チャートを図４に示す。第１の
実施例によれば、被加数および加数１２１のｍビット長
加算処理１２２と高速加算比較処理１２３を並列に行え
るため、図１９、図２１に示した、加算処理と大部分の
オーバフロ検出処理を直列的に実行する従来の実施例よ
り高速にオーバフロ検出を行なえる。図４において１２
４はセレクタ４の選択処理を示す。
【００３８】次に、図５〜図７を参照して本発明の第２
の実施例を説明する。本発明の第２の実施例も、ｎビッ
ト長の符号なし数の加算結果がｍ（ｍ≦ｎ）ビット長で
正しく表現できずオーバフロすることを検出するもの
で、図５に示すように、ｎビット長の被加数Ａ４０の下
位ｍビット４２およびｎビット長の加数Ｂ４１の下位ｍ
ビット４３を加算するｍビット長以上の加算器３１と、
被加数Ａ４０の第ｍビット４４および加数Ｂ４１の第ｍ
ビット４５を加算する半加算器３２と、被加数Ａ４０の
上位（ｎ−ｍ−１）ビット４６および加数Ｂ４１の上位
（ｎ−ｍ−１）ビット４７を加算した結果の各ビット
が、すべて半加算器出力５０に等しいことを検出する高
速加算比較器３３と、加算器３１から取り出される第
（ｍ−１）ビットから第ｍビットへのキャリ４９および
高速加算比較器３３の一致検出出力５１が等しくないこ
とを判定し、オーバフロ検出結果５２として出力する不
一致検出器３４から構成される。図５から図７を参照し
ながら、第２の実施例の動作を説明する。式(4) を次の
ように書き換え、ｒm の項を分離する。
の実施例を説明する。本発明の第２の実施例も、ｎビッ
ト長の符号なし数の加算結果がｍ（ｍ≦ｎ）ビット長で
正しく表現できずオーバフロすることを検出するもの
で、図５に示すように、ｎビット長の被加数Ａ４０の下
位ｍビット４２およびｎビット長の加数Ｂ４１の下位ｍ
ビット４３を加算するｍビット長以上の加算器３１と、
被加数Ａ４０の第ｍビット４４および加数Ｂ４１の第ｍ
ビット４５を加算する半加算器３２と、被加数Ａ４０の
上位（ｎ−ｍ−１）ビット４６および加数Ｂ４１の上位
（ｎ−ｍ−１）ビット４７を加算した結果の各ビット
が、すべて半加算器出力５０に等しいことを検出する高
速加算比較器３３と、加算器３１から取り出される第
（ｍ−１）ビットから第ｍビットへのキャリ４９および
高速加算比較器３３の一致検出出力５１が等しくないこ
とを判定し、オーバフロ検出結果５２として出力する不
一致検出器３４から構成される。図５から図７を参照し
ながら、第２の実施例の動作を説明する。式(4) を次の
ように書き換え、ｒm の項を分離する。
【００３９】
【数１２】
【００４０】式(2) に示したように、符号なし数の加算
結果がオーバフロしないのは、加算結果Ｓの第ｍビット
から第ｎビットがすべて０であるときに限られるが、図
２と同様に、この条件をみたす式(12)の右辺の各項の組
合せをすべて挙げると、図６に示される条件6-1 、条件
6-2 の２通りである。
結果がオーバフロしないのは、加算結果Ｓの第ｍビット
から第ｎビットがすべて０であるときに限られるが、図
２と同様に、この条件をみたす式(12)の右辺の各項の組
合せをすべて挙げると、図６に示される条件6-1 、条件
6-2 の２通りである。
【００４１】図６によれば、ｒm 、すなわち第ｍビット
の半加算器出力５０を参照すれば、オーバフロ検出回路
に入力されている被加数Ａ４０、加数Ｂ４１の組合せ
が、条件6-1 、条件6-2 のうち、いずれに該当する可能
性があるかを決められる。従って、第ｍビットの半加算
器出力５０が０であればｋi ＝０，１であればｋi ＝１
として、式(5) から式(10)で規定される高速加算比較器
３３を動作させ、その一致検出出力５１と、加算器３１
から得られる第（ｍ−１）ビットから第ｍビットへのキ
ャリ３１から、図６の条件が満たされオーバフロが発生
していないか、あるいは条件が満たされずオーバフロが
発生しているかが判定できる。すなわち、不一致検出器
３４は、キャリ４９と一致検出出力５１の値が一致して
いればオーバフロは発生していないとして偽を、一致し
ていなければオーバフロが発生したとして真を、オーバ
フロ検出結果５２として出力する。
の半加算器出力５０を参照すれば、オーバフロ検出回路
に入力されている被加数Ａ４０、加数Ｂ４１の組合せ
が、条件6-1 、条件6-2 のうち、いずれに該当する可能
性があるかを決められる。従って、第ｍビットの半加算
器出力５０が０であればｋi ＝０，１であればｋi ＝１
として、式(5) から式(10)で規定される高速加算比較器
３３を動作させ、その一致検出出力５１と、加算器３１
から得られる第（ｍ−１）ビットから第ｍビットへのキ
ャリ３１から、図６の条件が満たされオーバフロが発生
していないか、あるいは条件が満たされずオーバフロが
発生しているかが判定できる。すなわち、不一致検出器
３４は、キャリ４９と一致検出出力５１の値が一致して
いればオーバフロは発生していないとして偽を、一致し
ていなければオーバフロが発生したとして真を、オーバ
フロ検出結果５２として出力する。
【００４２】ここでｒm は、ｍビット長のキャリ伝搬加
算を行って求めなければならないｃm-1 とは異なり、半
加算器１段、すなわちＥＸＯＲゲート１段で高速に求め
られるため、高速加算比較器３３が加算器３１と大部分
並列に動作可能である。したがって、以上説明した第２
の実施例では、第１の実施例で２個用いられていた高速
加算比較器を１組に減らし回路を簡素化したにもかかわ
らず、オーバフロ検出結果５２を第１の実施例とほぼ同
等の速度で高速に生成できる。
算を行って求めなければならないｃm-1 とは異なり、半
加算器１段、すなわちＥＸＯＲゲート１段で高速に求め
られるため、高速加算比較器３３が加算器３１と大部分
並列に動作可能である。したがって、以上説明した第２
の実施例では、第１の実施例で２個用いられていた高速
加算比較器を１組に減らし回路を簡素化したにもかかわ
らず、オーバフロ検出結果５２を第１の実施例とほぼ同
等の速度で高速に生成できる。
【００４３】図７に、第２の実施例（図５）に用いた半
加算器３２、高速加算比較器３３、不一致検出器３４を
論理ゲートレベルで実現した例を示す。加算器３１は、
キャリ先見加算器やキャリ選択加算器などの一般的なキ
ャリ伝搬加算器であるため、ここでは内部構成を特に規
定しない。
加算器３２、高速加算比較器３３、不一致検出器３４を
論理ゲートレベルで実現した例を示す。加算器３１は、
キャリ先見加算器やキャリ選択加算器などの一般的なキ
ャリ伝搬加算器であるため、ここでは内部構成を特に規
定しない。
【００４４】次に、本発明の第３から第５の実施例を説
明するために、符号つき数の加算とオーバフロについて
解説する。第３から第５の実施例では、負数の表現法と
して２の補数を対象とする。２の補数で表されたｎビッ
ト長の符号つき数Ａ，Ｂを加算し、（ｎ＋１）ビット長
の和Ｓを得る処理は、同じｎビット長の符号なし数の加
算を行う回路で行なえる。得られた（ｎ＋１）ビット長
の加算結果Ｓが、ｍビット長で正しく表現できず、オー
バフロが発生することを検出する。ただし、符号つき数
のオーバフロの定義は次の通りに変わる。すなわち、和
Ｓの第（ｍ−１）ビットから第ｎビットがすべて０もし
くはすべて１ならば、（ｎ＋１）ビット長の和Ｓから下
位ｍビット長を取り出したものを、再び（ｎ＋１）ビッ
ト長へ符号拡張しても値が変わらない。すなわち和Ｓを
ｍビットで表してもオーバフロが発生しない。逆に、オ
ーバフロが発生する条件はこの条件の否定であり、次式
で表される。ここでｏｖｆsignedが真ならば、オーバフ
ロが発生している。
明するために、符号つき数の加算とオーバフロについて
解説する。第３から第５の実施例では、負数の表現法と
して２の補数を対象とする。２の補数で表されたｎビッ
ト長の符号つき数Ａ，Ｂを加算し、（ｎ＋１）ビット長
の和Ｓを得る処理は、同じｎビット長の符号なし数の加
算を行う回路で行なえる。得られた（ｎ＋１）ビット長
の加算結果Ｓが、ｍビット長で正しく表現できず、オー
バフロが発生することを検出する。ただし、符号つき数
のオーバフロの定義は次の通りに変わる。すなわち、和
Ｓの第（ｍ−１）ビットから第ｎビットがすべて０もし
くはすべて１ならば、（ｎ＋１）ビット長の和Ｓから下
位ｍビット長を取り出したものを、再び（ｎ＋１）ビッ
ト長へ符号拡張しても値が変わらない。すなわち和Ｓを
ｍビットで表してもオーバフロが発生しない。逆に、オ
ーバフロが発生する条件はこの条件の否定であり、次式
で表される。ここでｏｖｆsignedが真ならば、オーバフ
ロが発生している。
【００４５】
【数１３】
【００４６】また、説明の便宜のため、式(3) で定義さ
れるＲと同様に、被加数Ａと加数Ｂの上位（ｎ−ｍ＋
１）ビットの和Ｑ＝ｑi ｛ただし（ｍ−１）≦ｉ≦ｎ｝
を、次式で定義する。
れるＲと同様に、被加数Ａと加数Ｂの上位（ｎ−ｍ＋
１）ビットの和Ｑ＝ｑi ｛ただし（ｍ−１）≦ｉ≦ｎ｝
を、次式で定義する。
【００４７】
【数１４】
【００４８】式(1) で定義されるｓi と、式(14)で定義
されるｑi には、次式の関係がある。
されるｑi には、次式の関係がある。
【００４９】
【数１５】
【００５０】ここでｃm-2 は、被加数Ａと加数Ｂ全体を
加算したときの、第ｃm-2 ビットから第ｃm-1 ビットへ
のキャリである。すなわちｑm-1 〜n に、第ｃm-2 ビッ
トから第ｃm-1 ビットへのキャリを加算すれば、ｓm-1
〜n に等しくなる。
加算したときの、第ｃm-2 ビットから第ｃm-1 ビットへ
のキャリである。すなわちｑm-1 〜n に、第ｃm-2 ビッ
トから第ｃm-1 ビットへのキャリを加算すれば、ｓm-1
〜n に等しくなる。
【００５１】以上説明した、符号つき数の加算とオーバ
フロの定義、および高速加算比較器の動作を利用し、図
８から図１１を参照しながら、符号つき数のオーバフロ
検出を行う第３の実施例の動作を説明する。ｎビット長
の符号つき数の加算結果がｍ（ｍ≦ｎ）ビット長で正し
く表現できずオーバフロすることを検出する、本発明の
第３の実施例は、図８に示すように、ｎビット長の被加
数Ａ７１の下位（ｍ−１）ビット７３およびｎビット長
の加数Ｂ７２の下位（ｍ−１）ビット７４を加算する
（ｍ−１）ビット長以上の加算器６１と、被加数Ａ７１
の上位（ｎ−ｍ＋１）ビット７５および加数Ｂ７２の上
位（ｎ−ｍ＋１）ビット７６を加算した結果の各ビット
が、最下位ビットを除きすべて１に等しいことを検出す
る第１の高速加算比較器６２と、同じくすべて１に等し
いことを検出する第２の高速加算比較器６３と、同じく
すべて０に等しいことを検出する第３の高速加算比較器
６４と、加算器６１から取り出される第（ｍ−２）ビッ
トから第（ｍ−１）ビットへのキャリ７８、第１の高速
加算比較器出力７９、第２の高速加算比較器出力８０お
よび第３の高速加算比較器出力８１の計４ビットからオ
ーバフロ検出結果８２を生成するデコーダ６５から構成
される。
フロの定義、および高速加算比較器の動作を利用し、図
８から図１１を参照しながら、符号つき数のオーバフロ
検出を行う第３の実施例の動作を説明する。ｎビット長
の符号つき数の加算結果がｍ（ｍ≦ｎ）ビット長で正し
く表現できずオーバフロすることを検出する、本発明の
第３の実施例は、図８に示すように、ｎビット長の被加
数Ａ７１の下位（ｍ−１）ビット７３およびｎビット長
の加数Ｂ７２の下位（ｍ−１）ビット７４を加算する
（ｍ−１）ビット長以上の加算器６１と、被加数Ａ７１
の上位（ｎ−ｍ＋１）ビット７５および加数Ｂ７２の上
位（ｎ−ｍ＋１）ビット７６を加算した結果の各ビット
が、最下位ビットを除きすべて１に等しいことを検出す
る第１の高速加算比較器６２と、同じくすべて１に等し
いことを検出する第２の高速加算比較器６３と、同じく
すべて０に等しいことを検出する第３の高速加算比較器
６４と、加算器６１から取り出される第（ｍ−２）ビッ
トから第（ｍ−１）ビットへのキャリ７８、第１の高速
加算比較器出力７９、第２の高速加算比較器出力８０お
よび第３の高速加算比較器出力８１の計４ビットからオ
ーバフロ検出結果８２を生成するデコーダ６５から構成
される。
【００５２】第３の実施例では、まず、ｎビット長の被
加数Ａ７１と加数Ｂ７２の少なくとも下位（ｍ−１）ビ
ットを加算器１へ入力し、加算結果７７と第（ｍ−２）
ビットから第（ｍ−１）ビットへのキャリ７８を取り出
す。式(13)に示されるように、符号つき数の加算結果が
オーバフロしないのは、加算結果Ｓの第（ｍ−１）ビッ
トから第ｎビットがすべて０、あるいはすべて１である
場合である。この条件が満たされるのは、式(15)によれ
ば、ｓm-1 〜n の値およびキャリ７８の有無により、図
９に示す条件9-1 、条件9-2 、条件9-3 の３通りがあ
る。ここで条件9-2 は、ｑn 〜m-1 が同じでｃm-2 のみ
が異なる条件を論理圧縮した条件である。
加数Ａ７１と加数Ｂ７２の少なくとも下位（ｍ−１）ビ
ットを加算器１へ入力し、加算結果７７と第（ｍ−２）
ビットから第（ｍ−１）ビットへのキャリ７８を取り出
す。式(13)に示されるように、符号つき数の加算結果が
オーバフロしないのは、加算結果Ｓの第（ｍ−１）ビッ
トから第ｎビットがすべて０、あるいはすべて１である
場合である。この条件が満たされるのは、式(15)によれ
ば、ｓm-1 〜n の値およびキャリ７８の有無により、図
９に示す条件9-1 、条件9-2 、条件9-3 の３通りがあ
る。ここで条件9-2 は、ｑn 〜m-1 が同じでｃm-2 のみ
が異なる条件を論理圧縮した条件である。
【００５３】そこで、第１の高速加算比較器６２では条
件9-1 に対応するｑi 、すなわち被加数Ａ７１の上位
（ｎ−ｍ＋１）ビット７５と加数Ｂ７２の上位（ｎ−ｍ
＋１）ビット７６の和ｑi の各ビットのうち、最下位ビ
ットのみ０で残りがすべて１であることを、言い替えれ
ば式(7) と式(8) においてｋm-1 ＝０かつｋi ＝１，
（ｍ≦ｉ≦ｎ）としたときの式(10)を判定して第１の比
較器出力７９を生成し、第２の高速加算比較器６３では
条件9-2 、すなわち被加数Ａ７１の上位（ｎ−ｍ＋１）
ビット７５と加数Ｂ７２の上位（ｎ−ｍ＋１）ビット７
６の和ｑi の各ビットがすべて１であることを、言い替
えれば式(7) と式(8) においてｋi ＝１，（ｍ−１≦ｉ
≦ｎ）としたときの式(10)を判定して第２の比較器出力
８０を生成し、第３の高速加算比較器６４では条件9-3
に対応するｑi 、すなわち被加数Ａ７１の上位（ｎ−ｍ
＋１）ビット７５と加数Ｂ７２の上位（ｎ−ｍ＋１）ビ
ット７６の和ｑi の各ビットがすべて０であることを、
言い替えれば式(7) と式(8) においてｋi ＝０，（ｍ−
１≦ｉ≦ｎ）としたときの式(10)を判定して第３の比較
器出力８１を生成する。
件9-1 に対応するｑi 、すなわち被加数Ａ７１の上位
（ｎ−ｍ＋１）ビット７５と加数Ｂ７２の上位（ｎ−ｍ
＋１）ビット７６の和ｑi の各ビットのうち、最下位ビ
ットのみ０で残りがすべて１であることを、言い替えれ
ば式(7) と式(8) においてｋm-1 ＝０かつｋi ＝１，
（ｍ≦ｉ≦ｎ）としたときの式(10)を判定して第１の比
較器出力７９を生成し、第２の高速加算比較器６３では
条件9-2 、すなわち被加数Ａ７１の上位（ｎ−ｍ＋１）
ビット７５と加数Ｂ７２の上位（ｎ−ｍ＋１）ビット７
６の和ｑi の各ビットがすべて１であることを、言い替
えれば式(7) と式(8) においてｋi ＝１，（ｍ−１≦ｉ
≦ｎ）としたときの式(10)を判定して第２の比較器出力
８０を生成し、第３の高速加算比較器６４では条件9-3
に対応するｑi 、すなわち被加数Ａ７１の上位（ｎ−ｍ
＋１）ビット７５と加数Ｂ７２の上位（ｎ−ｍ＋１）ビ
ット７６の和ｑi の各ビットがすべて０であることを、
言い替えれば式(7) と式(8) においてｋi ＝０，（ｍ−
１≦ｉ≦ｎ）としたときの式(10)を判定して第３の比較
器出力８１を生成する。
【００５４】デコーダ６５は、図１０に示す真理値表を
持つ組合せ回路で、被加数Ａ７１と加数Ｂ７２を加算し
たときの第（ｍ−２）ビットから第（ｍ−１）ビットへ
のキャリ７８と、第１，第２，第３の高速加算比較器６
２，６３，６４の比較器出力それぞれ７９，８０，８１
を参照し、図９に示した条件が満たされる以下の３通り
の場合のみオーバフロは発生していないとみなし偽をオ
ーバフロ検出結果８２に出力し、それ以外の場合、オー
バフロが発生したとして真を出力する。オーバフロが発
生しない条件は、第１の高速加算比較器６２の出力７９
が真、かつキャリ７８が真で、条件9-1 が満たされると
き、第２の高速加算比較器６３の出力８０が真で、条件
9-2 が満たされるとき、第３の高速加算比較器６４の出
力８１が真かつキャリ７８が偽で、条件9-3 が満たされ
るときの３通りである。同時に複数の加算比較器の出力
が真になることはないため、このような条件に対しては
デコーダ６５の出力は定義する必要がない。
持つ組合せ回路で、被加数Ａ７１と加数Ｂ７２を加算し
たときの第（ｍ−２）ビットから第（ｍ−１）ビットへ
のキャリ７８と、第１，第２，第３の高速加算比較器６
２，６３，６４の比較器出力それぞれ７９，８０，８１
を参照し、図９に示した条件が満たされる以下の３通り
の場合のみオーバフロは発生していないとみなし偽をオ
ーバフロ検出結果８２に出力し、それ以外の場合、オー
バフロが発生したとして真を出力する。オーバフロが発
生しない条件は、第１の高速加算比較器６２の出力７９
が真、かつキャリ７８が真で、条件9-1 が満たされると
き、第２の高速加算比較器６３の出力８０が真で、条件
9-2 が満たされるとき、第３の高速加算比較器６４の出
力８１が真かつキャリ７８が偽で、条件9-3 が満たされ
るときの３通りである。同時に複数の加算比較器の出力
が真になることはないため、このような条件に対しては
デコーダ６５の出力は定義する必要がない。
【００５５】図１１に、第３の実施例（図８）に用いた
第１の高速加算比較器６２と第２の高速加算比較器６３
と第３の高速加算比較器６４とデコータ６５を論理ゲー
トレベルで実現した例を示す。加算器６１は、キャリ先
見加算器やキャリ選択加算器などの一般的なキャリ伝搬
加算器であるため、ここでは内部構成を特に規定しな
い。
第１の高速加算比較器６２と第２の高速加算比較器６３
と第３の高速加算比較器６４とデコータ６５を論理ゲー
トレベルで実現した例を示す。加算器６１は、キャリ先
見加算器やキャリ選択加算器などの一般的なキャリ伝搬
加算器であるため、ここでは内部構成を特に規定しな
い。
【００５６】さらに、図１２〜１５を参照しながら、符
号つき数の加算オーバフロ検出を行う第４の実施例を説
明する。本発明の第４の実施例は、ｎビット長の符号つ
き数の加算結果がｍ（ｍ≦ｎ）ビット長で正しく表現で
きずオーバフロすることを検出するもので、図１２に示
すように、ｎビット長の被加数Ａ１０１の下位（ｍ−
１）ビット１０３およびｎビット長の加数Ｂ１０２の下
位（ｍ−１）ビット１０４を加算する（ｍ−１）ビット
長以上の加算器９１と、被加数Ａ１０１の第（ｍ−１）
ビットと第ｍビット１０５および加数Ｂ１０２の第（ｍ
−１）ビットと第ｍビット１０６を加算する２ビット加
算器９２と、ｎビット長の被加数Ａ１０１の上位（ｎ−
ｍ−１）ビット１０７およびｎビット長の加数Ｂ１０２
の上位（ｎ−ｍ−１）ビット１０８を加算した結果の各
ビットが、すべて１に等しいことを検出する第１の高速
加算比較器９３と、同じくすべて０に等しいことを検出
する第２の高速加算比較器９４と、２ビット加算器９２
の加算結果上位ビット１１２を参照し、第１の高速加算
比較器９３の出力１１３か第２の高速加算比較器９４の
出力１１４のいずれかを選択するセレクタ９５と、加算
器９１から取り出される第（ｍ−２）ビットから第（ｍ
−１）ビットへのキャリ１１０、２ビット加算器９２の
加算結果の下位ビット１１１、同じく上位ビット１１２
およびセレクタ９５の出力１１５の計４ビットからオー
バフロ検出結果１１６を生成するデコーダ９６から構成
される。
号つき数の加算オーバフロ検出を行う第４の実施例を説
明する。本発明の第４の実施例は、ｎビット長の符号つ
き数の加算結果がｍ（ｍ≦ｎ）ビット長で正しく表現で
きずオーバフロすることを検出するもので、図１２に示
すように、ｎビット長の被加数Ａ１０１の下位（ｍ−
１）ビット１０３およびｎビット長の加数Ｂ１０２の下
位（ｍ−１）ビット１０４を加算する（ｍ−１）ビット
長以上の加算器９１と、被加数Ａ１０１の第（ｍ−１）
ビットと第ｍビット１０５および加数Ｂ１０２の第（ｍ
−１）ビットと第ｍビット１０６を加算する２ビット加
算器９２と、ｎビット長の被加数Ａ１０１の上位（ｎ−
ｍ−１）ビット１０７およびｎビット長の加数Ｂ１０２
の上位（ｎ−ｍ−１）ビット１０８を加算した結果の各
ビットが、すべて１に等しいことを検出する第１の高速
加算比較器９３と、同じくすべて０に等しいことを検出
する第２の高速加算比較器９４と、２ビット加算器９２
の加算結果上位ビット１１２を参照し、第１の高速加算
比較器９３の出力１１３か第２の高速加算比較器９４の
出力１１４のいずれかを選択するセレクタ９５と、加算
器９１から取り出される第（ｍ−２）ビットから第（ｍ
−１）ビットへのキャリ１１０、２ビット加算器９２の
加算結果の下位ビット１１１、同じく上位ビット１１２
およびセレクタ９５の出力１１５の計４ビットからオー
バフロ検出結果１１６を生成するデコーダ９６から構成
される。
【００５７】第４の実施例では、まず、ｎビット長の被
加数Ａ１０１の下位（ｍ−１）ビット１０３とｎビット
長の加数Ｂ１０２の下位（ｍ−１）ビット１０４を加算
器９１へ入力し、加算結果１０９と第（ｍ−２）ビット
から第（ｍ−１）ビットへのキャリ１１０を取り出す。
次に、式(15)を次のように書き換え、ｑm ，ｑm-1 の項
を分離する。
加数Ａ１０１の下位（ｍ−１）ビット１０３とｎビット
長の加数Ｂ１０２の下位（ｍ−１）ビット１０４を加算
器９１へ入力し、加算結果１０９と第（ｍ−２）ビット
から第（ｍ−１）ビットへのキャリ１１０を取り出す。
次に、式(15)を次のように書き換え、ｑm ，ｑm-1 の項
を分離する。
【００５８】
【数１６】
【００５９】式(13)に示したように、符号つき数の加算
結果がオーバフロしないのは、加算結果Ｓの第（ｍ−
１）ビットから第ｎビットがすべて０もしくはすべて１
であるときであるが、図９と同様に、この条件をみたす
式(16)の右辺の各項の組合せをすべて挙げると、図１３
に示される条件12-1、条件12-2の２通りである。
結果がオーバフロしないのは、加算結果Ｓの第（ｍ−
１）ビットから第ｎビットがすべて０もしくはすべて１
であるときであるが、図９と同様に、この条件をみたす
式(16)の右辺の各項の組合せをすべて挙げると、図１３
に示される条件12-1、条件12-2の２通りである。
【００６０】図１３によればｑm 、すなわち第（ｍ−
１），第ｍビットの加算結果の上位ビット１１２を参照
すれば、オーバフロ検出回路に入力されている被加数Ａ
１０１、加数Ｂ１０２の組合せが、条件12-1、条件12-2
のうち、いずれに該当する可能性があるかを決められ
る。従って、加算結果上位ビット１１２が０であればｋ
i＝０，１であればｋi ＝１とし（いずれもｍ＋１≦ｉ
≦ｎ）、式(5) から式(10)で規定される高速加算比較を
行った結果が必要となるので、第１の高速加算比較器９
３にはｋi ＝１として全ビット１検出出力１１３を生成
させ、第２の高速加算比較器９４にはｋi ＝０として全
ビット０検出出力１１４を生成させ、上位ビット１１２
が１のとき全ビット１検出出力１１３を、上位ビット１
１２が０のとき全ビット０検出出力１１４をセレクタ９
５で選択してセレクタ出力１１５として出力する。する
と、図１２より、キャリ１０９、２ビット加算器９２の
加算結果の上位ビット１１２、下位ビット１１１、セレ
クタ９５の出力１１５の計４ビットから、図１４に示す
真理値表を持つデコーダ９６を用いオーバフロ検出結果
１１６を生成できる。
１），第ｍビットの加算結果の上位ビット１１２を参照
すれば、オーバフロ検出回路に入力されている被加数Ａ
１０１、加数Ｂ１０２の組合せが、条件12-1、条件12-2
のうち、いずれに該当する可能性があるかを決められ
る。従って、加算結果上位ビット１１２が０であればｋ
i＝０，１であればｋi ＝１とし（いずれもｍ＋１≦ｉ
≦ｎ）、式(5) から式(10)で規定される高速加算比較を
行った結果が必要となるので、第１の高速加算比較器９
３にはｋi ＝１として全ビット１検出出力１１３を生成
させ、第２の高速加算比較器９４にはｋi ＝０として全
ビット０検出出力１１４を生成させ、上位ビット１１２
が１のとき全ビット１検出出力１１３を、上位ビット１
１２が０のとき全ビット０検出出力１１４をセレクタ９
５で選択してセレクタ出力１１５として出力する。する
と、図１２より、キャリ１０９、２ビット加算器９２の
加算結果の上位ビット１１２、下位ビット１１１、セレ
クタ９５の出力１１５の計４ビットから、図１４に示す
真理値表を持つデコーダ９６を用いオーバフロ検出結果
１１６を生成できる。
【００６１】図１５に、第４の実施例（図１３）に用い
た２ビット加算器９２、第１の高速加算比較器９３、第
２の高速加算比較器９４、セレクタ９５、デコーダ９６
を論理ゲートレベルで実現した例を示す。加算器６１
は、キャリ先見加算器やキャリ選択加算器などの一般的
なキャリ伝搬加算器であるため、ここでは内部構成を特
に規定しない。
た２ビット加算器９２、第１の高速加算比較器９３、第
２の高速加算比較器９４、セレクタ９５、デコーダ９６
を論理ゲートレベルで実現した例を示す。加算器６１
は、キャリ先見加算器やキャリ選択加算器などの一般的
なキャリ伝搬加算器であるため、ここでは内部構成を特
に規定しない。
【００６２】最後に、図１６に示す本発明の第５の実施
例では、第４の実施例に２個含まれる高速加算比較器
を、１個の高速加算比較器で置き換えた構成をとってい
る。図１３に示した第４の実施例では、加算結果上位ビ
ット１１２の値を参照し、全ビット１検出出力１１３ま
たは全ビット０検出出力１１４のいずれかを選択し出力
していたが、図１６に示す第５の実施例では、１個の高
速加算比較器９７に対し、加算結果上位ビット１１２の
値が０からｋi ＝０を与え、１からｋi ＝１を与えて
（いずれもｍ＋１≦ｉ≦ｎ）高速加算比較器出力１１７
を得る。高速加算比較器出力１１７は、図１２における
セレクタ出力１１５と等価であるため、加算器９１、２
ビット加算器９２、デコーダ９６の構成は第４の実施例
と同等である。
例では、第４の実施例に２個含まれる高速加算比較器
を、１個の高速加算比較器で置き換えた構成をとってい
る。図１３に示した第４の実施例では、加算結果上位ビ
ット１１２の値を参照し、全ビット１検出出力１１３ま
たは全ビット０検出出力１１４のいずれかを選択し出力
していたが、図１６に示す第５の実施例では、１個の高
速加算比較器９７に対し、加算結果上位ビット１１２の
値が０からｋi ＝０を与え、１からｋi ＝１を与えて
（いずれもｍ＋１≦ｉ≦ｎ）高速加算比較器出力１１７
を得る。高速加算比較器出力１１７は、図１２における
セレクタ出力１１５と等価であるため、加算器９１、２
ビット加算器９２、デコーダ９６の構成は第４の実施例
と同等である。
【００６３】図１７に、第５の実施例（図１６）に用い
た２ビット加算器９２、高速加算比較器９７、セレクタ
９５、デコーダ９６を論理ゲートレベルで実現した例を
示す。以上説明した第５の実施例によれば、第４の実施
例で２個必要であった高速加算比較器の個数を１個に削
減し、回路を簡素化したにもかかわらず、オーバフロ検
出結果１１６を第４の実施例とほぼ同等の速度で生成で
きる。
た２ビット加算器９２、高速加算比較器９７、セレクタ
９５、デコーダ９６を論理ゲートレベルで実現した例を
示す。以上説明した第５の実施例によれば、第４の実施
例で２個必要であった高速加算比較器の個数を１個に削
減し、回路を簡素化したにもかかわらず、オーバフロ検
出結果１１６を第４の実施例とほぼ同等の速度で生成で
きる。
【００６４】なお、符号なし数のオーバフロを検出する
第１，第２の実施例のうちいずれか１つと、符号つき数
のオーバフロを検出する第３，第４，第５の実施例のう
ちいずれか１つを組合わせ、入力が符号なし数と想定し
た時のオーバフロ、および入力が符号つき数と想定した
時のオーバフロのいずれか、もしくは両方を検出する加
算オーバフロ検出器の構成を考えることができる。特
に、第１の実施例と第３の実施例、第１の実施例と第４
の実施例、第２の実施例と第５の実施例はそれぞれ類似
点が多く、両者を組合わせると大部分の回路を共有で
き、効率よく符号なし数と符号つき数を扱えるオーバフ
ロ検出回路を構成できる。
第１，第２の実施例のうちいずれか１つと、符号つき数
のオーバフロを検出する第３，第４，第５の実施例のう
ちいずれか１つを組合わせ、入力が符号なし数と想定し
た時のオーバフロ、および入力が符号つき数と想定した
時のオーバフロのいずれか、もしくは両方を検出する加
算オーバフロ検出器の構成を考えることができる。特
に、第１の実施例と第３の実施例、第１の実施例と第４
の実施例、第２の実施例と第５の実施例はそれぞれ類似
点が多く、両者を組合わせると大部分の回路を共有で
き、効率よく符号なし数と符号つき数を扱えるオーバフ
ロ検出回路を構成できる。
【００６５】
【発明の効果】以上説明したように、本発明による高速
加算オーバフロ検出回路は、高速加算比較器を用いるこ
とで、実現可能なハードウェア規模で、加算と並行して
高速にオーバフロを行なえる加算オーバフロ検出回路を
提供できるという効果がある。また、被加数と加数の部
分的な加算結果をもとに、高速加算比較器の目標値を変
えることで、高速加算比較器の個数を減らせ、さらにハ
ードウェア規模を小さくできるという効果がある。
加算オーバフロ検出回路は、高速加算比較器を用いるこ
とで、実現可能なハードウェア規模で、加算と並行して
高速にオーバフロを行なえる加算オーバフロ検出回路を
提供できるという効果がある。また、被加数と加数の部
分的な加算結果をもとに、高速加算比較器の目標値を変
えることで、高速加算比較器の個数を減らせ、さらにハ
ードウェア規模を小さくできるという効果がある。
【図１】符号なし数を扱う本発明の第１の実施例の加算
オーバフロ検出回路を示すブロック図である。
オーバフロ検出回路を示すブロック図である。
【図２】符号なし数がオーバフロしない条件を示す第１
の対照図である。
の対照図である。
【図３】第１の実施例を論理ゲートで実現した例を示す
回路図である。
回路図である。
【図４】同上の動作を示すタイミングチャートである。
【図５】符号なし数を扱う本発明の第２の実施例の加算
オーバフロ検出回路を示すブロック図である。
オーバフロ検出回路を示すブロック図である。
【図６】符号なし数がオーバフロしない条件を示す第２
の対照図である。
の対照図である。
【図７】第２の実施例を論理ゲートで実現した例を示す
回路図である。
回路図である。
【図８】符号つき数を扱う本発明の第３の実施例の加算
オーバフロ検出回路を示すブロック図である。
オーバフロ検出回路を示すブロック図である。
【図９】符号つき数がオーバフロしない条件を示す第１
の対照図である。
の対照図である。
【図１０】第３の実施例で用いられるデコーダの入出力
を定義する真理値の対照図である。
を定義する真理値の対照図である。
【図１１】第３の実施例を論理ゲートで実現した例を示
す回路図である。
す回路図である。
【図１２】符号つき数を扱う本発明の第４の実施例の加
算オーバフロ検出回路を示すブロック図である。
算オーバフロ検出回路を示すブロック図である。
【図１３】符号つき数がオーバフロしない条件を示す第
２の対照図である。
２の対照図である。
【図１４】第４の実施例で用いられるデコーダの入出力
を定義する真理値の対照図である。
を定義する真理値の対照図である。
【図１５】第４の実施例を論理ゲートで実現した例を示
す回路図である。
す回路図である。
【図１６】符号つき数を扱う本発明の第５の実施例の加
算オーバフロ検出回路を示すブロック図である。
算オーバフロ検出回路を示すブロック図である。
【図１７】第５の実施例を論理ゲートで実現した例を示
す回路図である。
す回路図である。
【図１８】従来例の基本構成を示すブロック図である。
【図１９】同上の動作を示すタイミングチャートであ
る。
る。
【図２０】特開平３−６２１２４号公報に開示された従
来の構成を示すブロック図である。
来の構成を示すブロック図である。
【図２１】同上の動作を示すタイミングチャートであ
る。
る。
１ 加算器 ２ 第１の高速加算比較器 ３ 第２の高速加算比較器 ４ セレクタ１１ 被加数Ａ１２ 加数Ｂ１３ 被加数Ａの下位ｍビット１４ 加数Ｂの下位ｍビット１５ 被加数Ａの上位（ｎ−ｍ）ビット１６ 加数Ｂの上位（ｎ−ｍ）ビット１７ 加算結果１８ キャリ１９ 全ビット１検出出力２０ 全ビット０検出出力２１ オーバフロ検出結果 ３１ 加算器 ３２ 半加算器 ３３ 高速加算比較器 ３４ 不一致検出器４０ 被加数Ａ４１ 加数Ｂ４２ 被加数Ａの下位ｍビット４３ 加数Ｂの下位ｍビット４４ 被加数Ａの第ｍビット４５ 加数Ｂの第ｍビット４６ 被加数Ａの上位（ｎ−ｍ−１）ビット４７ 加数Ｂの上位（ｎ−ｍ−１）ビット４８ 加算結果４９ キャリ５０ 半加算器出力５１ 一致検出出力５２ オーバフロ検出結果 ６１ 加算器 ６２ 第１の高速加算比較器 ６３ 第２の高速加算比較器 ６４ 第３の高速加算比較器 ６５ デコーダ７１ 被加数Ａ７２ 加数Ｂ７３ 被加数Ａの下位（ｍ−１）ビット７４ 加数Ｂの下位（ｍ−１）ビット７５ 被加数Ａの上位（ｎ−ｍ＋１）ビット７６ 加数Ｂの上位（ｎ−ｍ＋１）ビット７７ 加算結果７８ キャリ７９ 第１の高速加算比較器出力８０ 第２の高速加算比較器出力８１ 第３の高速加算比較器出力８２ オーバフロ検出結果 ９１ 加算器 ９２ ２ビット加算器 ９３ 第１の高速加算比較器 ９４ 第２の高速加算比較器 ９５ セレクタ ９６ デコーダ ９７ 高速加算比較器１０１ 被加数Ａ１０２ 加数Ｂ１０３ 被加数Ａの下位（ｍ−１）ビット１０４ 加数Ｂの下位（ｍ−１）ビット１０５ 被加数Ａの第（ｍ−１）ビットと第ｍビット１０６ 加数Ｂの第（ｍ−１）ビットと第ｍビット１０７ 被加数Ａの上位（ｎ−ｍ−１）ビット１０８ 加数Ｂの上位（ｎ−ｍ−１）ビット１０９ 加算結果１１０ キャリ１１１ 加算結果下位ビット１１２ 加算結果上位ビット１１３ 全ビット１検出出力１１４ 全ビット０検出出力１１５ セレクタ出力１１６ オーバフロ検出結果１１７ 高速加算比較器出力１２１ 被加数、加数を用意する処理１２２ ｍビット長加算処理１２３ 高速加算比較処理１２４ 選択処理 １３１ １６ビット長加算器 １３２ オーバフロ検出回路１４１ 被加数Ａ１４２ 加数Ｂ１４３ 加算結果１４４ ビット１５からのキャリ１４５ オーバフロ検出結果１４６ 被加数、加数を用意する処理１４７ １６ビット長加算処理１４８ オーバフロ検出処理 １５１ １６ビット長加算器 １５２ オーバフロ検出回路１６１ 被加数Ａ１６２ 加数Ｂ１６３ 被加数Ａの第１４，１５ビット１６４ 加数Ｂの第１４，１５ビット１６５ 加算結果１６６ ビット１３からのキャリ１６７ オーバフロ検出結果１７１ 被加数、加数を用意する処理１７２ １６ビット長加算処理１７３ 上位２ビット加算処理１７４ オーバフロ検出処理
Claims (6)
- 【請求項１】 ｎビット長の符号なし数の加算結果がｍ
（ｍ≦ｎ）ビット長で正しく表現できずオーバフロする
ことを検出する回路において、 ｎビット長の被加数の下位ｍビットおよびｎビット長の
加数の下位ｍビットを加算するｍビット長以上の加算器
と、 被加数の上位（ｎ−ｍ）ビットおよび加数の上位（ｎ−
ｍ）ビットを加算した結果の各ビットが、すべて１に等
しいことを検出する第１の高速加算比較器と、 被加数の上位（ｎ−ｍ）ビットおよび加数の上位（ｎ−
ｍ）ビットを加算した結果の各ビットが、すべて０に等
しいことを検出する第２の高速加算比較器と、 前記加算器から取り出される第（ｍ−１）ビットから第
ｍビットへのキャリを参照し、前記第１の高速加算比較
器の全ビット１検出出力か前記第２の高速加算比較器の
全ビット０検出出力のいずれかを選択し論理反転して、
オーバフロ検出結果として出力するセレクタから構成さ
れる、加算オーバフロ検出回路。 - 【請求項２】 ｎビット長の符号なし数の加算結果がｍ
（ｍ≦ｎ）ビット長で正しく表現できずオーバフロする
ことを検出する回路において、 ｎビット長の被加数の下位ｍビットおよびｎビット長の
加数の下位ｍビットを加算するｍビット長以上の加算器
と、 被加数の第ｍビットおよび加数の第ｍビットを加算する
半加算器と、 被加数の上位（ｎ−ｍ−１）ビットおよび加数の上位
（ｎ−ｍ−１）ビットを加算した結果の各ビットが、前
記半加算器の出力に等しいことを検出する高速加算比較
器と、 前記加算器から取り出される第（ｍ−１）ビットから第
ｍビットへのキャリおよび前記高速加算比較器の一致検
出出力が等しくないことを判定し、オーバフロ検出結果
として出力する不一致検出器から構成される、加算オー
バフロ検出回路。 - 【請求項３】 ｎビット長の符号つき数の加算結果がｍ
（ｍ≦ｎ）ビット長で正しく表現できずオーバフロする
ことを検出する回路において、 ｎビット長の被加数の下位（ｍ−１）ビットおよびｎビ
ット長の加数の下位（ｍ−１）ビットを加算する（ｍ−
１）ビット長以上の加算器と、 被加数の上位（ｎ−ｍ＋１）ビットおよび加数の上位
（ｎ−ｍ＋１）ビットを加算した結果の各ビットが、最
下位ビットを除きすべて１に等しいことを検出する第１
の高速加算比較器と、 被加数の上位（ｎ−ｍ＋１）ビットおよび加数の上位
（ｎ−ｍ＋１）ビットを加算した結果の各ビットが、す
べて１に等しいことを検出する第２の高速加算比較器
と、 被加数の上位（ｎ−ｍ＋１）ビットおよび加数の上位
（ｎ−ｍ＋１）ビットを加算した結果の各ビットが、す
べて０に等しいことを検出する第３の高速加算比較器
と、 前記加算器から取り出される第（ｍ−２）ビットから第
（ｍ−１）ビットへのキャリ、前記第１の高速加算比較
器の出力、前記第２の高速加算比較器の出力、前記第３
の高速加算比較器の出力の計４ビットからオーバフロ検
出結果を生成するデコーダから構成される、加算オーバ
フロ検出回路。 - 【請求項４】 ｎビット長の符号つき数の加算結果がｍ
（ｍ≦ｎ）ビット長で正しく表現できずオーバフロする
ことを検出する回路において、 ｎビット長の被加数の下位（ｍ−１）ビットおよびｎビ
ット長の加数の下位（ｍ−１）ビットを加算する（ｍ−
１）ビット長以上の加算器と、 被加数の第（ｍ−１）から第ｍビットと、加数の第（ｍ
−１）から第ｍビットを加算する２ビット加算器と、 ｎビット長の被加数の上位（ｎ−ｍ−１）ビットおよび
ｎビット長の加数の上位（ｎ−ｍ−１）ビットを加算し
た結果の各ビットが、すべて１に等しいことを検出する
第１の高速加算比較器と、 ｎビット長の被加数の上位（ｎ−ｍ−１）ビットおよび
ｎビット長の加数の上位（ｎ−ｍ−１）ビットを加算し
た結果の各ビットが、すべて０に等しいことを検出する
第２の高速加算比較器と、 前記２ビット加算器の加算結果の上位ビットを参照し、
前記第１の高速加算比較器の全ビット１検出出力か前記
第２の高速加算比較器の全ビット０検出出力のいずれか
を選択するセレクタと、 前記加算器から取り出される第（ｍ−２）ビットから第
（ｍ−１）ビットへのキャリ、前記２ビット加算器の加
算結果の上位ビット、および下位ビット、前記セレクタ
の出力の計４ビットからオーバフロ検出結果を生成する
デコーダから構成される、加算オーバフロ検出回路。 - 【請求項５】 第１の高速加算比較器、第２の高速加算
比較器、セレクタの代わりに、ｎビット長の被加数の上
位（ｎ−ｍ−１）ビットおよびｎビット長の加数の上位
（ｎ−ｍ−１）ビットを加算した結果の各ビットが、す
べて２ビット加算器の加算結果の上位ビットに等しいこ
とを検出する高速加算比較器を備えた請求項４記載の加
算オーバフロ検出回路。 - 【請求項６】 請求項１もしくは請求項２に記載した、
符号なし数を扱う加算オーバフロ検出回路のうちいずれ
か１個と、 請求項３、請求項４、請求項５に記載した、符号つき数
を扱う加算オーバフロ検出回路のうちいずれか１個から
構成される、符号なし数および符号つき数の両方が扱え
る加算オーバフロ検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041435A JP2789577B2 (ja) | 1995-02-07 | 1995-02-07 | 加算オーバフロ検出回路 |
| US08/597,189 US5745397A (en) | 1995-02-07 | 1996-02-06 | Addition overflow detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041435A JP2789577B2 (ja) | 1995-02-07 | 1995-02-07 | 加算オーバフロ検出回路 |
Publications (2)
| Publication Number | Publication Date |
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Cited By (1)
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|---|---|---|---|---|
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