JPH0370416B2 - - Google Patents
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- JPH0370416B2 JPH0370416B2 JP63290385A JP29038588A JPH0370416B2 JP H0370416 B2 JPH0370416 B2 JP H0370416B2 JP 63290385 A JP63290385 A JP 63290385A JP 29038588 A JP29038588 A JP 29038588A JP H0370416 B2 JPH0370416 B2 JP H0370416B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Description
Ａ 産業上の利用分野
本発明はデータ処理システムの技術、より具体
的に言えば、パリテイ・ビツト値発生用の算術演
算回路に関する。 Ｂ 従来の技術 数値の１バイト表示、または複数バイト表示に
関連したパリテイ・ビツトを発生する技術は、従
来から、１バイト表示、または複数バイト表示に
おいて生ずる１ビツト・エラーを検出し、そし
て、適当な回路で、そのエラーを訂正することを
保証するための手段に使用されている。通信媒体
を介して、１バイト表示、または複数バイト表示
を伝送している間で発生するエラーを検出するた
めに、パリテイ・ビツトを発生することが広く行
われている。慣習的に、パリテイは偶数パリテイ
か、奇数パリテイのいずれかである。奇数パリテ
イは、パリテイ・ビツトが関連しているバイト表
示、即ち、１バイト表示、または複数バイト表示
が、奇数個のバイナリ１のビツトを含んでいると
き、バイナリ１を有するパリテイ・ビツトＰとし
て定義される。偶数パリテイは、パリテイが関連
している１バイト表示、または複数バイト表示
が、偶数個のバイナリ１のビツトを含んでいると
き、バイナリ値、パリテイ・ビツトPe＝１とし
て定義される。説明を簡明にするために、ここで
説明するパリテイの形式は、奇数パリテイを使用
するものとして説明する。偶数パリテイを採用す
るか、または奇数パリテイを採用するかは、単な
る選択の問題であつて、いずれの形式を用いて
も、同じ結果を与える。 Ｎビツト加算器の和出力のパリテイを発生する
ための従来の技術は、Ｎビツトの和に関連した奇
数パリテイ値のための１個のパリテイ・ビツトを
発生するために、Ｎビツト排他的オア回路（実際
は排他的オアのトリー回路）に和出力のＮ個のビ
ツトを印加していた。パリテイを発生するため
の、このような従来の技術の問題点として、従来
のパリテイ発生回路は、排他的オア式のパリテイ
発生回路のＮビツト入力に対して、Ｎ個のビツト
すべてを入力してＮビツトの和を発生するため
に、Ｎ個のビツトのすべてを経て伝播する繰上げ
ビツトを待たなければならないので、動作時間が
長くなるという弱点がある。Ｎビツト加算器の和
出力のパリテイを完了するのに要する期間を減少
するために、従来から多くの試みがなされてき
た。然しながら、これらの試みは、高速で、複雑
な論理機能を実行するのに多くの論理回路を必要
とする結果、集積回路チツプに大きな領域を必要
とする回路か、または、パリテイ値を設定するの
に十分な情報を発生するための論理回路が多数に
なり、回路を伝播する信号の遅延のために、相対
的に動作速度が低くなる回路かの何れかであつ
て、満足すべきものがなかつた。 Ｃ 発明が解決しようとする問題点 本発明の目的は、加算器の出力において、新規
な方法によりパリテイ値を発生させることにあ
る。 本発明の他の目的は、加算器の出力において、
従来よりも高速にパリテイ値を発生させることに
ある。 本発明の他の目的は、論理チツプの価格を低減
し、かつ回路遅延を小さくすることのできる加算
器の和出力のパリテイ値を発生させることにあ
る。 Ｄ 問題点を解決するための手段 本発明のパリテイ発生回路は、数値の加算前
か、または数値の加算後において、数値のパリテ
イの属性に基づく利益を享受することが出来る。
本発明は、加算器により発生される数値の和出力
の低位ビツト部分から高位ビツトへの繰上げ入力
が発生される前に、加算器の高位ビツトにパリテ
イを発生させるパリテイ・トグル手段に特徴があ
る。加算演算処理全体の結果としての和出力は、
下位ビツト部分における和出力の上位ビツトへの
繰上げが、和出力の下位ビツト部分で有効になつ
た時、迅速に調整される。本発明のパリテイ・ト
グル手段は、上位ビツトの和と調整を開始する前
に、低位ビツトの加算演算動作によつて生じる繰
上げ出力の発生を待つための長い遅延時間を生ず
ることなく、迅速にパリテイの調整を行うことが
出来る。 Ｅ 実施例 本発明の１実施例を第１図のブロツク図及び別
表の第１表を用いて以下に説明する。本発明に従
つた加算器の和出力用のパリテイ発生器が第１図
に示されている。第１入力のオペランドＡは、第
１図の第１のレジスタ１０に印加されるＭ個の高
位ビツトAHと、Ｎ個の低位ビツトALとを持つ
ている。第２入力のオペランドＢは、第１図の第
１レジスタ１２に印加されるＭ個の高位ビツト
BHと、Ｎ個の低位ビツトBLとを持つている。
オペランドＡ及びＢは、パリテイ発生回路に関連
した２つの入力加算器に印加される。その加算演
算による和がそのパリテイを設定させるが、これ
が本発明のパリテイ発生装置の目的である。 第１図のパリテイ発生回路は、第１のレジスタ
１０からのＭ個のビツトの第１のオペランドAH
と、第２のレジスタ１２からのＭ個のビツトの第
２のオペランドBHとを入力として持つ第１のＭ
ビツト加算器１４を有しており、この加算器１４
は、繰上げ無しでＭ個の高位ビツトの和を発生す
る。本発明に従つて、第１の加算器１４は繰上げ
入力を使用しない。従つて、加算器１４の回路を
実現する場合、任意の加算回路を用いることが出
来るけれども、ただし、その繰上げ入力端子は無
能にしなければならないこと、即ち繰上げ入力端
子を論理ゼロに接続することが通常必要である。 第１図の第１のパリテイ発生回路１６は、繰上
げなしの高位パリテイ・ビツトの出力PH′を発生
するために、Ｍビツト加算器１４の和出力に接続
されている。 パリテイ・トグル（toggle）手段１８が第１図
に示されている。パリテイ・トグル手段１８は、
パリテイ・トグル動作を遂行するランダム・アク
セス・メモリ（RAM）か、読取り専用メモリ
（ROM）か、プログラム・ロジツク・アレー
（PLA）か、または複合論理機能回路であつてよ
い。パリテイ・トグル回路１８は、Ｍビツト加算
器１４の和出力に接続された入力を持つており、
Ｍビツト加算器１４の和出力中の最初のバイナリ
値０の右にバイナリ値１の数が偶数個存在する場
合に、バイナリ値１を持つパリテイ・トグルを発
生する。上述とは反対に、若し、Ｍビツト加算器
１４の和出力中の最初のバイナリ値０の右にバイ
ナリ値１の数が奇数個存在していれば、パリテ
イ・トグル手段１８によつて発生されるパリテ
イ・トグルは、バイナリ値ゼロを持つことにな
る。Ｍビツト・レジスタ１５が、加算器１４の和
出力と、パリテイ発生回路１６及びパリテイ・ト
グル回路１８との間に示されており、このレジス
タ１５は、加算器１４からの和出力を臨時に記憶
するための目的に使用される。 更に、第１図に示した本発明のパリテイ発生回
路２２は、レジスタ１０から第１のオペランド入
力として印加されるＮビツト値ALと、レジスタ
１２から第２のオペランド入力として印加される
Ｎビツト値BLとを持つ第２のＮビツト加算器２
０を含んでいる。加算器２０は低位のＮ個のビツ
トの和SLと、低位繰上げビツトCLとを発生す
る。 Ｎビツト・レジスタ２１は加算器２０からの和
の値の出力を臨時に記憶するために、加算器２０
の和出力に接続されている。加算器２０の低位繰
上げビツト出力に接続されている単一のビツト・
レジスタ２３は、低位繰上げビツトCLのために
同様な臨時の記憶装置を与える。 第１図に示した第２のパリテイ発生回路２２
は、低位繰上げビツトPLを発生するために、Ｎ
ビツト加算器２０の和出力に、レジスタ２１を介
して接続された入力を持つている。 アンド・ゲート２４は第１及び第２の入力と、
１つの出力とを持ち、その第１の入力はパリテイ
回路１８からのパリテイ・トグルのビツト出力に
接続され、第２の入力はレジスタ２３を介して、
Ｎビツト加算器２０からの低位繰上げビツトCL
出力に接続されている。 ３個の入力を持つ排他的オア回路２６が第１図
に示されており、その第１の入力は、アンド・ゲ
ート２４の出力に接続され、その第２の入力は、
第１パリテイ発生回路１６の、繰上げビツトを持
たない高位パリテイ・ビツトの出力PH′に接続さ
れており、そして第３の入力は、第２パリテイ発
生回路２２の低位パリテイ・ビツトPLに接続さ
れている。３入力の排他的オア回路２６の出力
は、オペランドＡ及びＢの和のパリテイPSであ
る。 本発明の他の実施例において、第１図のレジス
タ１０及び１２を省略して、入力Ａ及びＢを加算
器１４及び２０に直接印加することが出来る。同
様に、レジスタ１５，２１及び２３もまた、第１
図の回路から取り除くことが可能である。 アンド・ゲート２４及び排他的オア回路２６
は、上述したPSを得るために、４個のバイナリ
値、即ちPtpg、PH′、CL及びPLを、論理的にア
ンド化及び排他的オア化することによつて、これ
らの４個の入力を組合せる複合論理動作を遂行す
る。この複合論理動作を遂行させるために、基本
的な論理素子を組合せた他の多くの回路がある。 ここで説明している実施例は、パリテイ発生回
路１６及び２２に対する奇数パリテイに基づいて
説明している。パリテイ発生回路１６が偶数パリ
テイである場合、パリテイ発生回路１６は、補数
バイナリ値（否定PH′、即ちnotPH′）を出力し、
その出力は、反転動作または同様な論理動作によ
つて論理的に補償することが出来る。パリテイ発
生回路２２が奇数パリテイの代りに、偶数パリテ
イが用いられた場合、パリテイ発生回路２２につ
いても同様なことが当て嵌まる。 別表の第１表を参照すると、パリテイ・トグル
の原理が示されている。第１表の例の第１行目に
は、左側（増分前）が０、右側（増分後）が１の
ビツト列が示されている。また２行目には、左側
が01、右側が10のビツト列が示されている。つま
り左側から右側へ、第１行目から第２行目へと順
次増加するビツト列が示されている。これらのビ
ツト列は、第１図のＭビツト加算器１４の出力
SH′の下位ビツトの種々の態様を示すものであ
る。第１表から明らかなように、第１行目、第３
行目、第５行目のビツト列に対し、トグル・パリ
テイは１、第２行目、第４行目のビツト列に対
し、トグル・パリテイは０となる。換言すると、
奇数行のビツト列が１、偶数行のビツト列が０と
なる。第１表の下段に、これらの関係が原則とし
て示されている。すなわち、下位側から見て最初
の０もしくは１のバイナリに着目し、それより下
位側の他のバイナリ値の合計が奇数か偶数かによ
り、トグル・パリテイを決定できる。なお、Ｘは
１、０（もしくは無）いずれでもよいが、第１行
目に関しては、第２行以下が適用されない場合の
み、例えばビツト列が０のみ、あるいは１のみの
ようなときに適用される。例として、01101のビ
ツト列は、第１表の第２行目、増分前のXXX01
に該当し、トグル・パリテイは０となる。 このようなパリテイ値は、パリテイ・トグル手
段１８における論理演算によつて求められる。パ
リテイ・トグル手段の動作を以下に説明する。
S0，S1，S2，………は、低位から高位へ向かう
ビツト列であり、Ｍビツト加算器１４からの出力
SH′であるとする。パリテイ・トグル手段１８の
出力端子において、パリテイ・トグルのビツト
Ptpgのバイナリ表示は、 Ｍが奇数の場合、 Ptpg＝（notS0）OR（notS2 ANDS1） OR（notS4 AND S3 AND S1） OR… OR（notSQ AND（Ｓ（Ｑ−１）AND Ｓ（Ｑ
−３）AND…AND S3 AND S1）、 である。ただし、上式においてＱ＝Ｍ−１であ
る。 Ｍが偶数の場合、 Ptpg＝（notS0）OR（notS2 AND S2） OR（notS4 AND S3 AND S1） OR… OR（notS（Ｑ−１） AND Ｓ（Ｑ−２）
AND Ｓ（Ｑ−４） AND… AND S3
AND S1） OR（SQ AND Ｓ（Ｑ−２） AND Ｓ（Ｑ
−４）AND…AND S3 AND S1）、 である。ただし、上式においてＱ＝Ｍ−１であ
る。 第２図は、16ビツトのオペランドＡ及びＢの場
合における本発明の他の実施例を示す。第２図の
例１は、Ｍ＝８及びＭ＝８になるように区分し
て、オペランドを仕切つて（partitioning）選ん
である。更に、第２図は、バイナリ値AH及び
BHが和出力SH′を発生するように加算器１４に
印加され、和出力SH′はパリテイ・トグル手段１
８及びパリテイ発生回路１６に印加されることが
示されている。SH′は、最低位ビツト値S0から最
高位ビツト値S7までのビツト列がS0＝１、S1＝
１、S2＝０、S3＝０、S4＝１、S5＝１、S6＝
１、S7＝０のビツト値を持つビツト列である。
これらの値は、Ptpgに関する上述のバイナリ表示
で説明した態様でパリテイ・トグル手段に印加さ
れる。Ｍ＝８の値が偶数なので、Ptpgは１のバイ
ナリ値を持つように、パリテイ・トグル手段１８
によつて計算される。すなわち、 PTOG＝（NOT SO）OR（NOT S2 AND
S1） OR（NOT S4 AND S3 AND S1） OR（NOT S6 AND S5 AND S3 AND
S1） OR（S7 AND S5 AND S3 AND S1） 但し、SO＝SI＝１、S2＝０、（NOT S2）
AND SI＝１、 故に、PTOG＝１。上述したように、この値
は、パリテイ・トグル手段１８によつて、アン
ド・ゲート２４に出力される。奇数パリテイであ
るパリテイ発生回路１６は、パリテイ値PH′＝１
を発生し、この値は排他的オア２６の入力の１つ
に印加される。 更に、第２図の例１において、AL及びBLの値
は、加算器２０に印加されて、第２図に示された
ような和出力SLと、繰上げ出力CL＝１とを発生
する。和出力SLは、奇数パリテイ発生回路であ
るパリテイ発生回路２２に印加され、これによ
り、排他的オア回路２６の他の入力へ出力される
パリテイ値PL＝０を発生する。加算器２０から
の繰上げ出力CLは、アンド・ゲート２４の入力
の１つに印加される。アンド・ゲート２４の出力
は、排他的オア回路２６の第３の入力に印加され
る。次に、排他的オア回路２６は、オペランドＡ
及びＢの和のための奇数パリテイである値PS＝
０を出力する。本発明に従つて、高位値AH及び
BHの演算が加算器１４によつて完了される前
に、加算器２０による低位の和の値SLの加算の
繰上げの発生を待つ必要がないことは注意を要す
る。本発明に従つて、加算器１４、パリテイ・ト
グル手段１８及びパリテイ発生回路１６の動作
は、加算器２０の動作に対して平行に遂行するこ
とが出来るので、加算器１４は低位の計算からの
繰上げ値出力を待たねばならなかつた従来の回路
に比べて、値、Ptpg、PH′、PL及びCLの結果の
論理的組合せは、より早く、アンド・ゲート２４
及び排他的オアゲート２６に入力することが出来
る。 第３図及び第４図は、オペランドの仕切りが奇
数から偶数に変更された場合、２つの６ビツト・
オペランドを加算演算するためのパリテイを発生
する回路の他の実施例を示す図である。第３図の
例2AにおけるオペランドＡ及びＢは、第４図の
例2BのオペランドＡ及びＢと同じである。然し
ながら、第３図において、AH及びBHのビツト
数のための値Ｍは奇数値であり、これに対して第
４図のＭの値は偶数値である。第３図から理解さ
れるように、パリテイ・トグル手段１８は、Ptpg
の値を１、パリテイPH′の値を０、CLの値を１、
そしてPLの値を１に発生する。これとは対照的
に、Ｍが偶数である第４図においては、パリテ
イ・トグル手段１８は、Ptpgの値を０、パリテイ
PH′の値を１、CLの値を１、そしてPLの値を１
に発生する。然しながら、第３図及び第４図から
理解されるように、２つのオペランドＡとＢの加
算演算動作の結果のパリテイは、例2A及び例2B
の両方に対してPS＝０である。従つて、本発明
はオペランドＡ及びＢの仕切りを種々の形式に選
択することが出来るのが分る。 このようにして、２つのオペランドＡ及びＢの
加算演算動作の結果のパリテイ値は、従来の方法
に比べて、より効率的に発生することが出来る。
的に言えば、パリテイ・ビツト値発生用の算術演
算回路に関する。 Ｂ 従来の技術 数値の１バイト表示、または複数バイト表示に
関連したパリテイ・ビツトを発生する技術は、従
来から、１バイト表示、または複数バイト表示に
おいて生ずる１ビツト・エラーを検出し、そし
て、適当な回路で、そのエラーを訂正することを
保証するための手段に使用されている。通信媒体
を介して、１バイト表示、または複数バイト表示
を伝送している間で発生するエラーを検出するた
めに、パリテイ・ビツトを発生することが広く行
われている。慣習的に、パリテイは偶数パリテイ
か、奇数パリテイのいずれかである。奇数パリテ
イは、パリテイ・ビツトが関連しているバイト表
示、即ち、１バイト表示、または複数バイト表示
が、奇数個のバイナリ１のビツトを含んでいると
き、バイナリ１を有するパリテイ・ビツトＰとし
て定義される。偶数パリテイは、パリテイが関連
している１バイト表示、または複数バイト表示
が、偶数個のバイナリ１のビツトを含んでいると
き、バイナリ値、パリテイ・ビツトPe＝１とし
て定義される。説明を簡明にするために、ここで
説明するパリテイの形式は、奇数パリテイを使用
するものとして説明する。偶数パリテイを採用す
るか、または奇数パリテイを採用するかは、単な
る選択の問題であつて、いずれの形式を用いて
も、同じ結果を与える。 Ｎビツト加算器の和出力のパリテイを発生する
ための従来の技術は、Ｎビツトの和に関連した奇
数パリテイ値のための１個のパリテイ・ビツトを
発生するために、Ｎビツト排他的オア回路（実際
は排他的オアのトリー回路）に和出力のＮ個のビ
ツトを印加していた。パリテイを発生するため
の、このような従来の技術の問題点として、従来
のパリテイ発生回路は、排他的オア式のパリテイ
発生回路のＮビツト入力に対して、Ｎ個のビツト
すべてを入力してＮビツトの和を発生するため
に、Ｎ個のビツトのすべてを経て伝播する繰上げ
ビツトを待たなければならないので、動作時間が
長くなるという弱点がある。Ｎビツト加算器の和
出力のパリテイを完了するのに要する期間を減少
するために、従来から多くの試みがなされてき
た。然しながら、これらの試みは、高速で、複雑
な論理機能を実行するのに多くの論理回路を必要
とする結果、集積回路チツプに大きな領域を必要
とする回路か、または、パリテイ値を設定するの
に十分な情報を発生するための論理回路が多数に
なり、回路を伝播する信号の遅延のために、相対
的に動作速度が低くなる回路かの何れかであつ
て、満足すべきものがなかつた。 Ｃ 発明が解決しようとする問題点 本発明の目的は、加算器の出力において、新規
な方法によりパリテイ値を発生させることにあ
る。 本発明の他の目的は、加算器の出力において、
従来よりも高速にパリテイ値を発生させることに
ある。 本発明の他の目的は、論理チツプの価格を低減
し、かつ回路遅延を小さくすることのできる加算
器の和出力のパリテイ値を発生させることにあ
る。 Ｄ 問題点を解決するための手段 本発明のパリテイ発生回路は、数値の加算前
か、または数値の加算後において、数値のパリテ
イの属性に基づく利益を享受することが出来る。
本発明は、加算器により発生される数値の和出力
の低位ビツト部分から高位ビツトへの繰上げ入力
が発生される前に、加算器の高位ビツトにパリテ
イを発生させるパリテイ・トグル手段に特徴があ
る。加算演算処理全体の結果としての和出力は、
下位ビツト部分における和出力の上位ビツトへの
繰上げが、和出力の下位ビツト部分で有効になつ
た時、迅速に調整される。本発明のパリテイ・ト
グル手段は、上位ビツトの和と調整を開始する前
に、低位ビツトの加算演算動作によつて生じる繰
上げ出力の発生を待つための長い遅延時間を生ず
ることなく、迅速にパリテイの調整を行うことが
出来る。 Ｅ 実施例 本発明の１実施例を第１図のブロツク図及び別
表の第１表を用いて以下に説明する。本発明に従
つた加算器の和出力用のパリテイ発生器が第１図
に示されている。第１入力のオペランドＡは、第
１図の第１のレジスタ１０に印加されるＭ個の高
位ビツトAHと、Ｎ個の低位ビツトALとを持つ
ている。第２入力のオペランドＢは、第１図の第
１レジスタ１２に印加されるＭ個の高位ビツト
BHと、Ｎ個の低位ビツトBLとを持つている。
オペランドＡ及びＢは、パリテイ発生回路に関連
した２つの入力加算器に印加される。その加算演
算による和がそのパリテイを設定させるが、これ
が本発明のパリテイ発生装置の目的である。 第１図のパリテイ発生回路は、第１のレジスタ
１０からのＭ個のビツトの第１のオペランドAH
と、第２のレジスタ１２からのＭ個のビツトの第
２のオペランドBHとを入力として持つ第１のＭ
ビツト加算器１４を有しており、この加算器１４
は、繰上げ無しでＭ個の高位ビツトの和を発生す
る。本発明に従つて、第１の加算器１４は繰上げ
入力を使用しない。従つて、加算器１４の回路を
実現する場合、任意の加算回路を用いることが出
来るけれども、ただし、その繰上げ入力端子は無
能にしなければならないこと、即ち繰上げ入力端
子を論理ゼロに接続することが通常必要である。 第１図の第１のパリテイ発生回路１６は、繰上
げなしの高位パリテイ・ビツトの出力PH′を発生
するために、Ｍビツト加算器１４の和出力に接続
されている。 パリテイ・トグル（toggle）手段１８が第１図
に示されている。パリテイ・トグル手段１８は、
パリテイ・トグル動作を遂行するランダム・アク
セス・メモリ（RAM）か、読取り専用メモリ
（ROM）か、プログラム・ロジツク・アレー
（PLA）か、または複合論理機能回路であつてよ
い。パリテイ・トグル回路１８は、Ｍビツト加算
器１４の和出力に接続された入力を持つており、
Ｍビツト加算器１４の和出力中の最初のバイナリ
値０の右にバイナリ値１の数が偶数個存在する場
合に、バイナリ値１を持つパリテイ・トグルを発
生する。上述とは反対に、若し、Ｍビツト加算器
１４の和出力中の最初のバイナリ値０の右にバイ
ナリ値１の数が奇数個存在していれば、パリテ
イ・トグル手段１８によつて発生されるパリテ
イ・トグルは、バイナリ値ゼロを持つことにな
る。Ｍビツト・レジスタ１５が、加算器１４の和
出力と、パリテイ発生回路１６及びパリテイ・ト
グル回路１８との間に示されており、このレジス
タ１５は、加算器１４からの和出力を臨時に記憶
するための目的に使用される。 更に、第１図に示した本発明のパリテイ発生回
路２２は、レジスタ１０から第１のオペランド入
力として印加されるＮビツト値ALと、レジスタ
１２から第２のオペランド入力として印加される
Ｎビツト値BLとを持つ第２のＮビツト加算器２
０を含んでいる。加算器２０は低位のＮ個のビツ
トの和SLと、低位繰上げビツトCLとを発生す
る。 Ｎビツト・レジスタ２１は加算器２０からの和
の値の出力を臨時に記憶するために、加算器２０
の和出力に接続されている。加算器２０の低位繰
上げビツト出力に接続されている単一のビツト・
レジスタ２３は、低位繰上げビツトCLのために
同様な臨時の記憶装置を与える。 第１図に示した第２のパリテイ発生回路２２
は、低位繰上げビツトPLを発生するために、Ｎ
ビツト加算器２０の和出力に、レジスタ２１を介
して接続された入力を持つている。 アンド・ゲート２４は第１及び第２の入力と、
１つの出力とを持ち、その第１の入力はパリテイ
回路１８からのパリテイ・トグルのビツト出力に
接続され、第２の入力はレジスタ２３を介して、
Ｎビツト加算器２０からの低位繰上げビツトCL
出力に接続されている。 ３個の入力を持つ排他的オア回路２６が第１図
に示されており、その第１の入力は、アンド・ゲ
ート２４の出力に接続され、その第２の入力は、
第１パリテイ発生回路１６の、繰上げビツトを持
たない高位パリテイ・ビツトの出力PH′に接続さ
れており、そして第３の入力は、第２パリテイ発
生回路２２の低位パリテイ・ビツトPLに接続さ
れている。３入力の排他的オア回路２６の出力
は、オペランドＡ及びＢの和のパリテイPSであ
る。 本発明の他の実施例において、第１図のレジス
タ１０及び１２を省略して、入力Ａ及びＢを加算
器１４及び２０に直接印加することが出来る。同
様に、レジスタ１５，２１及び２３もまた、第１
図の回路から取り除くことが可能である。 アンド・ゲート２４及び排他的オア回路２６
は、上述したPSを得るために、４個のバイナリ
値、即ちPtpg、PH′、CL及びPLを、論理的にア
ンド化及び排他的オア化することによつて、これ
らの４個の入力を組合せる複合論理動作を遂行す
る。この複合論理動作を遂行させるために、基本
的な論理素子を組合せた他の多くの回路がある。 ここで説明している実施例は、パリテイ発生回
路１６及び２２に対する奇数パリテイに基づいて
説明している。パリテイ発生回路１６が偶数パリ
テイである場合、パリテイ発生回路１６は、補数
バイナリ値（否定PH′、即ちnotPH′）を出力し、
その出力は、反転動作または同様な論理動作によ
つて論理的に補償することが出来る。パリテイ発
生回路２２が奇数パリテイの代りに、偶数パリテ
イが用いられた場合、パリテイ発生回路２２につ
いても同様なことが当て嵌まる。 別表の第１表を参照すると、パリテイ・トグル
の原理が示されている。第１表の例の第１行目に
は、左側（増分前）が０、右側（増分後）が１の
ビツト列が示されている。また２行目には、左側
が01、右側が10のビツト列が示されている。つま
り左側から右側へ、第１行目から第２行目へと順
次増加するビツト列が示されている。これらのビ
ツト列は、第１図のＭビツト加算器１４の出力
SH′の下位ビツトの種々の態様を示すものであ
る。第１表から明らかなように、第１行目、第３
行目、第５行目のビツト列に対し、トグル・パリ
テイは１、第２行目、第４行目のビツト列に対
し、トグル・パリテイは０となる。換言すると、
奇数行のビツト列が１、偶数行のビツト列が０と
なる。第１表の下段に、これらの関係が原則とし
て示されている。すなわち、下位側から見て最初
の０もしくは１のバイナリに着目し、それより下
位側の他のバイナリ値の合計が奇数か偶数かによ
り、トグル・パリテイを決定できる。なお、Ｘは
１、０（もしくは無）いずれでもよいが、第１行
目に関しては、第２行以下が適用されない場合の
み、例えばビツト列が０のみ、あるいは１のみの
ようなときに適用される。例として、01101のビ
ツト列は、第１表の第２行目、増分前のXXX01
に該当し、トグル・パリテイは０となる。 このようなパリテイ値は、パリテイ・トグル手
段１８における論理演算によつて求められる。パ
リテイ・トグル手段の動作を以下に説明する。
S0，S1，S2，………は、低位から高位へ向かう
ビツト列であり、Ｍビツト加算器１４からの出力
SH′であるとする。パリテイ・トグル手段１８の
出力端子において、パリテイ・トグルのビツト
Ptpgのバイナリ表示は、 Ｍが奇数の場合、 Ptpg＝（notS0）OR（notS2 ANDS1） OR（notS4 AND S3 AND S1） OR… OR（notSQ AND（Ｓ（Ｑ−１）AND Ｓ（Ｑ
−３）AND…AND S3 AND S1）、 である。ただし、上式においてＱ＝Ｍ−１であ
る。 Ｍが偶数の場合、 Ptpg＝（notS0）OR（notS2 AND S2） OR（notS4 AND S3 AND S1） OR… OR（notS（Ｑ−１） AND Ｓ（Ｑ−２）
AND Ｓ（Ｑ−４） AND… AND S3
AND S1） OR（SQ AND Ｓ（Ｑ−２） AND Ｓ（Ｑ
−４）AND…AND S3 AND S1）、 である。ただし、上式においてＱ＝Ｍ−１であ
る。 第２図は、16ビツトのオペランドＡ及びＢの場
合における本発明の他の実施例を示す。第２図の
例１は、Ｍ＝８及びＭ＝８になるように区分し
て、オペランドを仕切つて（partitioning）選ん
である。更に、第２図は、バイナリ値AH及び
BHが和出力SH′を発生するように加算器１４に
印加され、和出力SH′はパリテイ・トグル手段１
８及びパリテイ発生回路１６に印加されることが
示されている。SH′は、最低位ビツト値S0から最
高位ビツト値S7までのビツト列がS0＝１、S1＝
１、S2＝０、S3＝０、S4＝１、S5＝１、S6＝
１、S7＝０のビツト値を持つビツト列である。
これらの値は、Ptpgに関する上述のバイナリ表示
で説明した態様でパリテイ・トグル手段に印加さ
れる。Ｍ＝８の値が偶数なので、Ptpgは１のバイ
ナリ値を持つように、パリテイ・トグル手段１８
によつて計算される。すなわち、 PTOG＝（NOT SO）OR（NOT S2 AND
S1） OR（NOT S4 AND S3 AND S1） OR（NOT S6 AND S5 AND S3 AND
S1） OR（S7 AND S5 AND S3 AND S1） 但し、SO＝SI＝１、S2＝０、（NOT S2）
AND SI＝１、 故に、PTOG＝１。上述したように、この値
は、パリテイ・トグル手段１８によつて、アン
ド・ゲート２４に出力される。奇数パリテイであ
るパリテイ発生回路１６は、パリテイ値PH′＝１
を発生し、この値は排他的オア２６の入力の１つ
に印加される。 更に、第２図の例１において、AL及びBLの値
は、加算器２０に印加されて、第２図に示された
ような和出力SLと、繰上げ出力CL＝１とを発生
する。和出力SLは、奇数パリテイ発生回路であ
るパリテイ発生回路２２に印加され、これによ
り、排他的オア回路２６の他の入力へ出力される
パリテイ値PL＝０を発生する。加算器２０から
の繰上げ出力CLは、アンド・ゲート２４の入力
の１つに印加される。アンド・ゲート２４の出力
は、排他的オア回路２６の第３の入力に印加され
る。次に、排他的オア回路２６は、オペランドＡ
及びＢの和のための奇数パリテイである値PS＝
０を出力する。本発明に従つて、高位値AH及び
BHの演算が加算器１４によつて完了される前
に、加算器２０による低位の和の値SLの加算の
繰上げの発生を待つ必要がないことは注意を要す
る。本発明に従つて、加算器１４、パリテイ・ト
グル手段１８及びパリテイ発生回路１６の動作
は、加算器２０の動作に対して平行に遂行するこ
とが出来るので、加算器１４は低位の計算からの
繰上げ値出力を待たねばならなかつた従来の回路
に比べて、値、Ptpg、PH′、PL及びCLの結果の
論理的組合せは、より早く、アンド・ゲート２４
及び排他的オアゲート２６に入力することが出来
る。 第３図及び第４図は、オペランドの仕切りが奇
数から偶数に変更された場合、２つの６ビツト・
オペランドを加算演算するためのパリテイを発生
する回路の他の実施例を示す図である。第３図の
例2AにおけるオペランドＡ及びＢは、第４図の
例2BのオペランドＡ及びＢと同じである。然し
ながら、第３図において、AH及びBHのビツト
数のための値Ｍは奇数値であり、これに対して第
４図のＭの値は偶数値である。第３図から理解さ
れるように、パリテイ・トグル手段１８は、Ptpg
の値を１、パリテイPH′の値を０、CLの値を１、
そしてPLの値を１に発生する。これとは対照的
に、Ｍが偶数である第４図においては、パリテ
イ・トグル手段１８は、Ptpgの値を０、パリテイ
PH′の値を１、CLの値を１、そしてPLの値を１
に発生する。然しながら、第３図及び第４図から
理解されるように、２つのオペランドＡとＢの加
算演算動作の結果のパリテイは、例2A及び例2B
の両方に対してPS＝０である。従つて、本発明
はオペランドＡ及びＢの仕切りを種々の形式に選
択することが出来るのが分る。 このようにして、２つのオペランドＡ及びＢの
加算演算動作の結果のパリテイ値は、従来の方法
に比べて、より効率的に発生することが出来る。
【表】
Ｆ 発明の効果
以上説明したように、本発明は加算器の出力に
おいて、より早く効率的にパリテイ値を発生する
ことの出来るパリテイ発生回路を与える。
おいて、より早く効率的にパリテイ値を発生する
ことの出来るパリテイ発生回路を与える。
第１図は本発明のパリテイ発生回路の１実施例
のブロツク図、第２図は16ビツト・オペランド用
のパリテイ発生回路の実施例の図、第３図はＭが
奇数で６ビツト・オペランドの場合の本発明の他
の実施例の図、第４図はＭが偶数で６ビツト・オ
ペランドの場合の本発明の他の実施例の図であ
る。 １０……第１のレジスタ、１２……第２のレジ
スタ、１４……第１の加算器、２０……第２の加
算器、１８，２２……パリテイ発生器、１８……
パリテイ・トグル手段、２４……アンド回路、２
６……排他的オア回路。
のブロツク図、第２図は16ビツト・オペランド用
のパリテイ発生回路の実施例の図、第３図はＭが
奇数で６ビツト・オペランドの場合の本発明の他
の実施例の図、第４図はＭが偶数で６ビツト・オ
ペランドの場合の本発明の他の実施例の図であ
る。 １０……第１のレジスタ、１２……第２のレジ
スタ、１４……第１の加算器、２０……第２の加
算器、１８，２２……パリテイ発生器、１８……
パリテイ・トグル手段、２４……アンド回路、２
６……排他的オア回路。
Claims (1)
- 【特許請求の範囲】 １ Ｍ個の高位ビツトAHとＮ個の下位ビツト
ALとをもつ第１の入力オペランドＡと、Ｍ個の
高位ビツトBHとＮ個の下位ビツトBLとをもつ
第２の入力オペランドＢを有し、それらのオペラ
ンドを加算し、その和がパリテイを確立されるよ
うな加算器の和出力のためのパリテイ発出器であ
つて、 (a) 第１のＭビツト・オペランドAHと第２のＭ
ビツト・オペランドBHをもち、Ｍビツトの高
位和SH′を発生するＭビツト加算器と、 (b) 上記Ｍビツト加算器の和出力に接続され、高
位パリテイ・ビツトPH′を発生する第１のパリ
テイ発生手段と、 (c) 入力を上記Ｍビツト加算器の和出力に接続さ
れ、上記Ｍビツト加算器の和出力の下位側から
見て最初の０の後に１が偶数個ある場合又は下
位側から見て最初の１の後に０が偶数個ある場
合に、２進１の値をもつパリテイ・トグル・ビ
ツトを発生し、上記Ｍビツト加算器の和出力の
下位側から見て最初の０の後に１が奇数個ある
場合又は下位側から見て最初の１の後に０が奇
数個ある場合に、２進０の値をもつパリテイ・
トグル・ビツトを発生するパリテイ・トグル手
段と、 (d) 第１のオペランドとして加えられるＮビツト
値ALと、第２のオペランドとして加えられる
Ｎビツト値BLとをもち、Ｎビツトの下位和SL
及び下位キヤリー・ビツトCLを発生するＮビ
ツト加算器と、 (e) 上記Ｎビツト加算器の和出力に接続され、下
位パリテイ・ビツトPLを発生する第２のパリ
テイ発生手段と、 (f) 第１の入力を上記パリテイ・トグル手段の出
力に接続され、第２の入力を上記Ｎビツト加算
器の下位キヤリー・ビツトCLに接続され、出
力をもつAND手段と、 (g) 第１の入力を上記AND手段の出力に接続さ
れ、第２の入力を上記第１のパリテイ発生手段
の高位パリテイ・ビツトPH′に接続され、第３
の入力を上記第２のパリテイ発生手段の下位パ
リテイ・ビツトPLに接続され、その出力が上
記オペランドＡ及びＢの和のパリテイである、
排他的OR手段、 とを具備するパリテイ発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/156,626 US4879675A (en) | 1988-02-17 | 1988-02-17 | Parity generator circuit and method |
| US156626 | 1988-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220528A JPH01220528A (ja) | 1989-09-04 |
| JPH0370416B2 true JPH0370416B2 (ja) | 1991-11-07 |
Family
ID=22560357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290385A Granted JPH01220528A (ja) | 1988-02-17 | 1988-11-18 | パリテイ発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4879675A (ja) |
| EP (1) | EP0328899A3 (ja) |
| JP (1) | JPH01220528A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557622A (en) * | 1990-10-01 | 1996-09-17 | Digital Equipment Corporation | Method and apparatus for parity generation |
| US5608741A (en) * | 1993-11-23 | 1997-03-04 | Intel Corporation | Fast parity generator using complement pass-transistor logic |
| FR2713364B1 (fr) * | 1993-11-30 | 1996-01-12 | Bull Sa | Dispositif de calcul des bits de parité associés à une somme de deux nombres. |
| US5825204A (en) * | 1996-03-21 | 1998-10-20 | Hashimoto; Masashi | Apparatus and method for a party check logic circuit in a dynamic random access memory |
| KR100224278B1 (ko) * | 1996-12-18 | 1999-10-15 | 윤종용 | 패스 트랜지스터 로직을 사용하는 조건 합 가산기 및 그것을 구비한 집적 회로 |
| US6990507B2 (en) * | 2002-05-21 | 2006-01-24 | Hewlett-Packard Development Company, L.P. | Parity prediction for arithmetic increment function |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3222652A (en) * | 1961-08-07 | 1965-12-07 | Ibm | Special-function data processing |
| US3342983A (en) * | 1963-06-25 | 1967-09-19 | Ibm | Parity checking and parity generating means for binary adders |
| GB1047246A (ja) * | 1963-02-27 | |||
| US3287546A (en) * | 1963-02-27 | 1966-11-22 | Ibm | Parity prediction apparatus for use with a binary adder |
| US3596072A (en) * | 1968-05-24 | 1971-07-27 | Hitachi Ltd | Error-detecting circuitry in adder system |
| US3758760A (en) * | 1972-04-07 | 1973-09-11 | Honeywell Inf Systems | Error detection for arithmetic and logical unit modules |
| US3925647A (en) * | 1974-09-30 | 1975-12-09 | Honeywell Inf Systems | Parity predicting and checking logic for carry look-ahead binary adder |
| US4224680A (en) * | 1978-06-05 | 1980-09-23 | Fujitsu Limited | Parity prediction circuit for adder/counter |
| US4608693A (en) * | 1984-05-07 | 1986-08-26 | At&T Bell Laboratories | Fault detection arrangement for a digital conferencing system |
-
1988
- 1988-02-17 US US07/156,626 patent/US4879675A/en not_active Expired - Fee Related
- 1988-11-18 JP JP63290385A patent/JPH01220528A/ja active Granted
-
1989
- 1989-01-23 EP EP19890101069 patent/EP0328899A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4879675A (en) | 1989-11-07 |
| EP0328899A3 (en) | 1991-09-11 |
| JPH01220528A (ja) | 1989-09-04 |
| EP0328899A2 (en) | 1989-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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