JPH0370416B2 - - Google Patents
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- JPH0370416B2 JPH0370416B2 JP63290385A JP29038588A JPH0370416B2 JP H0370416 B2 JPH0370416 B2 JP H0370416B2 JP 63290385 A JP63290385 A JP 63290385A JP 29038588 A JP29038588 A JP 29038588A JP H0370416 B2 JPH0370416 B2 JP H0370416B2
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- 238000000638 solvent extraction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Description
A 産業上の利用分野
本発明はデータ処理システムの技術、より具体
的に言えば、パリテイ・ビツト値発生用の算術演
算回路に関する。 B 従来の技術 数値の1バイト表示、または複数バイト表示に
関連したパリテイ・ビツトを発生する技術は、従
来から、1バイト表示、または複数バイト表示に
おいて生ずる1ビツト・エラーを検出し、そし
て、適当な回路で、そのエラーを訂正することを
保証するための手段に使用されている。通信媒体
を介して、1バイト表示、または複数バイト表示
を伝送している間で発生するエラーを検出するた
めに、パリテイ・ビツトを発生することが広く行
われている。慣習的に、パリテイは偶数パリテイ
か、奇数パリテイのいずれかである。奇数パリテ
イは、パリテイ・ビツトが関連しているバイト表
示、即ち、1バイト表示、または複数バイト表示
が、奇数個のバイナリ1のビツトを含んでいると
き、バイナリ1を有するパリテイ・ビツトPとし
て定義される。偶数パリテイは、パリテイが関連
している1バイト表示、または複数バイト表示
が、偶数個のバイナリ1のビツトを含んでいると
き、バイナリ値、パリテイ・ビツトPe=1とし
て定義される。説明を簡明にするために、ここで
説明するパリテイの形式は、奇数パリテイを使用
するものとして説明する。偶数パリテイを採用す
るか、または奇数パリテイを採用するかは、単な
る選択の問題であつて、いずれの形式を用いて
も、同じ結果を与える。 Nビツト加算器の和出力のパリテイを発生する
ための従来の技術は、Nビツトの和に関連した奇
数パリテイ値のための1個のパリテイ・ビツトを
発生するために、Nビツト排他的オア回路(実際
は排他的オアのトリー回路)に和出力のN個のビ
ツトを印加していた。パリテイを発生するため
の、このような従来の技術の問題点として、従来
のパリテイ発生回路は、排他的オア式のパリテイ
発生回路のNビツト入力に対して、N個のビツト
すべてを入力してNビツトの和を発生するため
に、N個のビツトのすべてを経て伝播する繰上げ
ビツトを待たなければならないので、動作時間が
長くなるという弱点がある。Nビツト加算器の和
出力のパリテイを完了するのに要する期間を減少
するために、従来から多くの試みがなされてき
た。然しながら、これらの試みは、高速で、複雑
な論理機能を実行するのに多くの論理回路を必要
とする結果、集積回路チツプに大きな領域を必要
とする回路か、または、パリテイ値を設定するの
に十分な情報を発生するための論理回路が多数に
なり、回路を伝播する信号の遅延のために、相対
的に動作速度が低くなる回路かの何れかであつ
て、満足すべきものがなかつた。 C 発明が解決しようとする問題点 本発明の目的は、加算器の出力において、新規
な方法によりパリテイ値を発生させることにあ
る。 本発明の他の目的は、加算器の出力において、
従来よりも高速にパリテイ値を発生させることに
ある。 本発明の他の目的は、論理チツプの価格を低減
し、かつ回路遅延を小さくすることのできる加算
器の和出力のパリテイ値を発生させることにあ
る。 D 問題点を解決するための手段 本発明のパリテイ発生回路は、数値の加算前
か、または数値の加算後において、数値のパリテ
イの属性に基づく利益を享受することが出来る。
本発明は、加算器により発生される数値の和出力
の低位ビツト部分から高位ビツトへの繰上げ入力
が発生される前に、加算器の高位ビツトにパリテ
イを発生させるパリテイ・トグル手段に特徴があ
る。加算演算処理全体の結果としての和出力は、
下位ビツト部分における和出力の上位ビツトへの
繰上げが、和出力の下位ビツト部分で有効になつ
た時、迅速に調整される。本発明のパリテイ・ト
グル手段は、上位ビツトの和と調整を開始する前
に、低位ビツトの加算演算動作によつて生じる繰
上げ出力の発生を待つための長い遅延時間を生ず
ることなく、迅速にパリテイの調整を行うことが
出来る。 E 実施例 本発明の1実施例を第1図のブロツク図及び別
表の第1表を用いて以下に説明する。本発明に従
つた加算器の和出力用のパリテイ発生器が第1図
に示されている。第1入力のオペランドAは、第
1図の第1のレジスタ10に印加されるM個の高
位ビツトAHと、N個の低位ビツトALとを持つ
ている。第2入力のオペランドBは、第1図の第
1レジスタ12に印加されるM個の高位ビツト
BHと、N個の低位ビツトBLとを持つている。
オペランドA及びBは、パリテイ発生回路に関連
した2つの入力加算器に印加される。その加算演
算による和がそのパリテイを設定させるが、これ
が本発明のパリテイ発生装置の目的である。 第1図のパリテイ発生回路は、第1のレジスタ
10からのM個のビツトの第1のオペランドAH
と、第2のレジスタ12からのM個のビツトの第
2のオペランドBHとを入力として持つ第1のM
ビツト加算器14を有しており、この加算器14
は、繰上げ無しでM個の高位ビツトの和を発生す
る。本発明に従つて、第1の加算器14は繰上げ
入力を使用しない。従つて、加算器14の回路を
実現する場合、任意の加算回路を用いることが出
来るけれども、ただし、その繰上げ入力端子は無
能にしなければならないこと、即ち繰上げ入力端
子を論理ゼロに接続することが通常必要である。 第1図の第1のパリテイ発生回路16は、繰上
げなしの高位パリテイ・ビツトの出力PH′を発生
するために、Mビツト加算器14の和出力に接続
されている。 パリテイ・トグル(toggle)手段18が第1図
に示されている。パリテイ・トグル手段18は、
パリテイ・トグル動作を遂行するランダム・アク
セス・メモリ(RAM)か、読取り専用メモリ
(ROM)か、プログラム・ロジツク・アレー
(PLA)か、または複合論理機能回路であつてよ
い。パリテイ・トグル回路18は、Mビツト加算
器14の和出力に接続された入力を持つており、
Mビツト加算器14の和出力中の最初のバイナリ
値0の右にバイナリ値1の数が偶数個存在する場
合に、バイナリ値1を持つパリテイ・トグルを発
生する。上述とは反対に、若し、Mビツト加算器
14の和出力中の最初のバイナリ値0の右にバイ
ナリ値1の数が奇数個存在していれば、パリテ
イ・トグル手段18によつて発生されるパリテ
イ・トグルは、バイナリ値ゼロを持つことにな
る。Mビツト・レジスタ15が、加算器14の和
出力と、パリテイ発生回路16及びパリテイ・ト
グル回路18との間に示されており、このレジス
タ15は、加算器14からの和出力を臨時に記憶
するための目的に使用される。 更に、第1図に示した本発明のパリテイ発生回
路22は、レジスタ10から第1のオペランド入
力として印加されるNビツト値ALと、レジスタ
12から第2のオペランド入力として印加される
Nビツト値BLとを持つ第2のNビツト加算器2
0を含んでいる。加算器20は低位のN個のビツ
トの和SLと、低位繰上げビツトCLとを発生す
る。 Nビツト・レジスタ21は加算器20からの和
の値の出力を臨時に記憶するために、加算器20
の和出力に接続されている。加算器20の低位繰
上げビツト出力に接続されている単一のビツト・
レジスタ23は、低位繰上げビツトCLのために
同様な臨時の記憶装置を与える。 第1図に示した第2のパリテイ発生回路22
は、低位繰上げビツトPLを発生するために、N
ビツト加算器20の和出力に、レジスタ21を介
して接続された入力を持つている。 アンド・ゲート24は第1及び第2の入力と、
1つの出力とを持ち、その第1の入力はパリテイ
回路18からのパリテイ・トグルのビツト出力に
接続され、第2の入力はレジスタ23を介して、
Nビツト加算器20からの低位繰上げビツトCL
出力に接続されている。 3個の入力を持つ排他的オア回路26が第1図
に示されており、その第1の入力は、アンド・ゲ
ート24の出力に接続され、その第2の入力は、
第1パリテイ発生回路16の、繰上げビツトを持
たない高位パリテイ・ビツトの出力PH′に接続さ
れており、そして第3の入力は、第2パリテイ発
生回路22の低位パリテイ・ビツトPLに接続さ
れている。3入力の排他的オア回路26の出力
は、オペランドA及びBの和のパリテイPSであ
る。 本発明の他の実施例において、第1図のレジス
タ10及び12を省略して、入力A及びBを加算
器14及び20に直接印加することが出来る。同
様に、レジスタ15,21及び23もまた、第1
図の回路から取り除くことが可能である。 アンド・ゲート24及び排他的オア回路26
は、上述したPSを得るために、4個のバイナリ
値、即ちPtpg、PH′、CL及びPLを、論理的にア
ンド化及び排他的オア化することによつて、これ
らの4個の入力を組合せる複合論理動作を遂行す
る。この複合論理動作を遂行させるために、基本
的な論理素子を組合せた他の多くの回路がある。 ここで説明している実施例は、パリテイ発生回
路16及び22に対する奇数パリテイに基づいて
説明している。パリテイ発生回路16が偶数パリ
テイである場合、パリテイ発生回路16は、補数
バイナリ値(否定PH′、即ちnotPH′)を出力し、
その出力は、反転動作または同様な論理動作によ
つて論理的に補償することが出来る。パリテイ発
生回路22が奇数パリテイの代りに、偶数パリテ
イが用いられた場合、パリテイ発生回路22につ
いても同様なことが当て嵌まる。 別表の第1表を参照すると、パリテイ・トグル
の原理が示されている。第1表の例の第1行目に
は、左側(増分前)が0、右側(増分後)が1の
ビツト列が示されている。また2行目には、左側
が01、右側が10のビツト列が示されている。つま
り左側から右側へ、第1行目から第2行目へと順
次増加するビツト列が示されている。これらのビ
ツト列は、第1図のMビツト加算器14の出力
SH′の下位ビツトの種々の態様を示すものであ
る。第1表から明らかなように、第1行目、第3
行目、第5行目のビツト列に対し、トグル・パリ
テイは1、第2行目、第4行目のビツト列に対
し、トグル・パリテイは0となる。換言すると、
奇数行のビツト列が1、偶数行のビツト列が0と
なる。第1表の下段に、これらの関係が原則とし
て示されている。すなわち、下位側から見て最初
の0もしくは1のバイナリに着目し、それより下
位側の他のバイナリ値の合計が奇数か偶数かによ
り、トグル・パリテイを決定できる。なお、Xは
1、0(もしくは無)いずれでもよいが、第1行
目に関しては、第2行以下が適用されない場合の
み、例えばビツト列が0のみ、あるいは1のみの
ようなときに適用される。例として、01101のビ
ツト列は、第1表の第2行目、増分前のXXX01
に該当し、トグル・パリテイは0となる。 このようなパリテイ値は、パリテイ・トグル手
段18における論理演算によつて求められる。パ
リテイ・トグル手段の動作を以下に説明する。
S0,S1,S2,………は、低位から高位へ向かう
ビツト列であり、Mビツト加算器14からの出力
SH′であるとする。パリテイ・トグル手段18の
出力端子において、パリテイ・トグルのビツト
Ptpgのバイナリ表示は、 Mが奇数の場合、 Ptpg=(notS0)OR(notS2 ANDS1) OR(notS4 AND S3 AND S1) OR… OR(notSQ AND(S(Q−1)AND S(Q
−3)AND…AND S3 AND S1)、 である。ただし、上式においてQ=M−1であ
る。 Mが偶数の場合、 Ptpg=(notS0)OR(notS2 AND S2) OR(notS4 AND S3 AND S1) OR… OR(notS(Q−1) AND S(Q−2)
AND S(Q−4) AND… AND S3
AND S1) OR(SQ AND S(Q−2) AND S(Q
−4)AND…AND S3 AND S1)、 である。ただし、上式においてQ=M−1であ
る。 第2図は、16ビツトのオペランドA及びBの場
合における本発明の他の実施例を示す。第2図の
例1は、M=8及びM=8になるように区分し
て、オペランドを仕切つて(partitioning)選ん
である。更に、第2図は、バイナリ値AH及び
BHが和出力SH′を発生するように加算器14に
印加され、和出力SH′はパリテイ・トグル手段1
8及びパリテイ発生回路16に印加されることが
示されている。SH′は、最低位ビツト値S0から最
高位ビツト値S7までのビツト列がS0=1、S1=
1、S2=0、S3=0、S4=1、S5=1、S6=
1、S7=0のビツト値を持つビツト列である。
これらの値は、Ptpgに関する上述のバイナリ表示
で説明した態様でパリテイ・トグル手段に印加さ
れる。M=8の値が偶数なので、Ptpgは1のバイ
ナリ値を持つように、パリテイ・トグル手段18
によつて計算される。すなわち、 PTOG=(NOT SO)OR(NOT S2 AND
S1) OR(NOT S4 AND S3 AND S1) OR(NOT S6 AND S5 AND S3 AND
S1) OR(S7 AND S5 AND S3 AND S1) 但し、SO=SI=1、S2=0、(NOT S2)
AND SI=1、 故に、PTOG=1。上述したように、この値
は、パリテイ・トグル手段18によつて、アン
ド・ゲート24に出力される。奇数パリテイであ
るパリテイ発生回路16は、パリテイ値PH′=1
を発生し、この値は排他的オア26の入力の1つ
に印加される。 更に、第2図の例1において、AL及びBLの値
は、加算器20に印加されて、第2図に示された
ような和出力SLと、繰上げ出力CL=1とを発生
する。和出力SLは、奇数パリテイ発生回路であ
るパリテイ発生回路22に印加され、これによ
り、排他的オア回路26の他の入力へ出力される
パリテイ値PL=0を発生する。加算器20から
の繰上げ出力CLは、アンド・ゲート24の入力
の1つに印加される。アンド・ゲート24の出力
は、排他的オア回路26の第3の入力に印加され
る。次に、排他的オア回路26は、オペランドA
及びBの和のための奇数パリテイである値PS=
0を出力する。本発明に従つて、高位値AH及び
BHの演算が加算器14によつて完了される前
に、加算器20による低位の和の値SLの加算の
繰上げの発生を待つ必要がないことは注意を要す
る。本発明に従つて、加算器14、パリテイ・ト
グル手段18及びパリテイ発生回路16の動作
は、加算器20の動作に対して平行に遂行するこ
とが出来るので、加算器14は低位の計算からの
繰上げ値出力を待たねばならなかつた従来の回路
に比べて、値、Ptpg、PH′、PL及びCLの結果の
論理的組合せは、より早く、アンド・ゲート24
及び排他的オアゲート26に入力することが出来
る。 第3図及び第4図は、オペランドの仕切りが奇
数から偶数に変更された場合、2つの6ビツト・
オペランドを加算演算するためのパリテイを発生
する回路の他の実施例を示す図である。第3図の
例2AにおけるオペランドA及びBは、第4図の
例2BのオペランドA及びBと同じである。然し
ながら、第3図において、AH及びBHのビツト
数のための値Mは奇数値であり、これに対して第
4図のMの値は偶数値である。第3図から理解さ
れるように、パリテイ・トグル手段18は、Ptpg
の値を1、パリテイPH′の値を0、CLの値を1、
そしてPLの値を1に発生する。これとは対照的
に、Mが偶数である第4図においては、パリテ
イ・トグル手段18は、Ptpgの値を0、パリテイ
PH′の値を1、CLの値を1、そしてPLの値を1
に発生する。然しながら、第3図及び第4図から
理解されるように、2つのオペランドAとBの加
算演算動作の結果のパリテイは、例2A及び例2B
の両方に対してPS=0である。従つて、本発明
はオペランドA及びBの仕切りを種々の形式に選
択することが出来るのが分る。 このようにして、2つのオペランドA及びBの
加算演算動作の結果のパリテイ値は、従来の方法
に比べて、より効率的に発生することが出来る。
的に言えば、パリテイ・ビツト値発生用の算術演
算回路に関する。 B 従来の技術 数値の1バイト表示、または複数バイト表示に
関連したパリテイ・ビツトを発生する技術は、従
来から、1バイト表示、または複数バイト表示に
おいて生ずる1ビツト・エラーを検出し、そし
て、適当な回路で、そのエラーを訂正することを
保証するための手段に使用されている。通信媒体
を介して、1バイト表示、または複数バイト表示
を伝送している間で発生するエラーを検出するた
めに、パリテイ・ビツトを発生することが広く行
われている。慣習的に、パリテイは偶数パリテイ
か、奇数パリテイのいずれかである。奇数パリテ
イは、パリテイ・ビツトが関連しているバイト表
示、即ち、1バイト表示、または複数バイト表示
が、奇数個のバイナリ1のビツトを含んでいると
き、バイナリ1を有するパリテイ・ビツトPとし
て定義される。偶数パリテイは、パリテイが関連
している1バイト表示、または複数バイト表示
が、偶数個のバイナリ1のビツトを含んでいると
き、バイナリ値、パリテイ・ビツトPe=1とし
て定義される。説明を簡明にするために、ここで
説明するパリテイの形式は、奇数パリテイを使用
するものとして説明する。偶数パリテイを採用す
るか、または奇数パリテイを採用するかは、単な
る選択の問題であつて、いずれの形式を用いて
も、同じ結果を与える。 Nビツト加算器の和出力のパリテイを発生する
ための従来の技術は、Nビツトの和に関連した奇
数パリテイ値のための1個のパリテイ・ビツトを
発生するために、Nビツト排他的オア回路(実際
は排他的オアのトリー回路)に和出力のN個のビ
ツトを印加していた。パリテイを発生するため
の、このような従来の技術の問題点として、従来
のパリテイ発生回路は、排他的オア式のパリテイ
発生回路のNビツト入力に対して、N個のビツト
すべてを入力してNビツトの和を発生するため
に、N個のビツトのすべてを経て伝播する繰上げ
ビツトを待たなければならないので、動作時間が
長くなるという弱点がある。Nビツト加算器の和
出力のパリテイを完了するのに要する期間を減少
するために、従来から多くの試みがなされてき
た。然しながら、これらの試みは、高速で、複雑
な論理機能を実行するのに多くの論理回路を必要
とする結果、集積回路チツプに大きな領域を必要
とする回路か、または、パリテイ値を設定するの
に十分な情報を発生するための論理回路が多数に
なり、回路を伝播する信号の遅延のために、相対
的に動作速度が低くなる回路かの何れかであつ
て、満足すべきものがなかつた。 C 発明が解決しようとする問題点 本発明の目的は、加算器の出力において、新規
な方法によりパリテイ値を発生させることにあ
る。 本発明の他の目的は、加算器の出力において、
従来よりも高速にパリテイ値を発生させることに
ある。 本発明の他の目的は、論理チツプの価格を低減
し、かつ回路遅延を小さくすることのできる加算
器の和出力のパリテイ値を発生させることにあ
る。 D 問題点を解決するための手段 本発明のパリテイ発生回路は、数値の加算前
か、または数値の加算後において、数値のパリテ
イの属性に基づく利益を享受することが出来る。
本発明は、加算器により発生される数値の和出力
の低位ビツト部分から高位ビツトへの繰上げ入力
が発生される前に、加算器の高位ビツトにパリテ
イを発生させるパリテイ・トグル手段に特徴があ
る。加算演算処理全体の結果としての和出力は、
下位ビツト部分における和出力の上位ビツトへの
繰上げが、和出力の下位ビツト部分で有効になつ
た時、迅速に調整される。本発明のパリテイ・ト
グル手段は、上位ビツトの和と調整を開始する前
に、低位ビツトの加算演算動作によつて生じる繰
上げ出力の発生を待つための長い遅延時間を生ず
ることなく、迅速にパリテイの調整を行うことが
出来る。 E 実施例 本発明の1実施例を第1図のブロツク図及び別
表の第1表を用いて以下に説明する。本発明に従
つた加算器の和出力用のパリテイ発生器が第1図
に示されている。第1入力のオペランドAは、第
1図の第1のレジスタ10に印加されるM個の高
位ビツトAHと、N個の低位ビツトALとを持つ
ている。第2入力のオペランドBは、第1図の第
1レジスタ12に印加されるM個の高位ビツト
BHと、N個の低位ビツトBLとを持つている。
オペランドA及びBは、パリテイ発生回路に関連
した2つの入力加算器に印加される。その加算演
算による和がそのパリテイを設定させるが、これ
が本発明のパリテイ発生装置の目的である。 第1図のパリテイ発生回路は、第1のレジスタ
10からのM個のビツトの第1のオペランドAH
と、第2のレジスタ12からのM個のビツトの第
2のオペランドBHとを入力として持つ第1のM
ビツト加算器14を有しており、この加算器14
は、繰上げ無しでM個の高位ビツトの和を発生す
る。本発明に従つて、第1の加算器14は繰上げ
入力を使用しない。従つて、加算器14の回路を
実現する場合、任意の加算回路を用いることが出
来るけれども、ただし、その繰上げ入力端子は無
能にしなければならないこと、即ち繰上げ入力端
子を論理ゼロに接続することが通常必要である。 第1図の第1のパリテイ発生回路16は、繰上
げなしの高位パリテイ・ビツトの出力PH′を発生
するために、Mビツト加算器14の和出力に接続
されている。 パリテイ・トグル(toggle)手段18が第1図
に示されている。パリテイ・トグル手段18は、
パリテイ・トグル動作を遂行するランダム・アク
セス・メモリ(RAM)か、読取り専用メモリ
(ROM)か、プログラム・ロジツク・アレー
(PLA)か、または複合論理機能回路であつてよ
い。パリテイ・トグル回路18は、Mビツト加算
器14の和出力に接続された入力を持つており、
Mビツト加算器14の和出力中の最初のバイナリ
値0の右にバイナリ値1の数が偶数個存在する場
合に、バイナリ値1を持つパリテイ・トグルを発
生する。上述とは反対に、若し、Mビツト加算器
14の和出力中の最初のバイナリ値0の右にバイ
ナリ値1の数が奇数個存在していれば、パリテ
イ・トグル手段18によつて発生されるパリテ
イ・トグルは、バイナリ値ゼロを持つことにな
る。Mビツト・レジスタ15が、加算器14の和
出力と、パリテイ発生回路16及びパリテイ・ト
グル回路18との間に示されており、このレジス
タ15は、加算器14からの和出力を臨時に記憶
するための目的に使用される。 更に、第1図に示した本発明のパリテイ発生回
路22は、レジスタ10から第1のオペランド入
力として印加されるNビツト値ALと、レジスタ
12から第2のオペランド入力として印加される
Nビツト値BLとを持つ第2のNビツト加算器2
0を含んでいる。加算器20は低位のN個のビツ
トの和SLと、低位繰上げビツトCLとを発生す
る。 Nビツト・レジスタ21は加算器20からの和
の値の出力を臨時に記憶するために、加算器20
の和出力に接続されている。加算器20の低位繰
上げビツト出力に接続されている単一のビツト・
レジスタ23は、低位繰上げビツトCLのために
同様な臨時の記憶装置を与える。 第1図に示した第2のパリテイ発生回路22
は、低位繰上げビツトPLを発生するために、N
ビツト加算器20の和出力に、レジスタ21を介
して接続された入力を持つている。 アンド・ゲート24は第1及び第2の入力と、
1つの出力とを持ち、その第1の入力はパリテイ
回路18からのパリテイ・トグルのビツト出力に
接続され、第2の入力はレジスタ23を介して、
Nビツト加算器20からの低位繰上げビツトCL
出力に接続されている。 3個の入力を持つ排他的オア回路26が第1図
に示されており、その第1の入力は、アンド・ゲ
ート24の出力に接続され、その第2の入力は、
第1パリテイ発生回路16の、繰上げビツトを持
たない高位パリテイ・ビツトの出力PH′に接続さ
れており、そして第3の入力は、第2パリテイ発
生回路22の低位パリテイ・ビツトPLに接続さ
れている。3入力の排他的オア回路26の出力
は、オペランドA及びBの和のパリテイPSであ
る。 本発明の他の実施例において、第1図のレジス
タ10及び12を省略して、入力A及びBを加算
器14及び20に直接印加することが出来る。同
様に、レジスタ15,21及び23もまた、第1
図の回路から取り除くことが可能である。 アンド・ゲート24及び排他的オア回路26
は、上述したPSを得るために、4個のバイナリ
値、即ちPtpg、PH′、CL及びPLを、論理的にア
ンド化及び排他的オア化することによつて、これ
らの4個の入力を組合せる複合論理動作を遂行す
る。この複合論理動作を遂行させるために、基本
的な論理素子を組合せた他の多くの回路がある。 ここで説明している実施例は、パリテイ発生回
路16及び22に対する奇数パリテイに基づいて
説明している。パリテイ発生回路16が偶数パリ
テイである場合、パリテイ発生回路16は、補数
バイナリ値(否定PH′、即ちnotPH′)を出力し、
その出力は、反転動作または同様な論理動作によ
つて論理的に補償することが出来る。パリテイ発
生回路22が奇数パリテイの代りに、偶数パリテ
イが用いられた場合、パリテイ発生回路22につ
いても同様なことが当て嵌まる。 別表の第1表を参照すると、パリテイ・トグル
の原理が示されている。第1表の例の第1行目に
は、左側(増分前)が0、右側(増分後)が1の
ビツト列が示されている。また2行目には、左側
が01、右側が10のビツト列が示されている。つま
り左側から右側へ、第1行目から第2行目へと順
次増加するビツト列が示されている。これらのビ
ツト列は、第1図のMビツト加算器14の出力
SH′の下位ビツトの種々の態様を示すものであ
る。第1表から明らかなように、第1行目、第3
行目、第5行目のビツト列に対し、トグル・パリ
テイは1、第2行目、第4行目のビツト列に対
し、トグル・パリテイは0となる。換言すると、
奇数行のビツト列が1、偶数行のビツト列が0と
なる。第1表の下段に、これらの関係が原則とし
て示されている。すなわち、下位側から見て最初
の0もしくは1のバイナリに着目し、それより下
位側の他のバイナリ値の合計が奇数か偶数かによ
り、トグル・パリテイを決定できる。なお、Xは
1、0(もしくは無)いずれでもよいが、第1行
目に関しては、第2行以下が適用されない場合の
み、例えばビツト列が0のみ、あるいは1のみの
ようなときに適用される。例として、01101のビ
ツト列は、第1表の第2行目、増分前のXXX01
に該当し、トグル・パリテイは0となる。 このようなパリテイ値は、パリテイ・トグル手
段18における論理演算によつて求められる。パ
リテイ・トグル手段の動作を以下に説明する。
S0,S1,S2,………は、低位から高位へ向かう
ビツト列であり、Mビツト加算器14からの出力
SH′であるとする。パリテイ・トグル手段18の
出力端子において、パリテイ・トグルのビツト
Ptpgのバイナリ表示は、 Mが奇数の場合、 Ptpg=(notS0)OR(notS2 ANDS1) OR(notS4 AND S3 AND S1) OR… OR(notSQ AND(S(Q−1)AND S(Q
−3)AND…AND S3 AND S1)、 である。ただし、上式においてQ=M−1であ
る。 Mが偶数の場合、 Ptpg=(notS0)OR(notS2 AND S2) OR(notS4 AND S3 AND S1) OR… OR(notS(Q−1) AND S(Q−2)
AND S(Q−4) AND… AND S3
AND S1) OR(SQ AND S(Q−2) AND S(Q
−4)AND…AND S3 AND S1)、 である。ただし、上式においてQ=M−1であ
る。 第2図は、16ビツトのオペランドA及びBの場
合における本発明の他の実施例を示す。第2図の
例1は、M=8及びM=8になるように区分し
て、オペランドを仕切つて(partitioning)選ん
である。更に、第2図は、バイナリ値AH及び
BHが和出力SH′を発生するように加算器14に
印加され、和出力SH′はパリテイ・トグル手段1
8及びパリテイ発生回路16に印加されることが
示されている。SH′は、最低位ビツト値S0から最
高位ビツト値S7までのビツト列がS0=1、S1=
1、S2=0、S3=0、S4=1、S5=1、S6=
1、S7=0のビツト値を持つビツト列である。
これらの値は、Ptpgに関する上述のバイナリ表示
で説明した態様でパリテイ・トグル手段に印加さ
れる。M=8の値が偶数なので、Ptpgは1のバイ
ナリ値を持つように、パリテイ・トグル手段18
によつて計算される。すなわち、 PTOG=(NOT SO)OR(NOT S2 AND
S1) OR(NOT S4 AND S3 AND S1) OR(NOT S6 AND S5 AND S3 AND
S1) OR(S7 AND S5 AND S3 AND S1) 但し、SO=SI=1、S2=0、(NOT S2)
AND SI=1、 故に、PTOG=1。上述したように、この値
は、パリテイ・トグル手段18によつて、アン
ド・ゲート24に出力される。奇数パリテイであ
るパリテイ発生回路16は、パリテイ値PH′=1
を発生し、この値は排他的オア26の入力の1つ
に印加される。 更に、第2図の例1において、AL及びBLの値
は、加算器20に印加されて、第2図に示された
ような和出力SLと、繰上げ出力CL=1とを発生
する。和出力SLは、奇数パリテイ発生回路であ
るパリテイ発生回路22に印加され、これによ
り、排他的オア回路26の他の入力へ出力される
パリテイ値PL=0を発生する。加算器20から
の繰上げ出力CLは、アンド・ゲート24の入力
の1つに印加される。アンド・ゲート24の出力
は、排他的オア回路26の第3の入力に印加され
る。次に、排他的オア回路26は、オペランドA
及びBの和のための奇数パリテイである値PS=
0を出力する。本発明に従つて、高位値AH及び
BHの演算が加算器14によつて完了される前
に、加算器20による低位の和の値SLの加算の
繰上げの発生を待つ必要がないことは注意を要す
る。本発明に従つて、加算器14、パリテイ・ト
グル手段18及びパリテイ発生回路16の動作
は、加算器20の動作に対して平行に遂行するこ
とが出来るので、加算器14は低位の計算からの
繰上げ値出力を待たねばならなかつた従来の回路
に比べて、値、Ptpg、PH′、PL及びCLの結果の
論理的組合せは、より早く、アンド・ゲート24
及び排他的オアゲート26に入力することが出来
る。 第3図及び第4図は、オペランドの仕切りが奇
数から偶数に変更された場合、2つの6ビツト・
オペランドを加算演算するためのパリテイを発生
する回路の他の実施例を示す図である。第3図の
例2AにおけるオペランドA及びBは、第4図の
例2BのオペランドA及びBと同じである。然し
ながら、第3図において、AH及びBHのビツト
数のための値Mは奇数値であり、これに対して第
4図のMの値は偶数値である。第3図から理解さ
れるように、パリテイ・トグル手段18は、Ptpg
の値を1、パリテイPH′の値を0、CLの値を1、
そしてPLの値を1に発生する。これとは対照的
に、Mが偶数である第4図においては、パリテ
イ・トグル手段18は、Ptpgの値を0、パリテイ
PH′の値を1、CLの値を1、そしてPLの値を1
に発生する。然しながら、第3図及び第4図から
理解されるように、2つのオペランドAとBの加
算演算動作の結果のパリテイは、例2A及び例2B
の両方に対してPS=0である。従つて、本発明
はオペランドA及びBの仕切りを種々の形式に選
択することが出来るのが分る。 このようにして、2つのオペランドA及びBの
加算演算動作の結果のパリテイ値は、従来の方法
に比べて、より効率的に発生することが出来る。
【表】
F 発明の効果
以上説明したように、本発明は加算器の出力に
おいて、より早く効率的にパリテイ値を発生する
ことの出来るパリテイ発生回路を与える。
おいて、より早く効率的にパリテイ値を発生する
ことの出来るパリテイ発生回路を与える。
第1図は本発明のパリテイ発生回路の1実施例
のブロツク図、第2図は16ビツト・オペランド用
のパリテイ発生回路の実施例の図、第3図はMが
奇数で6ビツト・オペランドの場合の本発明の他
の実施例の図、第4図はMが偶数で6ビツト・オ
ペランドの場合の本発明の他の実施例の図であ
る。 10……第1のレジスタ、12……第2のレジ
スタ、14……第1の加算器、20……第2の加
算器、18,22……パリテイ発生器、18……
パリテイ・トグル手段、24……アンド回路、2
6……排他的オア回路。
のブロツク図、第2図は16ビツト・オペランド用
のパリテイ発生回路の実施例の図、第3図はMが
奇数で6ビツト・オペランドの場合の本発明の他
の実施例の図、第4図はMが偶数で6ビツト・オ
ペランドの場合の本発明の他の実施例の図であ
る。 10……第1のレジスタ、12……第2のレジ
スタ、14……第1の加算器、20……第2の加
算器、18,22……パリテイ発生器、18……
パリテイ・トグル手段、24……アンド回路、2
6……排他的オア回路。
Claims (1)
- 【特許請求の範囲】 1 M個の高位ビツトAHとN個の下位ビツト
ALとをもつ第1の入力オペランドAと、M個の
高位ビツトBHとN個の下位ビツトBLとをもつ
第2の入力オペランドBを有し、それらのオペラ
ンドを加算し、その和がパリテイを確立されるよ
うな加算器の和出力のためのパリテイ発出器であ
つて、 (a) 第1のMビツト・オペランドAHと第2のM
ビツト・オペランドBHをもち、Mビツトの高
位和SH′を発生するMビツト加算器と、 (b) 上記Mビツト加算器の和出力に接続され、高
位パリテイ・ビツトPH′を発生する第1のパリ
テイ発生手段と、 (c) 入力を上記Mビツト加算器の和出力に接続さ
れ、上記Mビツト加算器の和出力の下位側から
見て最初の0の後に1が偶数個ある場合又は下
位側から見て最初の1の後に0が偶数個ある場
合に、2進1の値をもつパリテイ・トグル・ビ
ツトを発生し、上記Mビツト加算器の和出力の
下位側から見て最初の0の後に1が奇数個ある
場合又は下位側から見て最初の1の後に0が奇
数個ある場合に、2進0の値をもつパリテイ・
トグル・ビツトを発生するパリテイ・トグル手
段と、 (d) 第1のオペランドとして加えられるNビツト
値ALと、第2のオペランドとして加えられる
Nビツト値BLとをもち、Nビツトの下位和SL
及び下位キヤリー・ビツトCLを発生するNビ
ツト加算器と、 (e) 上記Nビツト加算器の和出力に接続され、下
位パリテイ・ビツトPLを発生する第2のパリ
テイ発生手段と、 (f) 第1の入力を上記パリテイ・トグル手段の出
力に接続され、第2の入力を上記Nビツト加算
器の下位キヤリー・ビツトCLに接続され、出
力をもつAND手段と、 (g) 第1の入力を上記AND手段の出力に接続さ
れ、第2の入力を上記第1のパリテイ発生手段
の高位パリテイ・ビツトPH′に接続され、第3
の入力を上記第2のパリテイ発生手段の下位パ
リテイ・ビツトPLに接続され、その出力が上
記オペランドA及びBの和のパリテイである、
排他的OR手段、 とを具備するパリテイ発生装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/156,626 US4879675A (en) | 1988-02-17 | 1988-02-17 | Parity generator circuit and method |
US156626 | 1988-02-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01220528A JPH01220528A (ja) | 1989-09-04 |
JPH0370416B2 true JPH0370416B2 (ja) | 1991-11-07 |
Family
ID=22560357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63290385A Granted JPH01220528A (ja) | 1988-02-17 | 1988-11-18 | パリテイ発生器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4879675A (ja) |
EP (1) | EP0328899A3 (ja) |
JP (1) | JPH01220528A (ja) |
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---|---|---|---|---|
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US5608741A (en) * | 1993-11-23 | 1997-03-04 | Intel Corporation | Fast parity generator using complement pass-transistor logic |
FR2713364B1 (fr) * | 1993-11-30 | 1996-01-12 | Bull Sa | Dispositif de calcul des bits de parité associés à une somme de deux nombres. |
US5825204A (en) * | 1996-03-21 | 1998-10-20 | Hashimoto; Masashi | Apparatus and method for a party check logic circuit in a dynamic random access memory |
KR100224278B1 (ko) * | 1996-12-18 | 1999-10-15 | 윤종용 | 패스 트랜지스터 로직을 사용하는 조건 합 가산기 및 그것을 구비한 집적 회로 |
US6990507B2 (en) * | 2002-05-21 | 2006-01-24 | Hewlett-Packard Development Company, L.P. | Parity prediction for arithmetic increment function |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3222652A (en) * | 1961-08-07 | 1965-12-07 | Ibm | Special-function data processing |
US3342983A (en) * | 1963-06-25 | 1967-09-19 | Ibm | Parity checking and parity generating means for binary adders |
GB1047246A (ja) * | 1963-02-27 | |||
US3287546A (en) * | 1963-02-27 | 1966-11-22 | Ibm | Parity prediction apparatus for use with a binary adder |
US3596072A (en) * | 1968-05-24 | 1971-07-27 | Hitachi Ltd | Error-detecting circuitry in adder system |
US3758760A (en) * | 1972-04-07 | 1973-09-11 | Honeywell Inf Systems | Error detection for arithmetic and logical unit modules |
US3925647A (en) * | 1974-09-30 | 1975-12-09 | Honeywell Inf Systems | Parity predicting and checking logic for carry look-ahead binary adder |
US4224680A (en) * | 1978-06-05 | 1980-09-23 | Fujitsu Limited | Parity prediction circuit for adder/counter |
US4608693A (en) * | 1984-05-07 | 1986-08-26 | At&T Bell Laboratories | Fault detection arrangement for a digital conferencing system |
-
1988
- 1988-02-17 US US07/156,626 patent/US4879675A/en not_active Expired - Fee Related
- 1988-11-18 JP JP63290385A patent/JPH01220528A/ja active Granted
-
1989
- 1989-01-23 EP EP19890101069 patent/EP0328899A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
US4879675A (en) | 1989-11-07 |
EP0328899A3 (en) | 1991-09-11 |
JPH01220528A (ja) | 1989-09-04 |
EP0328899A2 (en) | 1989-08-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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