JPH05503190A - パワーｍｏｓｆｅｔトランジスタ回路 - Google Patents

Abstract

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Description

【発明の詳細な説明】 パワ−Ｍｏ３ＦＥＴトランジスタ 本発明は、パワーＭＯ３ＦＥＴ）ランジスタ回路に関し、特に、電源への負荷中 の直接短絡に対してトランジスタを保護するための集積回路を育するパワーＭＯ ３ＦＥＴ）ランジスタに関する。

背景技術 パワーＭｏ３ＦＥＴトランジスタの１つのタイプは垂直拡散ＭＯ３　（ＶＤＭＯ Ｓ））ランジスタである。かかメパワーＭＯ３ＦＥＴトランジスタは、発明の名 称ｒＧＡＴＥ　５ＨＩＥＬＤ　５ＴＲＵＣＴＵＲＥ　ＦＯＲ　ＰＯＷＥＲ　Ｍｏ ３　ＤＥＶＩＣＥＪｔ’１９８６年１　２　月２　３　Ｂ付１ｔノ＝イールソン （Ｊ．　Ｍ．　Ｓ。

Ｎｅｔｌｓｏｎ）　の米国特許第４，６３１．５８４　号に記載されている。

第り図に示したように、ＶＤＭＯＳ）ランジスタ１ｏは基本的に第１及び第２の 対向主表面１４と１６を有するＮ−型のような１つの伝導形式の半導体材料の基 板１２からなる。第２の主表面１６にＮ＋型のような１つの伝導形式の比較的高 導電率領域１８（ドレーン領域と呼ばれる）が配置されている。Ｎ０型ドレーン 領域１８に、第１の主表面１４に延在するＮ−型延在ドレーン領域２０が隣接し ている。

Ｐ−型のような逆伝導形式の複数の軽ドープド・ボデー領域２２が第１の表面か ら基板１２内へ延在している。第１の表面１４における各ボデー領域２２は六角 形である。各ボデー領域２２の境界内で第４の表明１４から基板１２内へＮゝ型 のような１の伝導形式のソース領域２４が延在している。第１の表面において、 各ソース領域２４も六角形であって、各ソース領域２４の線部は第１の表面１４ においてチャネル領域２６の長さおよび幅を画定すべくそのそれぞれのボデー領 域２２の線部から一定の間隔を保っている。各ソース領域２４は環状である。そ してＰ＋型補助ボデー領域２８はボデー領域２２内のソース領域内に典型的にボ デー領域２２の深さよりも大きい深さに延在している。

第１の表面】４上のチャネル領域２６の上には、表面１４上のゲート絶縁体３０ と該ゲート絶縁体３０上のゲート電極３２からなる被絶縁ゲート電極が配置され る。ゲート絶縁体３０は典型的に約５００〜２０００人の厚さ範囲の二酸化ケイ 素からなり、ゲート電極３２は典型的にドープされた多結晶シリコンからなる。

典型的にケイ酸塩ガラスからなる絶縁層３４は、ゲート電極３２を上層から電気 的に絶縁するためにゲート電極３２の上に（る。ソース電極３６は絶縁層３４の 上にあって、ソース領域および補助ボデー領域と接触するために第■の層１４と 接触する。ドレーン電極３８は第２の表面１６上の高導電率領域１８と接触する 。

ゲート電極３２への外部電気接触は、典型的に金属からなるゲート・ボンド・パ ッド４０によって行われる。

パワーＭＯ３ＦＥＴ）ランジスタの用途によって、電源の負荷中の直接短絡に対 してトランジスタを保護することが望ましい場合がある。このために、パワーＭ Ｏ３ＦＥＴに電流制限回路（限流回路）が使用されてきた。第２図は、このため に使用されてきた回路の１つを示す。その回路は回路のゲートと［１ｊＸ端子間 のツェナーダイオードＤ１からなる。バイポーラトランジスタＱ，はそのコレク タをパワーＭＯＳＦＥＴＱ！のゲートに接続し、そのエミッタを回路の電源端子 に接続している。バイポーラトランジスタＱ１のベースはＭｏ３ＦＥＴＱ，の電 源へ接続されている。電流検知抵抗器Ｒ１１ｍは、バイポーラトランジスタＱ， のベースとエミッタを横断してＭｏ３ＦＥＴＱ．の電源および回路の電源端子へ 接続される。抵抗器Ｒ．はＭＯＳＦＥＴＱｔのゲートと回路のゲート端子間に接 続されて、入力ｒｃ回路網の時定数を変えることによってデバイスの切換え速度 を調整させる。ダイオードＤ．はＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＊に形成された 寄生ダイオードである。

この電流制限回路の操作において、ツェナーダイオードＤ１はパワーＭＯ３ＦＥ Ｔを静電放電から保護するために使用される。制限抵抗器Ｒ３３１間の電圧が十 分大きくてバイポーラトランジスタＱ，のベース−エミッタ接合部分間の電圧を 与えてトランジスタＱ１をターンオンできるように、パワーＭＯ３ＦＥＴＱ．に おける負荷電流が十分大きいときに電流＄１限が得られる。トランジスタＱ．が ターンオンされると、パワーＭＯＳＦＥＴＱ．のゲート電圧はバイポーラトラン ジスタＱ，を通して低下され、そして負荷電流が制限される。しかしながら、こ の電流制限回路に伴う問題点は、電流制限抵抗器Ｒ１１，間の電力が極めて高く なってその抵抗器を加熱して回路の動作に悪影響を与えることである。

従って、パワー制限抵抗器間のパワー損失がかなり低い電流制限回路をパワーＭ ＯＳＦＥＴに設けることが望ましい。また、パワーＭＯＳＦＥＴに集積できると 共に、パワーＭＯ３ＦＥＴの製造法と同一の方法を用いて作ることができる電流 制限回路をパワーＭＯＳＦＥＴに設けることが望ましい。

発明の開示 本発明は、パワーＭＯＳＦＥＴのソース領域のあるものが他のソース＠域の全て を接続する第１又は主ソース電極から一定の間隔を有すると共に電気的に絶縁さ れている第２のソース電極によって一緒に接続されているパワーＭＯＳＦＥＴに 関する。これは、ＭＯＳＦＥＴの残りの部分よりも著しく少数のソース領域を含 む検知又はパイロット・グループのソース領域を備えたＭＯＳＦＥＴを提供する 。

電流制限回路はＭＯＳＦＥＴの第２のソース電極とゲート電極間に接続されるの で、電流制限回路はＭＯＳＦＥＴに関係した電力の小部分しか消費しない。

さらに詳しくは、本発明は、第１および第２の対向表面を有する１つの伝導形式 の半導体材料の基板からなるパワーＭＯ３ＦＥＴに関する。それらの表面間の基 板にドレーン領域が延在する。逆の伝導形式の複数のスペースド・ボデー領域が 第１の表面から基板内へ延在し、１つの伝導形式の別のソース領域が各ボデー領 域内の第１の表面から基板内へ延在する。各ソース領域と第１の表面との切片は 、そのそれぞれのボデー領域と第１の表面との切片から一定の間隔を育して、そ れらの間にチャネル領域を形成する。導電性ゲートが第１の表面上にあって該第 」の表面から絶縁され、チャネル領域の上に延在する。第１の導電性電極がゲー トの上に延在して該ゲートから絶縁され、ソース領域の一部と接触する。第２の 導電性電極がゲートの上に延在してゲートから絶縁され、第１の部分におけるよ りも少数のソース領域を含むソース領域の第２の部分と接触する。電流制限回路 は第２の導電性電極とゲート間に接続される。

図面の簡単な説明 第１図は従来技術のパワーＭＯＳＦＥＴの一部分の斜視図である。第２図は、従 来技術のパワーＭＯＳＦＥＴ用電流制限回路の略回路図である。第３図は、本発 明のパワーＭＯ３ＦＥＴの平面図である。第４図は、第３図に示したパワーＭＯ ＳＦＥＴの一部分の拡大平面図である。第５図は、さらに第４図に示したパワー ＭＯＳ　Ｆ　Ｅ　Ｔの一部分の拡大平面図である。第６図は、第５図の線６−６ についての断面図である。第７図は、第５図の線７−７についての断面図である 。第８図は、第４図の線８−８についての断面図である。！！９図は、本発明の ＭＯＳＦＥＴの略回路図である。

発明を実施するための最良の形態 第３図と第６図に示すように、本発明のパワーＭＯ３ＦＥＴ４２は第１図に示し たＶＤＭＯ３Ｉ　Ｏに類似し、対向する第１および第２の表面４６と４８を有す るシリコンのような半導体材料の基板４４からなる。第２の表面４８にはＮ１型 で示した１つの伝導形式の比較的高導電率領域５０（ドレーン領域と呼ぶ）が配 置される。ドレーン領域５０に隣接し、第４の表面４６へ延在するのは、Ｎ−型 として示した１つの伝導形式の低導電率領域（延在ドレーン領域と呼ぶ）である 。

Ｐ−型として示した逆伝導形式の定間隔をもった複数の低導電率ボデー領域５４ が第１の表面４６から基板４４内へ延在している。各ボデー領域５４は延在ドレ ーン領域５２とボデー／ドレーン領域ＰＮ接合部を形成する。その第１の表面４ ６との切片（インクセツト）は六角形である。ボデー領域５４は第１の表面に沿 って行と列に配列される。各ボデー領域５４の境界内で第１の表面４６から基板 ４４内に延在するのは、Ｎ“型として示した１つの伝導形式の高導電率ソース領 域５８であって、それはそのそれぞれのボデー領域５４とソース／ボデーＰＮ接 合部を形成する。各ソース領域５８とその関連ボデー領域５４は一般にソース／ ボデー・セルと呼ばれる。第４図と第５図はり−入／ボデー・セルの全てを示し ていないが、ソース／ボデー・セルは第３図に示したように基板全体に渡って延 在することを理解すべきである。それぞれのソース／ボデーＰＮ接合部６０は第 １の表面４６においてそれぞれのボデー／ドレーンＰＮ接合部５６から一定の間 隔を保って、第１の表面４６におけるボデー領域５４でのチャネル領域６２の長 さおよび幅を画定する。ソース領域５８は環状であって、ソース／ボデーＰＮ接 合部６０の外側部は対応するボデー／ドレーンＰＮ接合部５６のインクセツトと 同心である六角形の形で第」の表面４６をインクセツトする。第１の表面４６か ら各ボデー領域５４の中心部に延在し、環状ソース領域５８に囲まれるのは、Ｐ ′″型で示した逆伝導形式の高導電性の補助ボデー領域である。補助ボデー領域 ６４は、典型的にボデー領域５４の深さよりも大きい深さまで延在する。

第１の表面４６上でチャネル領域６２の上に、第１の表面４６上のゲート絶縁体 ６６とゲート絶縁体６６上のゲート電極６８からなる被絶縁ゲート電極が配置さ れている。ゲート絶縁体６６は典型的に約５００〜２０００人の厚さ範囲の二酸 化ケイ素からなり、ゲート電極６８は典型的にドープされた多結晶シリコンから なる。典型的に、リンケイ酸塩ガラス（ＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ ）又はホウリンケイ酸塩ガラス（ＢＰＳＧ）のようなケイ酸塩ガラスからなる絶 縁層７０がゲート電極６８の上に載って、電極をオーバーレイ層から電気的に絶 縁する。第１のソース電極７２は絶縁層７０の上に載って、ソース／ボデー・セ ルの第４の部分のソース領域５８と補助ボデー領域６４と接触する。第２のソー ス電極７４が絶縁層７０の上にきて、ソース／ボデー・セルの第２の部分のソー ス領域５８と補助ボデー領域６４と接触する。第２の部分に含まれるソース／ボ デー・セルの数は第１の部分におけるソース／ボデー・セルの数より著しく少な い。典型的に、第２のソース電極７４と接触した第２の部分のソース／ボデー・ セルの数は基板４４におけるソース／ボデー・セルの全数の約１／２５０である 。ソース／ボデー・セルの第２の部分は「８４０１５３部分と呼ばれる。第１の ソース電極７２は、典型的に、ソース／ボデー・セルを含まない第１の表面の１ 部の上にくるソース接触バッド７６へ延在する。ドレーン電極７８は第２の表面 ４８の上にあってドレーン領域５０と接触する。

第３図、第４図及び第８図に示したように、Ｐ型として示した逆の伝導形式の第 １の井戸形凹部（ｗｅｌｌ）８０は、いずれのソース／ボデー・セルを含まない 第１の表面４６の部分の第１の表面４６から基板４４内へ延在する。Ｎ型として 示した１つの伝導形式の領域８２は、第１の凹部８０内の第１の表面４６から基 板４４内へ延在する。領域８２は凹部８０にツェナーダイオードＤ１を形成する 設計になっている。典型的に金属のゲート・ボンドパッド８８は、ソース／ボデ ー・セルを含まず、第１の凹部８０を含み絶縁層７０によって絶縁されている第 １の表面４４の領域の上にくる。ゲート・ボンドパッド８８は絶縁層７０におけ る開口８６に延在してツェナーダイオードＤ１の領域８２と接触する。

第４図、第５図および第７図に示したように、Ｐ型として示した逆の伝導形式の 第２の凹部９２は、ソース／ボデー・セルを含まず、ツェナーダイオードＤ。

を含む第１の表面４６の領域から一定の間隔を有する第１の表面４６の別の領域 における第１の表面４６から基板４４内へ延在する。Ｎ型として示した１つの伝 導形式の複数の小領域９４は、第２の凹部内の第１の表面４６から基板４４内へ 延在する。Ｎ型として示した１つの伝導形式のより大きな領域９６は、第２の凹 部９２内の第１の表面４６から基板４４内へ延在して、小領域９４を囲む。凹部 ゛９２と領域９４および９６は横バイポーラトランジスタＱ１を形成する。そし てその中で小領域９４はエミッタであり、大きい領域９６はコレクタそして凹部 ９２はベースである。絶縁層７０が第２の凹部９２の上に延在する。第１のソー ス電極７２は絶縁層７０の開口１００を介して延在してエミッタ領域９４と接触 し、コレクタ接点１０２は絶縁層７０の開口１０４全体に延在してコレクタ領域 と接触する。

第２の凹部９２の上および絶縁層６６の上に、レジスタＲ９を形成するドープさ れた多結晶シリコンの一定間隔を保った複数の平行な狭いストリップ１０６が配 置される。レジスタ・ストリップ１０６は絶縁層７０によって被覆されている。

第２のソース電極７４は第２の凹部におよび絶縁層７０の開口１０８を介して延 在して、そのｌ端でレジスタ・ストリップ１０６と接触する。第２のソース電極 ７４も絶縁層７０の開口１１０を介して延在し、それによって第２のソース電極 ７４をバイポーラトランジスタＱ、のベースへ接触させる。第１のソース電極７ ２は第２の凹部９２の上におよび絶縁層７０の開口１１２を介して延在して、そ の端部から一定間隔を有するレジスタ・ストリップ１０６と接触する。第１のソ ース電極７２もバイポーラトランジスタＱ、のエミッタ接点９Ｂに接触する。ド ープされた多結晶シリコンのストリップ１１４は第１の表面４６の上に延在する と共に、第１の凹部８０と第２の凹部９２間のソース／ボデー・セルを含まない 第１の表面４６の領域を横断して第１の表面４６から絶縁されている。ストリッ プ１１４はレジスタＲ，を形成する。レジスタストリップ１１４の一端は、ツエ ナ−ダイオードＤ、の片側へ接続すべく第１の凹部８０の上のゲート・ボンドパ ッド８８の部分へ接続される。レジスタ・ストリップ１１４の他端において、レ ジスタＲ，の他端がパワートランジスタＱ、のゲートに接続されるように、接続 体１１６はゲート電極６８へ延在すると共に該ゲート電極と接触する。接続体１ １６もレジスタＲ，がバイポーラトランジスタＱ、のコレクタへ接続されるよう にコレクタ接点１０２と接続している。

上記の構造は、第９図に示したように限流回路を有するパワーＭＯ３ＦＥＴを提 供する。第１の凹部８０におけるＮ型領域８２によって形成されたツェナーダイ オードＤ、は片側をゲートパッド８８へ接続し、別側を第１の凹部８０を通して 第４のソース電極７２へ接続している。ストリップ１１４によって形成されたレ ジスタスＲ６のｌ端はゲート・ボンドパッド８８へ接続され、レジスタスＲ。

の他端は接続体１１６によってパワーＭＯＳＦＥＴＱ、のゲート電極６８．およ びコネクタ接点１０２を介してバイポーラトランジスタＱ１のコレクタへ接続さ れる。第２の凹部９２によって形成されたバイポーラトランジスタのベースは、 第２のソース電極７４を介してソース／バブ−・セルのパイロット部分のソース 領域５８へ接続される。バイポーラトランジスタＱ１のベースおよびソース／ボ デー・セルのパイロット部分のソース領域５８も第２のソース電極７４によって レジスタスＲ，を形成するレジスタ・ストリップ１０６の一端へ接続される。レ ジスタスＲ，の他端は第１のソース電極７２によってソース／ボデー・セルの第 １の部分のソース領域５８および電極パッド７６のソースへ接続される。ソース ／ボデー・セルの第４の部分のソース領域５８も第１のソース電極７２によって 、エミッタ接点９８を介してバイポーラトランジスタＱ、のエミッタ９４および ツェナーダイオードＤ１の別側へ接続される。ダイオードＤ、およびり、はパワ ーＭＯＳＦＥＴ構造物に形成された寄生であって、デバイスになだれ電圧値を与 える。

従って、本発明のパワーＭＯ３ＦＥＴ４２において、限流回路はパワーＭＯＳＦ ＥＴＱ、のゲートとソース／ボデー・セルのパイロット部分のソース領域を横断 して接続される。限流回路は第２図に示した限流［回路について記載したように 動作する。しかしながら、その回路はソース／ボデー・セルのパイロット部分を 横断して接続され、それがＭＯＳＦＥＴにおけるセルの全数より著しく少ないセ ルを含むから、バイポーラトランジスタＱ１をターンオンするためにレジスタＲ ２内を流れる電流は極めて小さい。従って、レジスタＲ２内のワット損は極めて 小さい。パワーＭＯＳＦＥＴ全体に含まれるソース／ボデー・セルの数の１／２ ５０を含有するパイロット部分を有するパワーＭＯ３ＦＥＴの場合のレジスタＲ 。

内のワット損はｌ／２５０になる。

パワーＭＯＳＦＥＴ４２は、組み込まれた限流回路の種々の構成要素を有するけ れども、パワーＭＯ３ＦＥＴを作る標準の方法の工程を用いて製造することがで きる。例えば、Ｐ型伝導性の第１および第２の凹部８０と９２はＰ型伝導性ボデ ー領域５４と同時に成形される。ツェナーダイオードＤ１のＮ型領域８２および バイポーラトランジスタＱ１のＮ型エミッタおよびコレクタ領域９４と９６はＮ 型伝導性ソース領域５８と同時に成形される。レジスタＲ，を形成するストリッ プ１０６およびレジスタＲ１を形成するストリップ１１４は、ゲート電極６８を 形成する同一のドープ多結晶シリコン層から形成される。第２のソース電極７４ は第１のソース電極７２を形成する同じ層の伝導性材料から成形される。従って 、限流回路を有するパワーＭＯ３ＦＥＴ４２を作るのにさらに余分の工程を必要 としない。

従って、本発明によってパワーＭＯＳＦＥＴを含有する同一基板に限流回路を形 成しているパワーＭＯ３ＦＥＴが提供される。限流回路はＭＯＳＦＥＴのソース 領域のパイロット部分とゲート電極間に接続されるので、限流回路内で損失され る電力は従来の回路に比べて著しく低下する。また、限流回路はパワーＭＯＳＦ ＥＴを作るために通常使用される工程と同一工程を用いてパワーＭＯ３ＦＥＴに 形成することができるので、限流回路をもったＭＯＳＦＥＴの製造コストがパワ ーＭＯ３ＦＥＴのみの製造コストに比べて実質的に増さない。

ドレーン 国Ｒｖ４査報告

Claims (23)

【特許請求の範囲】
1. １．第１および第２の対向表面を有する１つの伝導形式の半導体材料の基板；前 記表面の間の前記基板を貫通するドレーン領域；前記第１の表面から前記基板内 に延在する逆伝導形式の複数のスペースド・ボデー領域； 前記ボデー領域の各々内の前記第１の表面から前記基板内に延在する１つの伝導 形式のソース領域であって、該ソース領域の各々とその前記第１の表面における それぞれのボデー領域との界面がそのそれぞれのボデー領域と前記第１の表面に おけるドレーン領域との界面から一定の間隔を保ってそれらの間にチャネル領域 を形成する構成の前記ソース領域； 前記第１の表面上にあって該第１の表面から絶縁されると共に前記チャネル領域 間に延在する導電性ゲート； 前記ゲート電極の上に延在し、該ゲート電極から絶縁され、ソース領域の第１の 部分に接触する第１の導電性電極； 前記ゲート電極の上に延在し、該ゲート電極から絶縁され、ソース領域の第２の 部分に接触する第２の導電性電極、該第２の部分におけるソース領域の数は第１ の部分におけるソース領域の数より小さい構成；および前記第２の電極とゲート 電極間に接続された限流回路，からなることを特徴とするパワーＭＯＳトランジ スタ。
2. ２．限流回路が、前記第２の電極へ接線されたベース、第１の電極へ接続された エミッタおよび導電性ゲートへ接続されたコレクタを有するバイポーラトランジ スタ；および一端をバイポーラトランジスタのベースと第２の電極へ接続し他端 を第１の電極へ接続したレジスタからなる請求の範囲第１項記載のパワーＭＯＳ トランジスタ。
3. ３．限流回路が、さらに片側を導電性ゲートへ接続し、その別側をバイポーラト ランジスタのエミッタと第１の電極へ接続したダイオードからなる請求の範囲第 ２項記載のパワーＭＯＳトランジスタ。
4. ４．限流回路が、さらにダイオードとバイポーラトランジスタのコレクタ間に接 続された第２のレジスタからなる請求の範囲第３項記載のパワーＭＯＳトランジ スタ。
5. ５．バイポーラトランジスタが前記第１の表面から前記基板内に延在してバイポ ーラトランジスタのベース領域として作用する逆の伝導形式の凹部領域と、該凹 部領域内の前記第１の表面から基板内へ延在してコレクタとして作用する逆の伝 導形式の少なくとも１つの領域、および凹部領域内の前記第１の表面から基板内 へ延在してエミッタとして作用する１つの伝導形式の少なくとも１つの領域から なる請求の範囲第４項記載のパワーＭＯＳトランジスタ。
6. ６．バイポーラトランジスタが複数の前記エミッタ領域と、該エミッタ領域を囲 む別のコレクタ領域を含む請求の範囲第５項記載のパワーＭＯＳトランジスタ。
7. ７．第１の前記レジスタが前記第１の表面の上にあって該第１の表面から絶縁さ れ、かつ前記凹部領域の一部分の上にある電気的に部分的伝導性材料のストリッ プからなる請求の範囲第６項記載のパワーＭＯＳトランジスタ。
8. ８．第１の前記レジスタが前記凹部領域の一部分の上の前記第１の表面上で該第 １の表面から絶縁された電気的に部分的伝導性材料の複数のストリップからなる 請求の範囲第７項記載のパワーＭＯＳトランジスタ。
9. ９．レジスタのストリップがゲート電極と同一材料である請求の範囲第８項記載 のパワーＭＯＳトランジスタ。
10. １０．ダイオードが前記基板内の前記第１の表面において第１の前記凹部領域か ら一定の間隔を有した逆の伝導形式の第２の凹部領域、および基板の前記第１の 表面における第２の凹部内にあって第２の凹部とＰＮ接合を形成する１つの伝導 形式の領域からなる請求の範囲第７項記載のパワーＭＯＳトランジスタ。
11. １１．第２のレジスタが前記第１の表面上にあって該第１の表面から絶縁されて 前記第１および第２の凹部領域間に延在する部分伝導性材料のストリップからな る請求の範囲第１０項記載のパワーＭＯＳトランジスタ。
12. １２．第２のレジスタ・ストリップがゲート電極と同一材料製である請求の範囲 第１１項記載のパワーＭＯＳトランジスタ。
13. １３．第２の導電性電極が第１のレジスタ・ストリップおよび第１の凹部領域と 接触する請求の範囲第１１項記載のパワーＭＯＳトランジスタ。
14. １４．第１の導電性電極が第１のレジスタ・ストリップおよびバイポーラトラン ジスタのエミッタ領域と接触する請求の範囲第１３項記載のパワーＭＯＳトラン ジスタ。
15. １５．第２のレジスタ・ストリップの一端がダイオードの１つの伝導形式の領域 へ電気的に接続され、接続手段が第２のレジスタ・ストリップの他端をバイポー ラトランジスタのコレクタ領域とゲート電極へ接続する請求の範囲第１４項記載 のパワーＭＯＳトランジスタ。
16. １６．第１および第２の対向表面を有する１つの伝導形式の半導体材料の基板； 前記表面間の基盤を貫通するドレーン領域；前記基板の第１の表面においてドレ ーン領域とボデー／ドレーン接合部を形成する逆伝導形式の複数のスベースド・ ボデー領域；前記基板の第１の表面においておよび各ボデー領域内で１つの伝導 形式の別のソース領域であって、該ソース領域の各々がそれぞれのボデー領域の ボデー／ドレーン接合部から一定の間隔を保ってそれらの間に第１の表面に沿っ てチャネル領域を形成する前記それぞれのボデー領域とソース／ボデー接合部を 形成し、ソース領域の各々とそのそれぞれのボデー領域がソース／ボデー・セル を形成する構成の前記ソース領域； 前記第１の表面上にあって該第１の表面から絶縁され、チャネル領域間に延在す る導電性ゲート； 前記ゲートの上にあって該ゲートから絶縁され、ソース／ボデー・セルの第１の 部分に接触する第１の導電性電極； 前記ゲートの上にあって該ゲートから絶縁されソース／ボデー・セルの第２の部 分に接触する第２の導電性電極、第２の部分におけるソース／ボデー・セルの数 が第１の部分における数より小さい構成；前記基板の第１の表面おいてコレクタ 領域、エミッタ領域およびベース領域を有するバイポーラトランジスタ； 前記基板の第１の表面において逆伝導形式の第１および第２の領域を有するダイ オード：および 前記第１の表面上にあって該第１の表面から絶縁された第１および第２のレジス タからなり； 第１のレジスタの一端がダイオードの片側へ接続され、第１のレジスタの他端が バイポーラトランジスタのコレクタおよびゲートへ接続され；第２のレジスタの 一端がバイポーラトランジスタのベースおよび第２の電極へ接続され；および バイポーラトランジスタのエミッタがダイオードの別側と第１の電極へ接続され ることを特徴とするパワーＭＯＳトランジスタ。
17. １７．バイポーラトランジスタが、基板の第１の表面においてベースとして作用 する逆の伝導形式の凹部領域、基板の第１の表面における凹部領域内でコレクタ として作用する１つの伝導形式の少なくとも１つの領域、および基板の前記第１ の表面における凹部領域内でエミッタとして作用する１つの伝導形式の少なくと も１つの領域からなる請求の範囲第１６項記載のパワーＭＯＳトランジスタ。
18. １８．バイポーラトランジスタがベース領域において一定の間隔を有する複数の エミッタ傾城と、該エミッタ領域の各々を囲む別のコレクタ領域を含む請求の範 囲第１７項記載のパワーＭＯＳトランジスタ。
19. １９．ダイオードが基板の前記第１の表面における逆の伝導形式の凹部領域と、 基板の前記第１の表面における前記凹部領域内の１つの伝導形式の領域からなる 請求の範囲第１７項記載のパワーＭＯＳトランジスタ。
20. ２０．レジスタの各々が前記第１の表面上で該第１の表面から絶縁された部分的 導電性材料のストリップからなる請求の範囲第１９項記載のパワーＭＯＳトラン ジスタ。
21. ２１．第２のレジスタを形成するストリップがバイポーラトランジスタを含有す る凹部領域の上にある請求の範囲第２０項記載のパワーＭＯＳトランジスタ。
22. ２２．第２のレジスタが部分的導電性材料の複数の一定の間隔を有する平行スト リップからなる請求の範囲第２１項記載のパワーＭＯＳトランジスタ。
23. ２３．第１のレジスタを形成するストリップが２つの凹部領域間に延在する請求 の範囲第２１項記載のパワーＭＯＳトランジスタ。