JPH05218438A - 電力スイッチング用ｍｏｓトランジスタ - Google Patents
電力スイッチング用ｍｏｓトランジスタInfo
- Publication number
- JPH05218438A JPH05218438A JP4222896A JP22289692A JPH05218438A JP H05218438 A JPH05218438 A JP H05218438A JP 4222896 A JP4222896 A JP 4222896A JP 22289692 A JP22289692 A JP 22289692A JP H05218438 A JPH05218438 A JP H05218438A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- regions
- semiconductor region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 239000000969 carrier Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims description 122
- 238000009792 diffusion process Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 33
- 230000001939 inductive effect Effects 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 誘導性負荷を有する電力スイッチング用ＭＯ
Ｓトランジスタのターンオフの際発生される過剰搬送子
により電力スイッチング用ＭＯＳトランジスタが破壊さ
れることを防ぐこと。 【構成】 電力装置の第１導電型の半導体基板に電力装
置形成部分に所定の間隔をもって第２導電型の半導体領
域を形成し、該半導体領域を前記電力装置のソース電極
に連結する導電性ラインを形成して、過剰搬送子を急に
消滅させることにより電力スイッチング用ＭＯＳトラン
ジスタの破壊を防止する。
Ｓトランジスタのターンオフの際発生される過剰搬送子
により電力スイッチング用ＭＯＳトランジスタが破壊さ
れることを防ぐこと。 【構成】 電力装置の第１導電型の半導体基板に電力装
置形成部分に所定の間隔をもって第２導電型の半導体領
域を形成し、該半導体領域を前記電力装置のソース電極
に連結する導電性ラインを形成して、過剰搬送子を急に
消滅させることにより電力スイッチング用ＭＯＳトラン
ジスタの破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、電力スイッチング用Ｍ
ＯＳトランジスタに関するものであり、特に、誘導性負
荷から流入する蓄積エネルギの影響を排除できるように
改善された電力スイッチング用ＭＯＳトランジスタに関
する。
ＯＳトランジスタに関するものであり、特に、誘導性負
荷から流入する蓄積エネルギの影響を排除できるように
改善された電力スイッチング用ＭＯＳトランジスタに関
する。
【０００２】
【従来の技術】本発明において、対象にしている電力ス
イッチング素子は、たとえば個別素子としてゲート駆動
される出力ＭＯＳトランジスタ、絶縁ゲートバイポーラ
トランジスタあるいはこれら素子で構成される集積回路
などを含む。
イッチング素子は、たとえば個別素子としてゲート駆動
される出力ＭＯＳトランジスタ、絶縁ゲートバイポーラ
トランジスタあるいはこれら素子で構成される集積回路
などを含む。
【０００３】一般に、電力スイッチング用ＭＯＳＦＥＴ
としては、二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）が用いら
れているが、このような電力スイッチング用ＭＯＳＦＥ
Ｔは複数の単位ＦＥＴセルを並列に接続させた構成とな
っている。
としては、二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）が用いら
れているが、このような電力スイッチング用ＭＯＳＦＥ
Ｔは複数の単位ＦＥＴセルを並列に接続させた構成とな
っている。
【０００４】これらスイッチング素子において、たとえ
ば電力用ＭＯＳトランジスタの場合、通常は一般的な装
置の基本特性の開発に重点をおいた。しかしながら、漸
次応用回路の多様さに従うスイッチング素子が開発さ
れ、誘導性負荷を有する場合にはコイルに蓄積されたエ
ネルギをスイッチング素子に吸収することができる。こ
のような場合、素子保護を考慮した研究開発が不十分で
あるためしばしば素子破壊が発生した。これに対するよ
り具体的な従来技術例を図１を参照して説明する。
ば電力用ＭＯＳトランジスタの場合、通常は一般的な装
置の基本特性の開発に重点をおいた。しかしながら、漸
次応用回路の多様さに従うスイッチング素子が開発さ
れ、誘導性負荷を有する場合にはコイルに蓄積されたエ
ネルギをスイッチング素子に吸収することができる。こ
のような場合、素子保護を考慮した研究開発が不十分で
あるためしばしば素子破壊が発生した。これに対するよ
り具体的な従来技術例を図１を参照して説明する。
【０００５】図１は、電力スイッチング用ＭＯＳトラン
ジスタとして垂直二重拡散ＭＯＳ構造のトランジスタと
これに関連するゲート電極パッドが形成された電力ＭＯ
Ｓトランジスタの断面を示すものである。同図におい
て、符号１００は第１導電型すなわちｎ型半導体基板で
あってドレインの役割をし、１０１は第１導電型とは逆
の高濃度の第２導電型、すなわちＰ型ウェルであり、該
ウェル１０１はｎ型半導体基板１００内に２つ以上の分
離された領域に形成されている。これらのＰ型ウェル１
０１のそれぞれにはｎ型不純物領域が表面に浅く形成さ
れてソース領域１０２をなす。１０３はゲート酸化膜、
１０４はフィールド酸化膜、１０５はポリシリコンから
なるゲート、１０６は層間絶縁膜、１０７は金属からな
るソース電極であり、１０８はウインドーでありソース
領域１０２と前記ソース電極１０７とが接触するよう形
成された領域である。そして、比較的広い面積のゲート
電極パッド１０９がＰ型ウェル１０１上に二層に積層さ
れたゲート酸化膜１０３および層間絶縁膜１０６上に形
成されている。前記のような垂直二重拡散ＭＯＳトラン
ジスタのドレイン電極Ｄはｎ型基板１００に連結され、
該トランジスタが適当なバイアス下において動作状態と
なるとき、図において、Ｃとして示された部分にチャン
ネルが形成される。ｎ型のソース領域１０２とｎ型基板
１００（すなわちドレイン領域）との間にチャンネルを
通じてソース領域１０２からドレイン領域１００に流れ
る電流量はゲート電極１０５に印加される電圧の大きさ
に応じて制御される。
ジスタとして垂直二重拡散ＭＯＳ構造のトランジスタと
これに関連するゲート電極パッドが形成された電力ＭＯ
Ｓトランジスタの断面を示すものである。同図におい
て、符号１００は第１導電型すなわちｎ型半導体基板で
あってドレインの役割をし、１０１は第１導電型とは逆
の高濃度の第２導電型、すなわちＰ型ウェルであり、該
ウェル１０１はｎ型半導体基板１００内に２つ以上の分
離された領域に形成されている。これらのＰ型ウェル１
０１のそれぞれにはｎ型不純物領域が表面に浅く形成さ
れてソース領域１０２をなす。１０３はゲート酸化膜、
１０４はフィールド酸化膜、１０５はポリシリコンから
なるゲート、１０６は層間絶縁膜、１０７は金属からな
るソース電極であり、１０８はウインドーでありソース
領域１０２と前記ソース電極１０７とが接触するよう形
成された領域である。そして、比較的広い面積のゲート
電極パッド１０９がＰ型ウェル１０１上に二層に積層さ
れたゲート酸化膜１０３および層間絶縁膜１０６上に形
成されている。前記のような垂直二重拡散ＭＯＳトラン
ジスタのドレイン電極Ｄはｎ型基板１００に連結され、
該トランジスタが適当なバイアス下において動作状態と
なるとき、図において、Ｃとして示された部分にチャン
ネルが形成される。ｎ型のソース領域１０２とｎ型基板
１００（すなわちドレイン領域）との間にチャンネルを
通じてソース領域１０２からドレイン領域１００に流れ
る電流量はゲート電極１０５に印加される電圧の大きさ
に応じて制御される。
【０００６】一般に、Ｎチャンネル電力ＭＯＳトランジ
スタにおいてはソース電極１０７と完全に分離されたゲ
ートボンディングパッドあるいは他のパッドの下には電
力ＭＯＳトランジスタのウェル形成領域と同一導電型の
層、すなわち、図に示すようにＰ型不純物層１０１がお
かれるようになる。
スタにおいてはソース電極１０７と完全に分離されたゲ
ートボンディングパッドあるいは他のパッドの下には電
力ＭＯＳトランジスタのウェル形成領域と同一導電型の
層、すなわち、図に示すようにＰ型不純物層１０１がお
かれるようになる。
【０００７】係る形態の素子がスイッチング動作の際オ
ン状態にある間該素子に連結された負荷が誘導性負荷で
あるとき、該素子に流れる電流により誘導性負荷に一定
量のエネルギが蓄積される。ところで、該素子がオフ状
態となると誘導性負荷、すなわちコイルに蓄積されたエ
ネルギは該素子を通じて放電消耗される。このとき、該
エネルギが大きいと前記素子の接合部はなだれ状態とな
り、その結果、ｎ型基板とＰ型半導体層との間から発生
された過剰搬送子が素子内の寄生バイポーラトランジス
タのベース層（すなわちＰ型ウェル１０１）を通じて電
力ＭＯＳトランジスタ（ＭＯＳＴＲ）のソースに流れる
ようになるがこれを図２に示す。同図は図１の“Ａ”部
分を拡大するものであり、言及した寄生バイポーラトラ
ンジスタ（ＴＲ ｐａｒａ）が各ソース領域毎に存在
し、ソース領域１０２、Ｐウェル領域１０１およびドレ
イン領域１００によりＮＰＮ型で形成される。
ン状態にある間該素子に連結された負荷が誘導性負荷で
あるとき、該素子に流れる電流により誘導性負荷に一定
量のエネルギが蓄積される。ところで、該素子がオフ状
態となると誘導性負荷、すなわちコイルに蓄積されたエ
ネルギは該素子を通じて放電消耗される。このとき、該
エネルギが大きいと前記素子の接合部はなだれ状態とな
り、その結果、ｎ型基板とＰ型半導体層との間から発生
された過剰搬送子が素子内の寄生バイポーラトランジス
タのベース層（すなわちＰ型ウェル１０１）を通じて電
力ＭＯＳトランジスタ（ＭＯＳＴＲ）のソースに流れる
ようになるがこれを図２に示す。同図は図１の“Ａ”部
分を拡大するものであり、言及した寄生バイポーラトラ
ンジスタ（ＴＲ ｐａｒａ）が各ソース領域毎に存在
し、ソース領域１０２、Ｐウェル領域１０１およびドレ
イン領域１００によりＮＰＮ型で形成される。
【０００８】このとき、ドレイン領域とＰウェル領域１
０１から発生した過剰搬送子による電流はＰウェル領域
１０１のベース層を通じてソース領域１０２に流れる
が、このとき、該ベース層は固有抵抗ＲB を有してお
り、該抵抗ＲB を通じて流れる電流により電圧降下が発
生するようになる。該電圧降下レベルが一定レベル以上
になると寄生バイポーラトランジスタ（ＴＲ ｐａｒ
ａ）のエミッタベース接合をオンさせて電流集中を発生
させ、その結果、該接合を破壊するほどの電流がｎ型ソ
ース領域１０２を通じてソース電極１０７に流れてソー
ス領域１０２を破壊させる。したがって、電力ＭＯＳト
ランジスタ（ＭＯＳＴＲ）は固有の機能をなくすように
なる。
０１から発生した過剰搬送子による電流はＰウェル領域
１０１のベース層を通じてソース領域１０２に流れる
が、このとき、該ベース層は固有抵抗ＲB を有してお
り、該抵抗ＲB を通じて流れる電流により電圧降下が発
生するようになる。該電圧降下レベルが一定レベル以上
になると寄生バイポーラトランジスタ（ＴＲ ｐａｒ
ａ）のエミッタベース接合をオンさせて電流集中を発生
させ、その結果、該接合を破壊するほどの電流がｎ型ソ
ース領域１０２を通じてソース電極１０７に流れてソー
ス領域１０２を破壊させる。したがって、電力ＭＯＳト
ランジスタ（ＭＯＳＴＲ）は固有の機能をなくすように
なる。
【０００９】従来は、前記Ｐウェルを二重拡散構造、す
なわちゲート下部のチャンネル形成部Ｃには低濃度と
し、残りの部分は高濃度の拡散領域で構成して寄生バイ
ポーラトランジスタのベース抵抗ＲB 値を小さくする方
法を採択していた。
なわちゲート下部のチャンネル形成部Ｃには低濃度と
し、残りの部分は高濃度の拡散領域で構成して寄生バイ
ポーラトランジスタのベース抵抗ＲB 値を小さくする方
法を採択していた。
【００１０】この場合、寄生バイポーラトランジスタの
部分的なターンオンの問題があった。このような問題を
解決するための１つの方法として単位ＦＥＴセル表面に
おいて、第１拡散領域の外周から第２拡散領域の外周ま
での距離を均一に形成することにより、従来の角部分に
おいてターンオンされやすい寄生バイポーラトランジス
タのターンオン現象を防ぐことができる技術が大韓民国
特許公告第９１−８７１４号に記載されている。
部分的なターンオンの問題があった。このような問題を
解決するための１つの方法として単位ＦＥＴセル表面に
おいて、第１拡散領域の外周から第２拡散領域の外周ま
での距離を均一に形成することにより、従来の角部分に
おいてターンオンされやすい寄生バイポーラトランジス
タのターンオン現象を防ぐことができる技術が大韓民国
特許公告第９１−８７１４号に記載されている。
【００１１】
【発明が解決しようとする課題】しかしながら、前述し
た技術は局部的に寄生トランジスタがターンオンされる
ことを防ぐことはできるが、過剰搬送子に対する根本的
な解決方法ではない。
た技術は局部的に寄生トランジスタがターンオンされる
ことを防ぐことはできるが、過剰搬送子に対する根本的
な解決方法ではない。
【００１２】したがって、本発明の目的は、誘導性負荷
を有する電力スイッチングＭＯＳトランジスタのターン
オフの際発生する過剰搬送子により電力スイッチングＭ
ＯＳトランジスタの破壊を防止することができる保護手
段を備えた電力スイッチングＭＯＳトランジスタを提供
することである。
を有する電力スイッチングＭＯＳトランジスタのターン
オフの際発生する過剰搬送子により電力スイッチングＭ
ＯＳトランジスタの破壊を防止することができる保護手
段を備えた電力スイッチングＭＯＳトランジスタを提供
することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
本発明は第１導電型の不純物がドープされた半導体基板
と、前記半導体基板に所定の間隔に分散されて形成され
る多数の第２導電型の第１半導体領域と、前記半導体基
板に前記多数の第１半導体領域と所定の間隔をもって形
成された第２導電型の第２半導体領域と、前記半導体基
板に前記第２半導体領域と所定の間隔をもって形成さ
れ、前記第２半導体領域より大きい面積を有する第２導
電型の第３半導体領域と、前記半導体基板上に前記第３
半導体領域と所定の間隔をもって形成される第２導電型
の第４半導体領域と、前記多数の第１半導体領域のそれ
ぞれに形成されそれぞれの深さが前記第１半導体領域の
深さより浅く形成された多数の第１導電型のソース領域
と、前記第１ないし第４半導体領域上に形成されたゲー
ト絶縁層と、前記第１半導体領域の間および第１半導体
領域と第２半導体領域との間のゲート絶縁層上に形成さ
れた多数のゲート電極と、前記ゲート絶縁層上に前記第
３半導体領域の周辺に沿い帯状に形成された導電性ライ
ンと、前記複数のソース領域と第１および第２半導体領
域とに共通に連結され、さらに、前記導電性ラインの一
部分と接続される第１ソース電極と、前記導電性ライン
の他の部分と前記第４半導体領域を互いに連結するため
の第２ソース電極と、前記第３半導体領域上のゲート絶
縁層上に形成されるゲートボンディングパッドと、前記
半導体基板に接続されるドレイン電極とで構成される電
力スイッチング用ＭＯＳトランジスタが提供される。
本発明は第１導電型の不純物がドープされた半導体基板
と、前記半導体基板に所定の間隔に分散されて形成され
る多数の第２導電型の第１半導体領域と、前記半導体基
板に前記多数の第１半導体領域と所定の間隔をもって形
成された第２導電型の第２半導体領域と、前記半導体基
板に前記第２半導体領域と所定の間隔をもって形成さ
れ、前記第２半導体領域より大きい面積を有する第２導
電型の第３半導体領域と、前記半導体基板上に前記第３
半導体領域と所定の間隔をもって形成される第２導電型
の第４半導体領域と、前記多数の第１半導体領域のそれ
ぞれに形成されそれぞれの深さが前記第１半導体領域の
深さより浅く形成された多数の第１導電型のソース領域
と、前記第１ないし第４半導体領域上に形成されたゲー
ト絶縁層と、前記第１半導体領域の間および第１半導体
領域と第２半導体領域との間のゲート絶縁層上に形成さ
れた多数のゲート電極と、前記ゲート絶縁層上に前記第
３半導体領域の周辺に沿い帯状に形成された導電性ライ
ンと、前記複数のソース領域と第１および第２半導体領
域とに共通に連結され、さらに、前記導電性ラインの一
部分と接続される第１ソース電極と、前記導電性ライン
の他の部分と前記第４半導体領域を互いに連結するため
の第２ソース電極と、前記第３半導体領域上のゲート絶
縁層上に形成されるゲートボンディングパッドと、前記
半導体基板に接続されるドレイン電極とで構成される電
力スイッチング用ＭＯＳトランジスタが提供される。
【００１４】本発明のＭＯＳトランジスタはＭＯＳトラ
ンジスタのゲートボンディングパッドおよび該パッドに
対応して絶縁層を間におき基板上に逆の導電型の半導体
ウェル領域を有する電力スイッチング用ＭＯＳトランジ
スタであって、前記ゲートボンディングパッドとウェル
との間に介在された絶縁層の外周に沿い一定幅をもって
続いたポリシリコンのシート抵抗領域を有するように構
成するが、該抵抗領域は前記パッドに対応されるウェル
と電気的に分離され、分離されたソース電極に対応して
設けられたさらに他のウェルに連結されるように形成さ
れたことが特徴である。
ンジスタのゲートボンディングパッドおよび該パッドに
対応して絶縁層を間におき基板上に逆の導電型の半導体
ウェル領域を有する電力スイッチング用ＭＯＳトランジ
スタであって、前記ゲートボンディングパッドとウェル
との間に介在された絶縁層の外周に沿い一定幅をもって
続いたポリシリコンのシート抵抗領域を有するように構
成するが、該抵抗領域は前記パッドに対応されるウェル
と電気的に分離され、分離されたソース電極に対応して
設けられたさらに他のウェルに連結されるように形成さ
れたことが特徴である。
【００１５】
【実施例】以下、添付図面に基づいて本発明の好ましい
実施例を詳細に説明する。
実施例を詳細に説明する。
【００１６】図３は、電力スイッチング用ＭＯＳトラン
ジスタの全体的なレイアウト図であり、図４は、図３の
Ａ−Ａ′ラインに沿って取られた断面図であり、本発明
の第１実施例に従い形成された電力スイッチング用ＭＯ
Ｓトランジスタの断面構造を示している。図３および図
４において、同一な符号は相互対応する要素を指す。さ
らに、同図において、図１の符号と同一な符号は同一な
要素であることを意味する。
ジスタの全体的なレイアウト図であり、図４は、図３の
Ａ−Ａ′ラインに沿って取られた断面図であり、本発明
の第１実施例に従い形成された電力スイッチング用ＭＯ
Ｓトランジスタの断面構造を示している。図３および図
４において、同一な符号は相互対応する要素を指す。さ
らに、同図において、図１の符号と同一な符号は同一な
要素であることを意味する。
【００１７】図３からわかるように、レイアウト部分
は、特にゲートボンディングパッドおよびその周辺部を
示すものであり、それの断面図である図４もなお該部分
に対する垂直構造を示すものである。
は、特にゲートボンディングパッドおよびその周辺部を
示すものであり、それの断面図である図４もなお該部分
に対する垂直構造を示すものである。
【００１８】図４の断面構造において、図１と同一な部
分に対する説明は省略し“Ｂ”部分のみを詳細に説明す
る。
分に対する説明は省略し“Ｂ”部分のみを詳細に説明す
る。
【００１９】図４の“Ｂ”部分は図１と同様に寄生バイ
ポーラトランジスタ形成領域およびゲートボンディング
パッド部分を指す。
ポーラトランジスタ形成領域およびゲートボンディング
パッド部分を指す。
【００２０】従来の高濃度Ｐウェル１０１は図１のよう
にゲートボンディングパッド１０９の下部とソース領域
１０２とにわたって形成されたが、図４に示された本発
明に従うと、ゲートボンディングパッド１１１に対応す
る高濃度Ｐウェル１１６と、Ｐウェル１１６と所定の距
離をもってゲート電極１０５およびソース電極１０７の
下に配置されたさらに他の高濃度Ｐウェル１１７と、所
定の距離をもってフィールド酸化膜１０４の辺りに配置
された高濃度Ｐウェル１１５とで分割形成されている。
そして、該Ｐウェル１１７内にはＰウェルと異なる導電
型のどんな不純物領域層も存在しない。そして、ゲート
ボンディングパッド１１１とＰウェル１１６との間に介
在された二層の絶縁層（１０３，１１３）の左右の両端
部には２つの絶縁層の間に挿入される導電層（１１０，
１１０）が設けられ、該導電層（１１０，１１０）のそ
れぞれはその側端部がソース電極１０７および分離され
たソース電極１１２に連結される。
にゲートボンディングパッド１０９の下部とソース領域
１０２とにわたって形成されたが、図４に示された本発
明に従うと、ゲートボンディングパッド１１１に対応す
る高濃度Ｐウェル１１６と、Ｐウェル１１６と所定の距
離をもってゲート電極１０５およびソース電極１０７の
下に配置されたさらに他の高濃度Ｐウェル１１７と、所
定の距離をもってフィールド酸化膜１０４の辺りに配置
された高濃度Ｐウェル１１５とで分割形成されている。
そして、該Ｐウェル１１７内にはＰウェルと異なる導電
型のどんな不純物領域層も存在しない。そして、ゲート
ボンディングパッド１１１とＰウェル１１６との間に介
在された二層の絶縁層（１０３，１１３）の左右の両端
部には２つの絶縁層の間に挿入される導電層（１１０，
１１０）が設けられ、該導電層（１１０，１１０）のそ
れぞれはその側端部がソース電極１０７および分離され
たソース電極１１２に連結される。
【００２１】前記導電層（１１０，１１０）は好ましく
はポリシリコンで形成されてシート抵抗をなす。しかし
ながら、導電層１１０はこれに限定されずたとえばドー
プされたポリシリコン、Ａｌ、Ｗなどのいずれの導電性
ラインで形成することも可能である。
はポリシリコンで形成されてシート抵抗をなす。しかし
ながら、導電層１１０はこれに限定されずたとえばドー
プされたポリシリコン、Ａｌ、Ｗなどのいずれの導電性
ラインで形成することも可能である。
【００２２】ここで、分離されたソース電極１１２はこ
れに対応して基板上に形成されたＰウェル１１５と接続
窓１０８−２を通じて接続されており、図３からわかる
ように、導電層１１０を通じてソース電極１０７に連結
されている。すなわち、配置上には分離されているが、
内部的に電気的に連結されて同一な機能を有する要素で
ある。係る各領域間の連結関係はこれのレイアウト図で
ある図３から明らかである。
れに対応して基板上に形成されたＰウェル１１５と接続
窓１０８−２を通じて接続されており、図３からわかる
ように、導電層１１０を通じてソース電極１０７に連結
されている。すなわち、配置上には分離されているが、
内部的に電気的に連結されて同一な機能を有する要素で
ある。係る各領域間の連結関係はこれのレイアウト図で
ある図３から明らかである。
【００２３】すなわち、図３において、金属電極層は実
線に、ポリシリコンは点線に、そして接続部はハッチの
ある四角形に表示されている。しかしながら、ウェル領
域および不純物拡散領域は表示されていないが、これは
垂直構造図から確認することができる。図３に示すよう
に、ポリシリコンシート抵抗からなる導電層１１０はゲ
ートボンディングパッド１１１の周辺に沿って互いに連
結されてソース電極１０７と１１２ともなお連結されて
いる。
線に、ポリシリコンは点線に、そして接続部はハッチの
ある四角形に表示されている。しかしながら、ウェル領
域および不純物拡散領域は表示されていないが、これは
垂直構造図から確認することができる。図３に示すよう
に、ポリシリコンシート抵抗からなる導電層１１０はゲ
ートボンディングパッド１１１の周辺に沿って互いに連
結されてソース電極１０７と１１２ともなお連結されて
いる。
【００２４】前記“Ｂ”部分を含む電力スイッチングＭ
ＯＳトランジスタは負荷として誘導性負荷が接続される
ことができる。このとき、前記電力スイッチング用ＭＯ
Ｓトランジスタのスイッチング動作の際、すなわちター
ンオン／ターンオフに応じて誘導性負荷から影響を受け
ることについて説明する。
ＯＳトランジスタは負荷として誘導性負荷が接続される
ことができる。このとき、前記電力スイッチング用ＭＯ
Ｓトランジスタのスイッチング動作の際、すなわちター
ンオン／ターンオフに応じて誘導性負荷から影響を受け
ることについて説明する。
【００２５】ＭＯＳトランジスタがターンオフされた場
合、該ＭＯＳトランジスタの基板１００とウェル領域１
１５との間に過剰搬送子が発生されるが、該過剰搬送子
はウェル領域１１５に連結された分離されたソース電極
１１２を通じてポリシリコンシート抵抗からなる導電層
１１０に沿って流れるようになりソース電極１０７に対
する電流通路をなすようになる。そうすると、ゲートボ
ンディングパッド１１１の下のＰウェル領域１１６のみ
ならずフィールド酸化膜１０４の下部のＰウェル領域１
１５の過剰搬送子を早期に接地状態であるソース電極１
１２および１０７に流れるようにするため、スイッチン
グＭＯＳトランジスタの破壊現象を阻止することができ
るようになる。
合、該ＭＯＳトランジスタの基板１００とウェル領域１
１５との間に過剰搬送子が発生されるが、該過剰搬送子
はウェル領域１１５に連結された分離されたソース電極
１１２を通じてポリシリコンシート抵抗からなる導電層
１１０に沿って流れるようになりソース電極１０７に対
する電流通路をなすようになる。そうすると、ゲートボ
ンディングパッド１１１の下のＰウェル領域１１６のみ
ならずフィールド酸化膜１０４の下部のＰウェル領域１
１５の過剰搬送子を早期に接地状態であるソース電極１
１２および１０７に流れるようにするため、スイッチン
グＭＯＳトランジスタの破壊現象を阻止することができ
るようになる。
【００２６】ポリシリコンのごときシート抵抗の採用に
従いゲートボンディングパッドの下部およびガドリング
部分において生成された過剰搬送子を、従来のようにＮ
ＰＮ型寄生バイポーラトランジスタのベースであるＰ型
半導体を通せず、前記ポリシリコンシート抵抗を通じソ
ース電極に流れるようにしてスイッチング素子を保護す
ることである。すなわち、従来のようにソース領域１０
２に過剰搬送子が流れずソース電極に流れるため、スイ
ッチングＭＯＳトランジスタが保護されることができ
る。
従いゲートボンディングパッドの下部およびガドリング
部分において生成された過剰搬送子を、従来のようにＮ
ＰＮ型寄生バイポーラトランジスタのベースであるＰ型
半導体を通せず、前記ポリシリコンシート抵抗を通じソ
ース電極に流れるようにしてスイッチング素子を保護す
ることである。すなわち、従来のようにソース領域１０
２に過剰搬送子が流れずソース電極に流れるため、スイ
ッチングＭＯＳトランジスタが保護されることができ
る。
【００２７】ここで、重要なことは、前記のような動作
がなるためにゲートボンディングパッドの下部分に存在
するＰ型半導体領域であるＰウェル１１６とポリシリコ
ンシート抵抗の導電層１１０が常に電気的に短絡されな
ければならないし、かつ、該導電層はソース電極１１
２、１０７と連結されなければならないということであ
る。
がなるためにゲートボンディングパッドの下部分に存在
するＰ型半導体領域であるＰウェル１１６とポリシリコ
ンシート抵抗の導電層１１０が常に電気的に短絡されな
ければならないし、かつ、該導電層はソース電極１１
２、１０７と連結されなければならないということであ
る。
【００２８】図７Ａは、本発明の電力スイッチング用Ｍ
ＯＳトランジスタが誘導性負荷に連結されるとき、ＭＯ
Ｓトランジスタの特性を測定するための回路図であり、
同図において、ＩL はソース側電流であり、ＶDSはドレ
インとソースとの間の電圧であり、Ｌは誘導性負荷であ
る。そして、該テスト状態のＭＯＳトランジスタ装置
（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）のゲ
ートに抵抗ＲG を通じパルス電圧を印加してＭＯＳトラ
ンジスタのターンオンおよびターンオフに従うＶ DSおよ
びＩL を測定した。
ＯＳトランジスタが誘導性負荷に連結されるとき、ＭＯ
Ｓトランジスタの特性を測定するための回路図であり、
同図において、ＩL はソース側電流であり、ＶDSはドレ
インとソースとの間の電圧であり、Ｌは誘導性負荷であ
る。そして、該テスト状態のＭＯＳトランジスタ装置
（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）のゲ
ートに抵抗ＲG を通じパルス電圧を印加してＭＯＳトラ
ンジスタのターンオンおよびターンオフに従うＶ DSおよ
びＩL を測定した。
【００２９】図７Ｂは本発明の電力スイッチング用ＭＯ
Ｓトランジスタにおいて、正常な動作をする場合の時間
に対するＶDSとＩL との関係を示すものであり、図７Ｃ
は電力スイッチング用ＭＯＳトランジスタにおいて、テ
スト中である装置（ＤＵＴ）が破壊された場合のグラフ
である。
Ｓトランジスタにおいて、正常な動作をする場合の時間
に対するＶDSとＩL との関係を示すものであり、図７Ｃ
は電力スイッチング用ＭＯＳトランジスタにおいて、テ
スト中である装置（ＤＵＴ）が破壊された場合のグラフ
である。
【００３０】図７Ｂの場合、試験回路ＤＵＴのゲートに
ゲート電圧が加わると、ＤＵＴがターンオンされドレイ
ン電流ＩL はピーク値（ＩL ピーク）に到達するように
なる。
ゲート電圧が加わると、ＤＵＴがターンオンされドレイ
ン電流ＩL はピーク値（ＩL ピーク）に到達するように
なる。
【００３１】このとき、負荷コイルＬには一定レベルの
エネルギ（Ｅ＝１／２ＬＩL 2 ）が蓄積される。もし、
ゲート電圧が０Ｖに下がると負荷コイルＬにより生成さ
れたフライバック電圧によりＤＵＴはなだれ状態に変わ
るようになる。
エネルギ（Ｅ＝１／２ＬＩL 2 ）が蓄積される。もし、
ゲート電圧が０Ｖに下がると負荷コイルＬにより生成さ
れたフライバック電圧によりＤＵＴはなだれ状態に変わ
るようになる。
【００３２】このとき、フライバック電圧はＤＵＴのド
レイン−ソース間ダイオードの破壊電圧により限定され
る。
レイン−ソース間ダイオードの破壊電圧により限定され
る。
【００３３】ＤＵＴが前記のような動作を繰返す間、寄
生バイポーラ接合トランジスタがターンオンされるとタ
ーンオンされた部位に電流の集中化現象が発生して結局
ＤＵＴが破壊される。
生バイポーラ接合トランジスタがターンオンされるとタ
ーンオンされた部位に電流の集中化現象が発生して結局
ＤＵＴが破壊される。
【００３４】図７Ｂおよび図７Ｃにおいて、ＢＶDSS は
降伏電圧を表示し、ターンオフの際ＶDS電圧は直ぐＶDD
レベルとなり安定化されていることを示している。
降伏電圧を表示し、ターンオフの際ＶDS電圧は直ぐＶDD
レベルとなり安定化されていることを示している。
【００３５】本発明に従う装置は、従来の技術により製
造された装置と比較して、同一条件において、破壊エネ
ルギが最小２倍、最大５倍程度の堅固性を示した。
造された装置と比較して、同一条件において、破壊エネ
ルギが最小２倍、最大５倍程度の堅固性を示した。
【００３６】本発明の好ましい第２および第３実施例が
図５および図６に示されている。図５に示された第２実
施例は第１実施例と類似するが、第１実施例において比
較的広い面積を有するゲートボンディングパッド１１１
の下に位置するＰウェル１１６をいくつかの小さいウェ
ル領域１１８に分割して形成することにより、ウェル領
域１１８において発生される過剰搬送子による電流密度
の減少効果を有するようにする。
図５および図６に示されている。図５に示された第２実
施例は第１実施例と類似するが、第１実施例において比
較的広い面積を有するゲートボンディングパッド１１１
の下に位置するＰウェル１１６をいくつかの小さいウェ
ル領域１１８に分割して形成することにより、ウェル領
域１１８において発生される過剰搬送子による電流密度
の減少効果を有するようにする。
【００３７】図５において、フィールド酸化膜１０４を
境界にして多数のウェル領域１１８は互いに分離された
が他の部分において電気的にいずれも連結されている。
境界にして多数のウェル領域１１８は互いに分離された
が他の部分において電気的にいずれも連結されている。
【００３８】同様に、図６に示す第３実施例は図４の第
１実施例と同一な構造であるが、異なることは、基板１
００の下部側に基板１００と同一な導電型の高濃度半導
体層１１９と該高濃度半導体層１１９とは逆の導電型の
高濃度半導体層１２０を有するように構成したものとし
て絶縁ゲートバイポーラトランジスタを構成するという
ものである。
１実施例と同一な構造であるが、異なることは、基板１
００の下部側に基板１００と同一な導電型の高濃度半導
体層１１９と該高濃度半導体層１１９とは逆の導電型の
高濃度半導体層１２０を有するように構成したものとし
て絶縁ゲートバイポーラトランジスタを構成するという
ものである。
【００３９】すなわち、前記構造において、Ｐ型高濃度
半導体層１２０をコレクタ、Ｎ型半導体層１００，１１
９をゲート、多数のＰ型高濃度半導体層１０１をエミッ
タとする絶縁ゲートバイポーラトランジスタ素子を構成
する。
半導体層１２０をコレクタ、Ｎ型半導体層１００，１１
９をゲート、多数のＰ型高濃度半導体層１０１をエミッ
タとする絶縁ゲートバイポーラトランジスタ素子を構成
する。
【００４０】２つの互いに異なる導電型の半導体層１１
９，１２０を付加してＰＮＰ型バイポーラトランジスタ
を形成したものであり電流駆動能力を向上させた電力制
御素子である。ターンオフの際発生される過剰搬送子は
Ｐウェル１１５を通じてポリシリコン抵抗１１０を経由
して接地であるソース電極１０７に流れるようになるの
で、前記第１実施例と同様に周辺のＭＯＳトランジスタ
セルが保護されることができる。
９，１２０を付加してＰＮＰ型バイポーラトランジスタ
を形成したものであり電流駆動能力を向上させた電力制
御素子である。ターンオフの際発生される過剰搬送子は
Ｐウェル１１５を通じてポリシリコン抵抗１１０を経由
して接地であるソース電極１０７に流れるようになるの
で、前記第１実施例と同様に周辺のＭＯＳトランジスタ
セルが保護されることができる。
【００４１】
【発明の効果】前記のように本発明に従う電力スイッチ
ングＭＯＳトランジスタは回路応用上不可避に発生され
る誘導性負荷からの影響に対し効果的に保護されること
ができる構造を有することにより、より信頼性ある素子
を提供することができ、その応用幅が広がり設計の余裕
幅が増加される。実施例として垂直二重拡散ＭＯＳ構造
について特に説明したが、本発明の原理を適用したさら
に他のスイッチング素子に対してもいずれも適用可能で
あるばかりでなく、本実施例とそれぞれ逆の導電型の構
造を有することも可能である。
ングＭＯＳトランジスタは回路応用上不可避に発生され
る誘導性負荷からの影響に対し効果的に保護されること
ができる構造を有することにより、より信頼性ある素子
を提供することができ、その応用幅が広がり設計の余裕
幅が増加される。実施例として垂直二重拡散ＭＯＳ構造
について特に説明したが、本発明の原理を適用したさら
に他のスイッチング素子に対してもいずれも適用可能で
あるばかりでなく、本実施例とそれぞれ逆の導電型の構
造を有することも可能である。
【図１】従来の電力スイッチング用ＭＯＳトランジスタ
に対する垂直構造およびその問題点を説明する断面図で
ある。
に対する垂直構造およびその問題点を説明する断面図で
ある。
【図２】従来の電力スイッチング用ＭＯＳトランジスタ
に対する垂直構造およびその問題点を説明する断面図で
ある。
に対する垂直構造およびその問題点を説明する断面図で
ある。
【図３】本発明の実施例に従う電力スイッチング用ＭＯ
Ｓトランジスタに対するレイアウト図である。
Ｓトランジスタに対するレイアウト図である。
【図４】本発明の第１実施例に従う電力スイッチング用
ＭＯＳトランジスタであり、図３に対するレイアウト図
のＡ−Ａ′線に沿って取られた断面図である。
ＭＯＳトランジスタであり、図３に対するレイアウト図
のＡ−Ａ′線に沿って取られた断面図である。
【図５】本発明の第２実施例を示す断面図である。
【図６】本発明の第３実施例を示す断面図である。
【図７】本発明のトランジスタの動作状態をテストする
ための測定回路およびその結果を示すグラフである。
ための測定回路およびその結果を示すグラフである。
１００ 基板 １０４ フィールド酸化膜 １０５ ゲート電極 １０７，１１２ ソース電極 １０９，１１１ ゲートボンディングパッド １１０ 導電層 １１９，１２０ 半導体層
Claims (20)
- 【請求項１】 第１導電型の不純物がドープされた半導
体基板と、 前記半導体基板に所定の間隔に分散されて形成される多
数の第２導電型の第１半導体領域と、 前記半導体基板に前記多数の第１半導体領域と所定の間
隔をもって形成された第２導電型の第２半導体領域と、 前記半導体基板に前記第２半導体領域と所定の間隔をも
って形成され、前記第２半導体領域より大きい面積を有
する第２導電型の第３半導体領域と、 前記半導体基板上に前記第３半導体領域と所定の間隔を
もって形成される第２導電型の第４半導体領域と、 前記多数の第１半導体領域のそれぞれに形成されそれぞ
れの深さが前記第１半導体領域の深さより浅く形成され
た多数の第１導電型のソース領域と、 前記第１ないし第４半導体領域上に形成されたゲート絶
縁層と、 前記第１半導体領域の間および第１半導体領域と第２半
導体領域との間のゲート絶縁層上に形成された多数のゲ
ート電極と、 前記ゲート絶縁層上に前記第３半導体領域の周辺に沿い
帯状に形成された導電性ラインと、 前記複数のソース領域と第１および第２半導体領域とに
共通に連結され、さらに、前記導電性ラインの一部分と
接続される第１ソース電極と、 前記導電性ラインの他の部分と前記第４半導体領域とを
互いに連結するための第２ソース電極と、 前記第３半導体領域上のゲート絶縁層上に形成されるゲ
ートボンディングパッドと、 前記半導体基板に接続されるドレイン電極とで構成され
ることを特徴とする、電力スイッチング用ＭＯＳトラン
ジスタ。 - 【請求項２】 前記第２および第４半導体領域は前記第
３半導体領域と同一半導体領域で構成されており、前記
第１半導体領域は前記第３半導体領域と局部的に互いに
連結されていることを特徴とする請求項１に記載の電力
スイッチング用ＭＯＳトランジスタ。 - 【請求項３】 前記第３半導体領域は多数の領域に分割
されており、該分割された多数の領域は局部的に互いに
連結されていることを特徴とする請求項１に記載の電力
スイッチング用ＭＯＳトランジスタ。 - 【請求項４】 前記導電性ラインは、ポリシリコン、Ａ
ｌ、Ｗ、ドープされたポリシリコンのいずれか１つから
なることを特徴とする、請求項１に記載の電力スイッチ
ング用ＭＯＳトランジスタ。 - 【請求項５】 前記第１半導体領域は高濃度拡散領域
と、前記高濃度拡散領域の外側に前記高濃度拡散領域よ
り浅く形成された低濃度拡散領域とで構成されることを
特徴とする、請求項１に記載の電力スイッチング用ＭＯ
Ｓトランジスタ。 - 【請求項６】 前記第２ないし第４半導体領域はそれぞ
れ高濃度拡散領域で構成されることを特徴とする請求項
１に記載の電力スイッチング用ＭＯＳトランジスタ。 - 【請求項７】 前記第３半導体領域は円形、多角形のい
ずれか１つからなることを特徴とする請求項１に記載の
電力スイッチング用ＭＯＳトランジスタ。 - 【請求項８】 前記半導体基板の下部に前記半導体基板
と同様な導電型の高濃度半導体層と、前記高濃度半導体
層の下部に第２導電型の高濃度半導体層とをさらに含む
ことを特徴とする請求項１に記載の電力スイッチング用
ＭＯＳトランジスタ。 - 【請求項９】 高濃度で第１導電型の不純物がドープさ
れた第１半導体基板と、 前記第１半導体基板上に形成された第２導電型の高濃度
の第１半導体層と、 前記第２導電型の第１半導体層上に形成され前記第１半
導体層と同様な導電型を有する低濃度の第２半導体層
と、 前記第２半導体層に所定の間隔をもって分散され形成さ
れる多数の第１導電型の第１半導体領域と、 前記第２半導体層に前記多数の第１半導体領域と離れて
形成された第１導電型の第２半導体領域と、 前記第２半導体層に前記第２半導体領域と離れて形成さ
れる第１導電型の第３半導体領域と、 前記第２半導体層に前記第３半導体領域と離れて形成さ
れた第１導電型の第４半導体領域と、 前記多数の第１半導体領域のそれぞれに形成されそれぞ
れの深さが前記第１半導体領域の深さより浅く形成され
た多数の第２導電型のソース領域と、 前記第１ないし第４半導体領域上に形成されたゲート絶
縁層と、 前記第１半導体領域の間および第１半導体領域と第２半
導体領域との間のゲート絶縁層上に形成された多数のゲ
ート電極と、 前記ゲート絶縁層上に前記第３半導体領域の周辺に沿い
帯状に形成された導電性ラインと、 前記複数のソース領域、第１および第２半導体領域およ
び導電性ラインの一部分と接続する第１ソース電極と、 前記第４半導体領域と導電性ラインの他の部分と接続す
る第２ソース電極とで構成されることを特徴とする絶縁
ゲートバイポーラトランジスタ。 - 【請求項１０】 前記第１ないし第４半導体領域は高濃
度拡散領域で構成されることを特徴とする請求項９に記
載の絶縁ゲートバイポーラトランジスタ。 - 【請求項１１】 前記第３半導体領域は多数の領域に分
割されており、該分割された多数の領域は電気的に互い
に連結されていることを特徴とする請求項１０に記載の
絶縁ゲートバイポーラトランジスタ。 - 【請求項１２】 前記第１半導体領域は前記高濃度拡散
領域の外側に高濃度拡散領域より浅く形成された第１導
電型の低濃度拡散領域をさらに含むことを特徴とする請
求項１０に記載の絶縁ゲートバイポーラトランジスタ。 - 【請求項１３】 前記第３半導体領域上のゲート絶縁層
上にゲートボンディングパッドが形成されることを特徴
とする請求項９に記載の絶縁ゲートバイポーラトランジ
スタ。 - 【請求項１４】 前記導電性ラインは、ポリシリコン、
Ａｌ、Ｗ、ドープされたポリシリコンのいずれか１つか
らなることを特徴とする請求項９に記載の絶縁ゲートバ
イポーラトランジスタ。 - 【請求項１５】 前記第１導電型半導体基板に形成され
る垂直二重拡散ＭＯＳ型ＦＥＴと前記垂直二重拡散ＭＯ
Ｓ型ＦＥＴのターンオフの際発生される過剰搬送子をバ
イパスさせるための手段で構成され、 前記バイパス手段は、 前記半導体基板に前記ＭＯＳＦＥＴと所定の間隔をもっ
て形成された第２導電型の第１半導体領域と、 前記第１半導体領域と前記ＭＯＳＦＥＴのソース電極を
互いに連結するための導電性ラインとで構成されること
を特徴とする、垂直二重拡散ＭＯＳ型ＦＥＴ。 - 【請求項１６】 前記第１導電型半導体基板の下部に第
２導電型半導体層をさらに含むことを特徴とする請求項
１５に記載の垂直二重拡散ＭＯＳ型ＦＥＴ。 - 【請求項１７】 ゲート、ソース／ドレインを有しゲー
トボンディングパッドおよび該パッドに対応されるよう
に絶縁層を間におき基板上に半導体ウェル領域を有する
電力スイッチング用ＭＯＳトランジスタであって、前記
パッドとウェルとの間に介在された絶縁層の周辺に沿い
一定幅をもって続いたシート抵抗領域を有し、該抵抗領
域は前記パッドに対応されるウェルと電気的に分離され
たさらに他のソース電極に対応するウェルに連結される
よう形成されて過剰搬送子に対する素子破壊を防止する
よう前記抵抗領域およびソースに過剰搬送子が流れるよ
うにしたことを特徴とする電力スイッチング用ＭＯＳト
ランジスタ。 - 【請求項１８】 前記シート抵抗はポリシリコンで形成
されることを特徴とする請求項１７に記載の電力スイッ
チング用ＭＯＳトランジスタ。 - 【請求項１９】 前記パッドに対応して半導体ウェル領
域は多数個に分割されていずれの一方から電気的に連結
されるようにして過剰搬送子による電流集中を抑制する
ようにしたことを特徴とする請求項１７に記載の電力ス
イッチング用ＭＯＳトランジスタ。 - 【請求項２０】 前記素子形成された基板の下部側には
基板と同一な導電型の高濃度半導体層に続けて該高濃度
半導体層とは逆の導電型の高濃度半導体層をさらに含む
ことを特徴とする請求項１７に記載の電力スイッチング
用ＭＯＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014568A KR940008225B1 (ko) | 1991-08-22 | 1991-08-22 | 전력스위칭용모스트랜지스터 |
| KR14568 | 1991-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218438A true JPH05218438A (ja) | 1993-08-27 |
Family
ID=19318966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222896A Pending JPH05218438A (ja) | 1991-08-22 | 1992-08-21 | 電力スイッチング用ｍｏｓトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5298770A (ja) |
| JP (1) | JPH05218438A (ja) |
| KR (1) | KR940008225B1 (ja) |
| DE (1) | DE4227840C2 (ja) |
| GB (1) | GB2258945B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014163058A1 (ja) * | 2013-03-31 | 2014-10-09 | 新電元工業株式会社 | 半導体装置 |
| JP5719976B2 (ja) * | 2013-03-31 | 2015-05-20 | 新電元工業株式会社 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| EP0923126A1 (en) | 1997-12-05 | 1999-06-16 | STMicroelectronics S.r.l. | Integrated electronic device comprising a mechanical stress protection structure |
| US6392544B1 (en) * | 2000-09-25 | 2002-05-21 | Motorola, Inc. | Method and apparatus for selectively activating radio frequency identification tags that are in close proximity |
| EP1296378A1 (en) * | 2001-09-21 | 2003-03-26 | STMicroelectronics S.r.l. | MOS semiconductor device and manufacturing process thereof |
| TWI381455B (zh) * | 2008-04-22 | 2013-01-01 | Pfc Device Co | 金氧半ｐ－ｎ接面二極體結構及其製作方法 |
| CN102544091A (zh) * | 2010-12-17 | 2012-07-04 | 浙江大学 | 新型碳化硅mosfet |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333225A (en) * | 1978-12-18 | 1982-06-08 | Xerox Corporation | Method of making a circular high voltage field effect transistor |
| US5229642A (en) * | 1980-09-01 | 1993-07-20 | Hitachi, Ltd. | Resin molded type semiconductor device having a conductor film |
| US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
| US4837606A (en) * | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| US4801986A (en) * | 1987-04-03 | 1989-01-31 | General Electric Company | Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method |
| JPS6445173A (en) * | 1987-08-13 | 1989-02-17 | Fuji Electric Co Ltd | Conductive modulation type mosfet |
| US4881106A (en) * | 1988-05-23 | 1989-11-14 | Ixys Corporation | DV/DT of power MOSFETS |
| JPH0783123B2 (ja) * | 1988-12-08 | 1995-09-06 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
-
1991
- 1991-08-22 KR KR1019910014568A patent/KR940008225B1/ko not_active IP Right Cessation
-
1992
- 1992-08-11 US US07/928,021 patent/US5298770A/en not_active Expired - Lifetime
- 1992-08-13 GB GB9217142A patent/GB2258945B/en not_active Expired - Lifetime
- 1992-08-20 DE DE4227840A patent/DE4227840C2/de not_active Expired - Lifetime
- 1992-08-21 JP JP4222896A patent/JPH05218438A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014163058A1 (ja) * | 2013-03-31 | 2014-10-09 | 新電元工業株式会社 | 半導体装置 |
| WO2014163060A1 (ja) * | 2013-03-31 | 2014-10-09 | 新電元工業株式会社 | 半導体装置 |
| JP5719976B2 (ja) * | 2013-03-31 | 2015-05-20 | 新電元工業株式会社 | 半導体装置 |
| US9287393B2 (en) | 2013-03-31 | 2016-03-15 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| US9960267B2 (en) | 2013-03-31 | 2018-05-01 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9217142D0 (en) | 1992-09-23 |
| US5298770A (en) | 1994-03-29 |
| DE4227840A1 (de) | 1993-02-25 |
| KR930005353A (ko) | 1993-03-23 |
| DE4227840C2 (de) | 1997-06-12 |
| GB2258945B (en) | 1995-12-13 |
| KR940008225B1 (ko) | 1994-09-08 |
| GB2258945A (en) | 1993-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6605844B2 (en) | Semiconductor device | |
| JP3485655B2 (ja) | 複合型ｍｏｓｆｅｔ | |
| JP2973588B2 (ja) | Ｍｏｓ型半導体装置 | |
| US4686551A (en) | MOS transistor | |
| US5612564A (en) | Semiconductor device with limiter diode | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| US5633525A (en) | Lateral field effect transistor | |
| JP3713490B2 (ja) | 半導体装置 | |
| US6060744A (en) | Semiconductor device with a main current cell region and a current detecting cell region | |
| JP2004356622A (ja) | 接合型電子部品および前記電子部品を含む集積された電力装置 | |
| JP3186405B2 (ja) | 横型ｍｏｓｆｅｔ | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH05218438A (ja) | 電力スイッチング用ｍｏｓトランジスタ | |
| WO2005112134A2 (en) | High current mos device with avalanche protection and method of operation | |
| JP4995364B2 (ja) | 半導体集積回路装置 | |
| JP3349029B2 (ja) | 半導体装置 | |
| JP3114317B2 (ja) | 半導体装置 | |
| JP2004031980A (ja) | 複合型ｍｏｓｆｅｔ | |
| JP3942324B2 (ja) | 入力保護回路 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 | |
| JP3474776B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2554234B2 (ja) | 半導体デバイス | |
| JP3878353B2 (ja) | 電流検出セルを有する縦型ｍｏｓ半導体装置 | |
| JP3409718B2 (ja) | 回路内蔵ｉｇｂｔ及びそれを用いた電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950307 |