JP2996722B2 - 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 - Google Patents

一体型ｅｓｄ保護を備えたｎｍｏｓ素子

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JP2996722B2
JP2996722B2 JP2513068A JP51306890A JP2996722B2 JP 2996722 B2 JP2996722 B2 JP 2996722B2 JP 2513068 A JP2513068 A JP 2513068A JP 51306890 A JP51306890 A JP 51306890A JP 2996722 B2 JP2996722 B2 JP 2996722B2
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ロナルド アベリー，レスリー
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ディビッド サーノフ リサーチ センター，インコーポレイテッド
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路のための出力保護回路に関し、特
に、集積回路を静電放電（ESD）から（form）保護する
ためのNMOS出力回路に関する。
発明の背景 過渡電圧及び電流による損傷から、バイポーラトラン
ジスタ、電界効果素子及び集積回路を含む半導体装置を
保護するために、従来技術において多くの試みがなされ
てきた。そのような保護回路のいくつかは、米国特許で
あるStewartの第3,967,295号、Khajezadehの第4,106,04
8号、Kimの第4,342,045号、Igarashiの第4,656,491号、
Shiratoらの第4,710,791号、Leuschnerの第4,724,471
号、Satoの第4,739,438号、Hattaらの第4,803,527号、C
larkの第4,807,080号、及びChenらの第4,825,280号に説
明されている。
電界効果トランジスタを備えている集積回路に関する
特定の問題は、静電放電（ESD）からトランジスタを保
護することである。この目的のために用いられている出
力回路の１つのタイプが図１に示されており、総体的に
10として示されている。出力回路10は複数のNMOSトラン
ジスタ12を備えており、それらは出力電圧ライン14と基
準電圧ライン16との間に並列に接続されている。各トラ
ンジスタ12のゲート電極18は共通のゲート端子20に接続
されている。NMOSトランジスタ12は典型的には、寄生ダ
イオード22によって静電放電（ESD）に対する保護の公
称（nominal）レベルを提供する。寄生ダイオード22は
図２に仮想的に示されており、このカソード電極は出力
電圧ライン14に接続され、アノード電極は基準電圧ライ
ン16に接続されている。寄生ダイオード22は、関連する
NMOSトランジスタ12から離れるように過渡エネルギーを
分路することによって負の過渡電圧に対する保護を行
う。各NMOSトランジスタ12は、また、図２に同様に仮想
的に示されている寄生NPNトランジスタ24を提供する。
寄生トランジスタ24は、コレクタ電極26及びエミッタ電
極28を有しており、出力電圧ライン14及び基準電圧ライ
ン16にそれぞれ接続されている。トランジスタ24のベー
ス電極30は寄生抵抗32を介して基準電圧ライン16に接続
されている。寄生NPNトランジスタ24は正の過渡電圧に
対する保護を行う。正の過渡電圧レベルがトランジスタ
24のVcer能力を越える場合、トランジスタ24がブレイク
ダウンして、過渡エネルギーを出力ライン14から基準ラ
ンイン16に導通させ、関連するNMOSトランジスタ12にか
かる過渡電圧を制限する。
図３には、並列に接続された複数のNMOSトランジスタ
12からなる従来のNMOS出力トランジスタアレイ34が示さ
れている。トランジスタ12のソース領域36は共通のソー
ス電極38に接続され、ドレイン領域40は共通のドレイン
電極42に接続され、ゲート電極44は一次ゲート電極46に
共通に接続されている。アレイ34において、寄生ダイオ
ード22は直列抵抗が比較的高いために、それらが提供す
る保護には限界がある。同様に、寄生トランジスタ24
は、典型的に電流集束と呼ばれる過渡電流の局所集中の
ために、それらが提供する正の過渡に対する保護には限
界がある。
NMOSトランジスタ12によって提供されるESD保護を改
善するために用いられてきた１つの方法は、図３に示さ
れているように、長い活性エリア領域48を形成すること
によって、トランジスタのゲート領域とドレインコンタ
クトとの間の間隔を増大する方法である。この特定の方
法は、電流を共通のブレイクダウン領域へ送る２つ又は
それ以上のドレインコンタクトによって電流集束が発生
するので、アレイ34の過渡エネルギー対処能力におい
て、およそ２から３倍の改善を提供するにすぎない。電
流集束は、図３において、複数のドレインコンタクト40
から電流を送られている共通ブレイクダウン領域49及び
50で起こっているものとして例示的に波線で示されてい
る。
NMOS出力トランジスタアレイにおける電流集束の発生
を防ぐためには、所定のドレイン／ゲート領域へは１つ
のコンタクトのみが電流を送ることができること、及び
十分な抵抗がドレイン領域に付加されてその中を流れる
電流を制限することを保証する必要がある。また、NMOS
トランジスタ12に付随する寄生ダイオード22が信頼でき
ないこと、及び負の過渡電圧に対する保護を行うために
はダイオードが意図的に形成されなければならないこと
が分かっている。従って、電流集束を解消又は低減し、
保護ダイオードをその中に備えているNMOSトランジスタ
アレイ保護回路を有することが望ましい。
発明の要旨 本発明は、改善された電流制限及び実質的に低減され
た電流集束を有する改良されたNMOS出力トランジスタを
提供するものであり、負の過渡に対する改善された保護
のために意図的に形成されたダイオードを備えている。
本発明はまた、複数の個々のNMOSトランジスタを備えて
いる構成である。これらのNMOSトランジスタは並列に接
続されており、各NMOSトランジスタのドレイン／ゲート
領域に流れる電流を制限し、各ドレンインコンタクト間
を電気的に絶縁する手段と共に共通基板に形成されてい
る。これによって、１つのドレインコンタクトのみが、
関連するゲート領域に電流を流し得ることが実質的に保
証されるので、隣接するドレインコンタクトからの電流
集中が防止される。
図面の簡単な説明 図１は、従来の集積回路出力トランジスタ構成の部分
概略回路図である。
図２は、それぞれ並列に接続された図１のトランジス
タによって提供された寄生ESD及び過渡電圧保護要素を
示す概略回路図である。
図３は、典型的な従来のNMOS出力トランジスタアレイ
のための構造レイアウトを含む集積回路の平面図であ
る。
図４は、本発明のNMOS出力トランジスタ構造の一形態
の断面図である。
図５は、図４に示されるトランジスタの平面図であ
る。
図６は、図４及び図５に示されるトランジスタの概略
回路図である。
図７は、本発明のNMOS出力トランジスタアレイの構造
レイアウトの平面図である。
好ましい実施態様の詳細な説明 図４及び図５において、本発明の保護回路のセル52の
一形態が示されている。セル52は２個のNMOSトランジス
タ54、２個の抵抗56及び２個のダイオード58を備えてい
る。セル52は、約1013cm-3の低濃度にドープされたＰ導
電型（P-）である単結晶シリコンなどの半導体材料から
なる基板60内に形成されている。ここで、セル52をP-基
板60内に形成する代わりに、基板60のP-ウエル内に形成
することもできる。基板60内の表面62では、約1018cm-3
の濃度にドープされた高導電度を有するＮ導電型（N+）
ソース領域64が中央に配置されている。基板60内の表面
62では、ソース領域64の両側に高導電度を有するＮ導電
型（N+）ドレイン領域66がある。ソース領域64と各ドレ
イン領域66との間の基板60内にチャネル領域68を形成す
るために、ドレイン領域66はソース領域64から離隔され
ている。二酸化シリコンなどの絶縁材料からなる薄層70
が基板表面62上で各チャネル領域68を覆っており、典型
的にはドープされた多結晶シリコンからなる導電性ゲー
ト72が各チャネル絶縁層70の上にある。従って、ソース
領域64、ドレイン領域66及びゲート72がトランジスタ54
を形成する。
各ドレンイン領域66は、ソース領域64から離れる方向
に広がる延長部74を有している。延長部74はドレイン領
域66よりも狭く、抵抗56を形成している。各延長部74の
ドレイン領域66から遠い方の端にはコンタクトパッド領
域76があり、それは延長部74よりは広く、ドレイン領域
66よりは狭い。基板60において、高導電度を有するＰ導
電型（P+）領域78がコンタクトパッド領域76に隣接して
いるが離隔されている。この領域78は、N+型コンタクト
パッド領域76とP-基板60との間に形成されたダイオード
58のアノードのためのコンタクトパッドである。酸化シ
リコン又はガラスなどの絶縁材料からなる層80が基板表
面62を覆っており、ソース領域64、ドレイン領域66、抵
抗延長部74、コンタクトパッド領域76及びＰ＋領域78を
覆っている。絶縁層80はソース領域64、各コンタクトパ
ッド領域76及び各P+領域78の上に貫通する開口部82を有
している。別々の金属コンタクト84が開口部80を通って
延びており、開口部の底部で各領域と電気的接触を行っ
ている。
図６では、セル52の半分の単純化された概略回路図が
示されている。NMOSトランジスタ54のドレイン66は延長
部74によって形成された抵抗56を通して出力電圧ライン
86に接続されている。ソース64は基準電圧ライン88に接
続されている。ボンディングパッド76と基板60との間に
形成されたダイオード58は出力電圧ライン86と基準電圧
ライン88との間に、トランジスタ54と並列に接続されて
いる。セル52において、トランジスタ56のソース領域64
によって提供されたエミッタ94、トランジスタ56のドレ
イン領域66によって提供されたコレクタ96及び基板60に
よって提供されたベース98を有している寄生NPNトラン
ジスタ92が形成されている。基板60はまた、ベース抵抗
100を提供する。
図７は、互いに並列に接続されている複数のセル52を
備えているNMOS出力トランジスタアレイ102を示してい
る。セル52は複数の列状に配置されており、各列のトラ
ンジスタ54のソース領域64は、共通の接続用ストリップ
106によってソースコンタクトパッド104に接続されてい
る。ドレインコンタクトパッド76は共通の接続用ストリ
ップ110によって共通のドレインコンタクトパッド108に
接続されている。ゲート72は接続用ストリップ114によ
ってゲートバス112に接続されている。アノードパッド
領域78は接続用ストリップ116によってソースコンタク
トパッド104に電気的に接続されている。
本発明のセル52を有するアレイ102の動作において、
１つのドレインコンタクトパッド領域76だけが、関連す
るチャネル領域68に電流を送ることができる。正の過渡
電圧では、所定のセル52の寄生NPNトランジスタ92が、
所定の電流レベルで、「スナップバック（snap−bac
k）」モードの動作となり、関連するゲート／ドレイン
領域に主電力散逸が起こる。そのようなゲート／ドレイ
ン領域の１つが他のゲート／ドレイン領域よりも低い電
圧でブレイクダウンするようであれば、電流集中はドレ
イン領域66から離隔されているドレンインコンタクトパ
ッド76、及びその間の抵抗延長部74による。抵抗延長部
74はドレイン領域66よりも狭いので、図７のように、各
ドレインパッド領域76と、隣接するトランジスタ56のド
レイン領域66との間は比較的大きな間隔118となる。こ
れらの間隔118は、隣接するトランジスタ56のドレイン
領域66からドレインパッド領域76を電気的に絶縁するの
で、電流集束が防止される。間隔118を含む基板表面64
を覆って広がる絶縁層80は間隔118に付加的な絶縁を与
える。最後に、アレイ102において、各ダイオード58は
特別に形成されているので、予め設けられた寄生ダイオ
ードよりも信頼性が高く、保護回路の適切な動作を保証
する。従って、本発明によって、静電放電に対する所望
の保護を行い、電流集束を最小とするNMOSトランジスタ
のアレイを備えているNMOS保護回路が提供される。
本発明の各種実施態様の修正を当業者が思いつくこと
が有り得る。例えば、例示的な実施態様は特定の導電型
を用いて説明されたが、相対的な導電型が同じである限
り逆の導電型も使用され得る。そのような或いは類似し
た修正は本発明及び添付の特許請求の範囲の精神及び範
囲内である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アベリー，レスリー ロナルド アメリカ合衆国 ニュージャージー 08822 ハンタードン，フレミングトン, キングウッド―ロックタウン ロード 565 (56)参考文献 特開 昭59−92557（ＪＰ，Ａ) 特開 昭55−80359（ＪＰ，Ａ) 特開 昭60−158671（ＪＰ，Ａ) 特開 昭61−137358（ＪＰ，Ａ) 実開 平１−169049（ＪＰ，Ｕ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の集積回路セルに対する保護回路を有
    する半導体装置であって、該複数の集積回路セルは、表
    面を有する第１の導電型の共通基板に形成され、アレイ
    内で複数の列に配置されて並列に接続されていて、 該複数の集積回路セルの各々は、 該基板内の該表面にあって、MOSトランジスタのソース
    を形成する、各セル間で相互に接続された第２の導電型
    の第１の領域、 該基板内の該表面にあって該第１の領域とは離隔されて
    いる第２の導電型の第２の領域であって、該トランジス
    タのドレインを形成し、該第１及び第２の領域間の該基
    板の一部が該トランジスタのチャネルを形成する、第２
    の領域、及び 該第１及び第２の領域間の該基板表面の上にあって該基
    板表面から絶縁されており、該チャネルを覆っているゲ
    ート手段、 を備え、これにより、該保護回路による保護の対象とな
    る該トランジスタが構成されていて、 該複数の集積回路セルの各々には、更に、 該チャネルから離れる方向に該第２の領域から該基板表
    面に沿って広がっており、該第２の領域よりも幅が狭い
    該第２の領域の延長部、 該基板内の該表面にあって該延長部の端にあり、その幅
    が該第２の領域よりは狭く該延長部よりは広い、比較的
    高導電度の該第２の導電型である、各セル間で相互に接
    続されたドレインコンタクト領域、並びに 該基板内の該表面にある該第１の導電型の第３の領域で
    あって、該第３の領域は該ドレインコンタクト領域に隣
    接しているが離隔されており、該基板と該ドレインコン
    タクト領域との間に形成されたダイオードの片側へのコ
    ンタクトを形成している、各セル間で相互に接続された
    第３の領域、 が設けられ、更に、該トランジスタの該ソースによって
    提供されるエミッタと該トランジスタの該ドレインによ
    って提供されるコレクタと該基板によって提供され該ダ
    イオードの該コンタクトがベース取り出し領域となって
    いるベースとを有し、且つ該ソースが該ダイオードの該
    コンタクトに接続されている寄生バイポーラトランジス
    タが形成されていて、該トランジスタに対する保護が提
    供される、保護回路を有する半導体装置。
  2. 【請求項２】請求項１に記載の保護回路を有する半導体
    装置であって、前記基板の前記表面を覆っている絶縁材
    料からなる絶縁層を備えており、前記ゲートは前記チャ
    ネルを覆っている該絶縁層の一部の上にある、保護回路
    を有する半導体装置。
  3. 【請求項３】請求項２に記載の保護回路を有する半導体
    装置であって、前記絶縁層内の開口部を通して延びてお
    り、前記第１、第２及び第３の領域にそれぞれコンタク
    トしている金属コンタクトを有する保護回路を有する半
    導体装置。
  4. 【請求項４】請求項１に記載の保護回路を有する半導体
    装置であって、前記集積回路セルの各々は、更に、前記
    基板内の前記表面にあって、前記第１の領域の、前記第
    ２の領域とは反対側にある前記第２の導電型の第４の領
    域、並びに第２のゲートを備えており、該第４の領域
    は、該第１の領域から離隔されていて、第２のドレイン
    領域を形成し、該第１及び第４の領域間に第２のチャネ
    ルを有しており、該第２のゲートは該第２のチャネルに
    沿った該基板の表面上にあって該表面から絶縁されてい
    る、保護回路を有する半導体装置。
  5. 【請求項５】請求項４に記載の保護回路を有する半導体
    装置であって、前記集積回路セルの各々は、更に、前記
    第２のチャネルから離れる方向に前記第４の領域から前
    記基板表面に沿って広がる該第４の領域の延長部を備え
    ており、該延長部は該第４の領域よりも幅が狭い、保護
    回路を有する半導体装置。
  6. 【請求項６】請求項５に記載の保護回路を有する半導体
    装置であって、前記集積回路セルの各々は、更に、前記
    基板内の前記表面にあって前記第４の領域からの前記延
    長部の端にある、前記第２の導電型であって比較的高導
    電度の、各セル間で相互に接続されたドレインコンタク
    ト領域を備えている、保護回路を有する半導体装置。
  7. 【請求項７】請求項６に記載の保護回路を有する半導体
    装置であって、前記集積回路セルの各々は、更に、前記
    基板内の前記表面に、各セル間で相互に接続された前記
    第１の導電型の第５の領域を備えており、該第５の領域
    は、前記第４の領域のための前記ドレインコンタクト領
    域に隣接しているが離隔されており、該基板と該第４の
    領域のための該ドレンインコンタクト領域との間に形成
    されるダイオードの片側へのコンタクトを形成する、保
    護回路を有する半導体装置。
  8. 【請求項８】請求項７に記載の保護回路を有する半導体
    装置であって、前記第４の領域のための前記ドレインコ
    ンタクト領域の幅は、該第４の領域からの延長部よりは
    広く、該第４の領域よりは狭い、保護回路を有する半導
    体装置。
  9. 【請求項９】請求項７に記載の保護回路を有する半導体
    装置であって、前記基板表面を覆っており絶縁性材料か
    らなる層を備えており、前記ゲートは各チャネルを覆っ
    ている該絶縁性材料の上にある、保護回路を有する半導
    体装置。
  10. 【請求項１０】請求項９に記載の保護回路を有する半導
    体装置であって、前記絶縁層を通して延びており、前記
    第１、第２、第３、第４及び第５の領域にそれぞれ電気
    的にコンタクトしている金属コンタクトを備えている、
    保護回路を有する半導体装置。
  11. 【請求項１１】請求項10に記載の保護回路を有する半導
    体装置であって、前記セルが配列されている各列におい
    て、前記第１、第２、第３、第４及び第５の領域の各々
    のための前記金属コンタクトをそれぞれ共に電気的に接
    続する手段を備えている、保護回路を有する半導体装
    置。
  12. 【請求項１２】請求項11に記載の保護回路を有する半導
    体装置であって、前記各列の第１の領域を共に電気的に
    接続する手段は共通のソース端子パッドに電気的に接続
    されており、前記第２及び第４の領域を電気的に接続す
    る手段は共通のドレイン端子パッドに接続されており、
    前記第５の領域を電気的に接続する手段はソース端子パ
    ッドに電気的に接続されており、前記ゲートは共通のゲ
    ートバスに電気的に接続されている、保護回路を有する
    半導体装置。
JP2513068A 1989-09-27 1990-09-17 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 Expired - Lifetime JP2996722B2 (ja)

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