JPS6355970A

JPS6355970A - 入力保護回路

Info

Publication number: JPS6355970A
Application number: JP19956686A
Authority: JP
Inventors: Seiichi Saito; 斎藤　精一; Toshinari Hayashi; 俊成林; Mitsu Takao; 高尾　密
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-08-26
Filing date: 1986-08-26
Publication date: 1988-03-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕入力保護回路であって、被保護回路部の入力側にトラン
ジスタを設け、該被保護回路部の通常動作時にはオフと
なるようにしておき、被保護回路部が破壊し易い方向と
なる逆方向のＥＳＤが加わっても、このトランジスタの
放電経路によって被保護回路部を保護することができる
。

〔産業上の利用分野〕

本発明は、入力保護回路に関し、例えば内部でＦＥＴを
形成するＬＳＩにおけるＥＳＤ（Ｅ　１ｅｃｔｒｏｓｔ
ａｔｉｃ　　Ｄ　ｉｓｃｈａｒｇｅ）に対する保護を図
った入力保護回路に関するものである。

（従来の技術）従来から、このようなＥＳＤに因る耐圧破壊を防止する
ため各種の対策が講じられていた。その−例として、第
４図に示すような入力保護回路があった。ここで、ＬＳ
Ｉで形成される被保護回路２１１は、ＥＣＬレベルの回
路である。この被保護回路２１１の入力側のバッファ回
路を形成する２つのＤ−ＭＥＳ　　ＦＥＴ２３１および
Ｄ−ＭＥＳ　　ＦＥＴ２３３は、デプリーション型の金
属半導体電界効果トランジスタである。Ｄ−ＭＥＳＦＥ
Ｔ２３１のドレインＤを接地し、Ｄ−ＭＥＳＦＥＴ２３
３のソースＳに負電圧（−■）が供給されるようになっ
ている。この被保護回路２１１におけるＥＳＤに因る破
壊を防止するために、保護回路部２４０が設けられてい
る。入力信号が印加される入力供給端子２３７は抵抗器
２３９を介して、被保護回路２１１内のＤ−ＭＥＳ　　
ＦＥＴ２３１のゲートＧに接続されている。また、抵抗
器２３９とＤ−ＭＥＳ　　ＦＥＴ２３１のゲートＧとの
共通接続点２４１からアノード・カソードの極性で接地
されたダイオード２４３、当該共通接続点２４１から電
圧供給端子２３５ヘカソード・アノードの極性で接続さ
れたダイオード２４５が含まれる。

保護回路部２４０を被保護回路２１１に対して形成し、
人体を介し、その他の何等かの原因で、入力供給端子２
３７に加わったＥＳＤ電圧が、接地に対して正の電圧、
電圧供給端子２３５に対しては負の電圧であったものと
する。すると、保護回路部２４０のダイオード２４３お
よびダイオード２４５が共に導通して電流が流れる。従
って、ダイオード２４３およびダイオード２４５を介し
てＥＳＤ電圧に因る電圧は放電されるので、被保護回路
２１１のＤ−ＭＥＳ　　ＦＥＴ２３１およびＤ−ＭＥＳ
　　ＦＥＴ２３３は保護され、破壊することはない。ま
た、電圧供給端子２３５に対しての正のＥＳＤ電圧が加
わった場合には、Ｄ−ＭＥＳ　　ＦＥＴ２３１のゲート
Ｇ−ソースＳ→Ｄ−ＭＥＳ　　ＦＥＴ２３３のドレイン
Ｄ−ソースＳの経路で電流が流れる。この経路は、比較
的大きな電流に耐えられるので、ＥＳＤ電圧に因って破
壊される可能性は少ない。

このように、２つのダイオード２４３およびダイオード
２４５を有する保護回路部２４０を被保護回路２１１の
入力側に設けて、該被保護回路２１１を保護している。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来例にあっては、接地に対し
負のＥＳＤ電圧が入力供給端子２３７に加わった場合、
被保護回路２１１のＤ−ＭＥＳＦＥＴ２３１はオンとな
らない。その場合、ダイオード２４３の逆電流、Ｄ−Ｍ
ＥＳ　　ＦＥＴ２３１のドレインＤ−ゲートＧの逆電流
が流れる。通常Ｄ−ＭＥＳ　　ＦＥＴ２３１のドレイン
Ｄ−ゲートＧの逆耐圧は小さいので、破壊してしまう危
険性が高い。例えば、１００ボルト以下のＥＳＤ電圧で
も破壊されてしまうものが、Ｄ−ＭＥＳ　　ＦＥＴによ
ったＬＳＩで多かった。また、チャネル構造が異なり供
給電圧極性が逆となるＦＥＴの被保護回路２１１にあっ
ても、同様に逆方向にＥＳＤ電圧が加わることに因る破
壊という事態が生じる。このように、被保護回路２１１
の入力側バッファを形成するＦＥＴの逆耐圧が低い方向
にＥＳＤ電圧が加わったときに、当該ＦＢＴを破壊から
防止できないという問題点があった。

本発明は、このような点に鑑みて創作されたものであり
、ＥＳＤに起因するＦＢＴの破壊のない入力保護回路を
提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、被保護回路部１１１は、ＦＥＴを有し、第
１電圧（Ｖ１）および第２電圧（Ｖ２）を供給駆動源と
して、入力信号に応じた回路動作を為す。

トランジスタ１１９は、入力制御側の第１電極１１３お
よび該第１電極１１３での制御信号に応じて電流出力状
態となる第２電極１１５．第３電掻１１７ををし、該第
２電極１１５は前記第１電圧の供給端に、第３を極１１
７は前記入力信号の供給端にそれぞれ接続されている。

電流制限手段１２１は、トランジスタ１１９の第１電極
１１３と前記第２電圧の供給端との間に介在されている
。

前記第１電圧および第２１圧関係は、前記入力信号のレ
ベルに対して、被保護回路部１１１の通常動作時にはト
ランジスタ１１９がオフとなるように設定されている。

従って、全体として、トランジスタ１１９の作用により
、被保護回路部１１１がＥＳＤ電圧に対して保護される
ように構成されている。

〔作　用〕

通常動作時にはトランジスタ１１９はオフとなり、入力
信号に応じて被保護回路部１１１は動作する。

第１電圧ｖ１および第２電圧Ｖ２が供給されない非通常
動作時にあって、被保護回路部１１１が基本的に弱い方
向でのＥＳＤ電圧が加わると、トランジスタ１１９がオ
ンとなる。

本発明にあっては、ＥＳＤに対する放電回路をトランジ
スタ１１９によって形成することにより被保護回路部１
１１に対する保護が図られる。

〔実施例〕

以下、図面に基づいて本発明の実施例を詳細に説明する
。

第２図は、本発明の一実施例における入力保護回路の構
成を示す。

■、・−族例と第１図との対応　係ここで、本発明の実施例と第１図との対応関係を示して
おく。

被保護回路部１１１は、被保護回路２１１に相当する。

第１電極１１３は、Ｄ−ＭＥＳ　　ＦＥＴ２１９のゲー
トＧに相当する。

第２を極１１５は、Ｄ−ＭＥＳ　　ＦＥＴ２１９のドレ
インＤに相当する。

第３電極１１７は、Ｄ−ＭＥＳ　　ＦＥＴ２１９のソー
スＳに相当する。

トランジスタ１１９は、Ｄ−ＭＥＳ　ＦＥＴ２１９に相
当する。

電流制限手段１２１は、抵抗器２２１に相当する。

↓−」」ｌしく社）ｌ戊第２図において、第４図と同一符号は対応する素子を示
すものであって、それらの詳細は省略する。

ここで、新たな保護回路部２５０では、そのＤ−ＭＥＳ
　　ＦＥＴ２１９のドレインＤを接地し、ソースＳを共
通接続点２４１に接続し、ゲートＧは抵抗器２２１を介
して電圧供給端子２３５に接続している。このＤ−ＭＥ
Ｓ　　ＦＥＴ２１９は、ドレイン・ソース電流ＩＤ３を
大きく流せるものが選択されている。

なお、これらの回路はいずれもＬＳＩによって一体的に
構成されているものである。

且−ｍ痕御級生上述したような構成において、以下場合を分けて説明す
る。

（ｉ）電圧供給端子２３５と入力供給端子２３７との間
にＥＳＤ電圧が加わった場合には、第３図に関して述べ
たものと同じである。つまり、保護回路部２５０内のダ
イオード２４５が、アノード・カソード回路で導通して
、ＥＳＤ電圧は放電する。従って、被保護回路２１１が
破壊することはない。

（ｉｉ　）入力供給端子２３７と接地との間に、正のＥ
ＳＤ電圧が加わった場合は、そのＥＳＤ電圧は抵抗器２
３９を介してＤ−ＭＥＳ　　ＦＥＴ２１９のソースＳに
印加される。Ｄ−ＭＥＳ　　ＦＥＴ２１９の各電圧での
電位関係をみると、ソースＳの電位〉ゲートＧの電位〉
ドレインＤの電位となる。従って、Ｄ−ＭＥＳ　　ＦＥ
Ｔ２１９はオンとなって、ＥＳＤ電圧に因る電流は、入
力供給端子２３７→抵抗器２３９→Ｄ−ＭＥＳ　　ＦＥ
Ｔ２１９のソースＳ−Ｄ−ＭＥＳ　　ＦＥＴ２１９のド
レインＤ＝接地と流れて、被保護回路２１１内のＤ−Ｍ
ＥＳ　　ＦＥＴ２３１を保護する。

（ｉｉｉ　）入力供給端子２３７と接地との間に負のＥ
Ｓｐが加わった場合にも、そのＥＳＤ電圧は共通接続点
２４１に生じる。Ｄ−ＭＥＳ　　ＦＥＴ２１９の各電極
での電位関係は、ドレインＤの電位〉ゲートＧの電位〉
ソースＳの電位となる。従って、接地→Ｄ−ＭＥＳ　　
ＦＥＴ２１９のドレインＤ−４Ｄ−ＭＥＳ　　ＦＥＴ２
１９のソースＳ−抵抗器２３９−人力供給端子２３７の
経路で、ＥＳＤ電流が流れるので、被保護回路２１１を
保護することができる。

（ｉｖ）通常の使用状態、つまり電圧供給端子２３５に
駆動電圧−■が供給された場合には、抵抗器２２１を介
して一■がＤ−ＭＥＳ　　ＦＥＴ２１９のゲートＧに供
給される。Ｄ−ＭＥＳ　　ＦＥＴ２１９の各電極での電
位関係は、ソースＳの電位〉ゲートＧの電位となる。従
って、Ｄ−ＭＥＳＦＥＴ２１９はオフ状態を維持するの
で、入力供給端子２３７から印加される入力信号に対す
る被保護回路２１１の応答動作には何ら影響を与えない
。

第３図は本発明の入力保護回路によって保護される他の
回路を示している。つまり、同図（Ａ）のように被保護
回路２１１Ａ内の入力側で、入力信号が印加されるＤ−
ＭＥＳ　　ＦＥＴの上下にある他のＤ−ＭＥＳ　　ＦＥ
Ｔと直列接続された場合であっても、保護回路部２５０
によってＥＳＤ電圧に対して保護される。また、同図（
Ｂ）のように、被保護回路２１１Ｂ内でエンハンスメン
ト型のＭＥＳ　　ＦＥＴ　（Ｅ−ＭＥＳ　　ＦＥＴ）の
バッファであっても、同様にＥＳＤ電圧から保護される
ことに変わりはない。

■、　施例のまとめこのように、Ｄ−ＭＥＳ　　ＦＥＴ２１９を含む保護回
路部２５０を設けることによって、被保護回路２１１が
本来的に弱い負方向の放電経路を作っている。そのため
、負のＥＳＤ電圧が加わっても、被保護回路２１１は破
壊することはない。また、通常の動作時には、Ｄ−ＭＥ
Ｓ　　ＦＥＴ２１９はオフとなるので、被保護回路２１
１の動作には影響を与えない。

■、の゛ノドなお、上述した本発明の実施例にあっては、保護回路部
２５０をＤ−ＭＥＳ　　ＦＥＴ２１９により形成したが
、ＭＯＳ　　ＦＥＴ、バイポーラトランジスタであって
もよい。抵抗器２２１はＤ−ＭＥＳ　　ＦＢＴ等のダイ
ナミック抵抗に置換してもよい。抵抗器２３９は必ずし
も必要ではない。

また、各ＦＥＴがＰチャンネル構造のものであれば、バ
イアス関係は逆になる。そのため、それを考慮して保護
回路部２５０のＤ−ＭＥＳ　　ＦＥＴ２１９およびダイ
オード２４５を設ける位置を適宜変更する必要がある。

要は、被保護回路２１１内で本来的に弱い逆方向のＥＳ
Ｄ電圧に対し、Ｄ−ＭＥＳ　　ＦＥＴ２１９で放電経路
が形成されるようにすればよい。

更に、「■、実施例と第１図との対応関係」において、
第１図と本発明との対応関係を説明しておいたが、これ
に限られることなく、各種の変形様態があることは当業
者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によればＦＢＴを入力側に有す
る被保護回路部に対して、それが耐圧的に弱い方向のＥ
ＳＤ電圧の導通経路をトランジスタによって形成するこ
とによりＥＳＤ電圧に起因する被検ｊ！回路部の破壊を
防止できるので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の入力保護回路の原理ブロック図、第２
図は本発明の一実施例による入力保護回路の構成を示す
回路図、第３図は本発明の入力保護回路によって保護される他の
回路例を示す回路図、第４図は従来の入力保護回路を示す回路図である。図において、１１１は被保護回路部、１１９はトランジスタ、１２１は電流制限手段、２１１は被保護回路、２１９はＤ−ＭＥＳ　　ＦＥＴ。２２１は抵抗器、２３１．２３３はＤ−ＭＥＳ　　ＦＥＴ。２３７は入力供給端子、２４０は保護回路部、２４５はダイオード、２５０は保護回路部である。 ■１本イ乙ｓｐｎ羞目里フ゛口１．７り図第（図史　別包（坤　力Ｌ　８月　口第２図（Ａ）辛酉＠蓼１回足？トの　Ｂ・］１俵５体イグリ偽ジδθ
月図蓮米合ｊの虚哨図

Claims

【特許請求の範囲】

（１）ＦＥＴを有し、第１電圧（Ｖ１）および第２電圧
（Ｖ２）を供給駆動源として、入力信号に応じた回路動
作を為す被保護回路部（１１１）と、入力制御側の第１
電極（１１３）および該第１電極（１１３）での制御信
号に応じて電流出力状態となる第２電極（１１５）、第
３電極（１１７）を有し、該第２電極（１１５）は前記
第１電圧の供給端に、第３電極（１１７）は前記入力信
号の供給端にそれぞれ接続されたトランジスタ（１１９
）と、トランジスタ（１１９）の第１電極（１１３）と前記第
２電圧の供給端との間に介在させた電流制限手段（１２
１）と、を具え、被保護回路部（１１１）の通常動作時には、ト
ランジスタ（１１９）がオフとなるように、前記入力信
号のレベルに対して前記第１電圧および第２電圧が設定
されているように構成したことを特徴とする入力保護回
路。
（２）トランジスタ（１１９）はデプリーション型ＭＥ
ＳＦＥＴであり、第１電極（１１３）はゲート電極、第
２電極（１１５）はドレイン電極、および第３電極（１
１７）はソース電極であるように構成したことを特徴と
する特許請求の範囲第１項記載の入力保護回路。
（３）トランジスタ（１１９）はＭＯＳＦＥＴであり、
第１電極（１１３）はゲート電極、第２電極（１１５）
はドレイン電極、および第３電極（１１７）はソース電
極であるように構成したことを特徴とする特許請求の範
囲第１項記載の入力保護回路。
（４）トランジスタ（１１９）はバイポーラトランジス
タであり、第１電極（１１３）はベース電極、第２電極
（１１５）はコレクタ電極、および第３電極（１１７）
はエミッタ電極であるように構成したことを特徴とする
特許請求の範囲第１項記載の入力保護回路。
（５）電流制限手段（１２１）は、等価的に抵抗性素子
であることを特徴とする特許請求の範囲第１項記載の入
力保護回路。